JPS6121879Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案はプログラマブルなデジタル型周波数分
周器に関するものである。

200MHzのような高い周波数を分周できるデジ
タル型分周器を作るのは困難である。現在知られ
ている最も高速度の論理素子は、最悪の場合１個
のフリツプフロツプ（以下FFという）当り約
0.5nsのセツトアツプ時間、最悪の場合１個のFF
当り約2.9nsの遅延時間および最悪の場合１個の
ゲート当り約1.0nsの遅延時間を有する。200MHz
において信号周期は約4.5nsであり、したがつて
入力信号の実時間処理を行うためには信号周期以
内の応答時間を必要とする帰還制御は4.5ns以下
で動作しなければならない。

従来のプログラマブル周波数分周器の構成は、
基本的にはカウンタと、このカウンタの計数値を
ある基準値と比較する回路と、比較により一致が
検出される毎にカウンタに初期値を再設定する回
路から成つている。分周出力はカウンタへの初期
値再設定動作に同期した信号である。このような
構成で分周数を変更するためには、カウンタに設
定する初期値を変更するか、あるいは一致検出の
ための比較の基準値を変更する。

このような従来のプログラマブル周波数分周器
においては、任意の分周器で分周を行ないたいの
ならば、１つの分周器で全分周を行なわなければ
ならない。なんとなれば、分周数が夫々Ａ，Ｂ
（少なくとも一方は可変とする）の２つの分周器
を直列に接続することにより必要な分周数を得よ
うとしても、分周数をたとえば11，13等の素数と
したい場合には、Ａ，Ｂの一方を１としなければ
ならないからである（分周数を整数と限らず小数
とすることもできるように変形した構成もある
が、これも分周数を小きざみに変化させ、平均す
れば小数の分周数を得るものなので、分周出力中
の周波数雑音を嫌う応用には好ましくない）。

従つて高い周波数で分周数を大きくしたい場合
には、入力信号の周波数に追随できかつビツト長
の長いカウンタや比較器を使用しなければならな
い。よつて、高い周波数のプログラマブル分周器
を作成することは困難、あるいは高価なものにな
る。

あるいは、ｎ個のフリツプフロツプを接続した
２ⁿ分周器に対し、制御信号で帰還路を変化させ
る可変帰還回路を付加してもプログラマブル周波
数分周器を構成することはできる。しかしなが
ら、この構成では分周数の可変範囲を広くとろう
とすると回路が極めて大きくなり実際的ではな
い。

したがつて、本考案はタイミングの要求を満足
する分周動作を達成するためにエミツタ結合論理
素子を使用する。分周器の第１段目は選択可能な
３または４の分周数によつて入力信号を分周する
ことにより一部的な分周動作を行う。第２段目は
第１段目によつて用いられる分周数を選択する。
また出力パルスを発生するとともに、最終的に分
周された信号である出力パルスの１周期の間に第
１段目による一部的分周が何回必要かも検出す
る。

以下図面を用いて本考案を説明する。

図は本考案によるプログラマブル周波数分周器
のブロツク図である。図には3/4分周回路を含む
周波数分周器が示されており、該3/4分周回路は
入力端子１２に印加されたデジタル入力信号を受
信し、該信号を３または４で分周した線路１３へ
出力する。３または４でのどちらかの分周を選択
するかは選択線路１４上の信号の値によつて定ま
る。本明細書において、3/4分周器とは３または
４の選択可能な除数をもつ周波数分周器を意味す
る。この3/4分周器はシフトレジスタ２１のシフ
ト用の可変周波数クロツクを発生するために設け
られている。3/4分周器１１はＤ型フリツプフロ
ツプ１５，１６のような２安定スイツチ素子、ノ
アゲート１８、ワイヤードオアゲート１７を用い
て構成される。入力端子１２はFF１５，１６の
クロツク端子に接続される。FF１５のＤ入力端
子はゲート１７によつてFF１６の出力端子お
よびゲート１８の出力端子に接続される。FF１
５のＱ出力端子はFF１６のＤ入力端子およびゲ
ート１８の一方の入力端子に接続される。ゲート
１８の他方の入力端子は3/4制御線路１４に接続
される。3/4制御線路１４の論理０信号により、
3/4分周回路１１は３で分周し、そして入力信号
の３分の１の周波数をもつ信号を線路１３上に発
生する。制御線路の信号が論理１信号のときに
は、3/4分周回路１１は４で分周し、そして入力
信号の周波数の４分の１の周波数をもつ信号を線
路１３上に発生する。

ワイヤードオアゲート１７を使用することによ
つて、3/4分周回路１１のタイミング通路からゲ
ート伝播遅延時間を除去できる。したがつて3/4
分周回路１１内の遅延時間は、FF１５による１
個のFFによる遅延時間とノアゲート１８からFF
１５のＤ入力端子までの１個のゲートによる遅延
時間との和となる。

3/4制御回路１９は3/4分周回路１１による線路
１３上の信号および印加された複数個の制御信号
を受信し、そして線路１４上に3/4選択信号をさ
らに線路２０上に最終的に周波数分周された出力
信号をそれぞれ発生する。3/4制御回路１９はシ
フトレジスタ２１およびマルチプレクサ２２を用
いて構成される。線路１３はシフトレジスタ２１
のクロツク入力端子に接続される。シフトレジス
タ２１はデータを記憶できる複数個の内部接続さ
れたセルを有する。3/4分周回路１１から線路１
３上に与えられた出力信号によつて、シフトレジ
スタ２１中で、適当なロードレベルがある定めら
れたセル（本実施例においては最終セルSn）中
にシフトされるまでセル中に記憶されたデータが
直列にシフトされる。ここで前記定められたセル
はシフト動作中、基準点として働く。なお、ここ
で基準点と言う意味は、このセルの値が所定値に
なつたことが検出されると、シフトレジスタ２１
にビツト・パターンを並列にロードする、という
ことである。すなわち、この基準点とされたセル
が実用新案登録請求の範囲に言うビツト・パター
ンをシフトレジスタの各ビツト位置に入力させる
ための「シフトレジスタの所定ビツト位置」であ
る。この線路２０上の信号をシフトレジスタ２１
の右側にあるロード信号端子へ導入しているの
で、前記ロードレベルが最終セルSnにシフトさ
れたとき、シフトレジスタ２１はPo〜Pnのよう
な複数個の印加された入力を並列にロードする。
前記入力はシフトレジスタ中に所望のパターンの
論理状態をロードするものである。自動始動を行
うために、直列キヤリイ入力端子Ginがシフトレ
ジスタに対する論理１レベル電圧源のような適当
なロードレベルをもつ電圧源に接続される。これ
により、本プログラマブル周波数分周器に電源が
投入されると、線路１３を介してシフトレジスタ
２１へクロツクが供給されるため、上記電圧源か
らの論理１レベルがセルSoから順次Snまでシフ
トにより充填される。かくして最終セルSnが論
理１レベルになつた時点で印加入力Po〜Pnがセ
ルSo〜Snに並列ロードされる。これにより、正
常な周波数分周動作が自動的に開始される。

シフトレジスタ２１のセルSo〜Snはマルチプ
レクサ２２の信号入力端子Xo〜Xnに接続され
る。マルチプレクサ２２の制御入力端Co〜Cmに
印加された制御信号はマルチプレクサ２２によつ
て内部的にデコードされ、Xo〜Xnのうちどの端
子が出力端子Ｚに接続されるかを定める。

入力端子Po〜Pnにプログラムされているパタ
ーン２３は論理０レベルが１つまたは複数個並ん
だ後に論理１レベルが続く系列である。最終的に
分周されて線路２０上に出力される信号の１周期
間に必要とされるシフト段数が同一である何通り
かの分周数について、同一のパターン２３を用い
ることができる。即ち異なるシフトレジスタセル
の値をマルチプレクサ２２で選択して選択線路１
４に与えることにより、同一パターン２３から異
なる3/4選択信号が得られる。

例えば、分周数を１１にプログラムして入力周
波数を分周する場合、本プログラマブル周波数分
周器のくり返し動作の各々において、シフトレジ
スタ２１のシフトは３段分行われる。そのうちの
第１段目のシフトにおいては3/4分周回路１１は
分周数３で分周を行ない、残りの第２，第３段目
のシフトにおいてはともに分周数４で分周を行な
う。したがつて１回のくり返し動作中に入力端子
１２に印加されるデジタル入力信号は11回（すな
わち、３＋４＋４）の周期を有する。よつて線路
２０上に現われる信号はデジタル入力信号を11分
周した信号になる。3/4制御器１９は本プログラ
マブル周波数分周器の１回のくり返し動作中に一
部的な分周数を３回（３で１度分周し、４で２度
分周する）選択しなければならないから、パター
ン２３はその先頭に論理０状態を３ビツト含まね
ばならない。（つまりセルSn_-3＝１，Sn_-2，
Sn_-1，Sn＝０となるパターン）。したがつて、３
回のシフト動作の後、シフトレジスタ２１のセル
Sn及び線路２０は論理レベル１となる。これに
より、本プログラマブル周波数分周器の１のくり
返し動作はパターン２３がロードされることによ
り終了し、かくしてデジタル入力端子１２の入力
信号の周波数の11分の１の周波数を送出すること
ができる。すなわち、シフトレジスタ２１には、
３個の論理０ビツトをセルSn_-2〜Snに有するパ
ターン２３が上述の様にデイジタル入力信号の11
周期毎に並列にロードされる。さらに１回のくり
返し動作の間に分周数を３，４，４と変化させる
ため、マルチプレクサ２２の出力端子Ｚの値は
０，１，１と変化しなければならない。このため
マルチプレクサ２２の制御入力端Co〜Cmの信号
を適当に選択して与えることによりセルSn_-2の
値を選択する。かくして、3/4分周回路１１が入
力周波数を３によつて１回分周し、４によつて２
回分周し、これにより3/4制御回路１９が入力端
子１２の入力信号の11個の周期毎に１個の出力パ
ルスを発生する。すなわちプログラマブル周波数
分周器の最終的な分周出力は、3/4分周回路１１
ではなく、シフトレジスタ２１のシフト出力とし
て与えられているのである。

なお、上の例では11分周器の場合について説明
したが、シフトレジスタ２１にロードされるパタ
ーン２３（１回のくり返し動作間におけるシフト
レジスタ２１のシフト段数を定める）、及びマル
チプレクサ２２が選択するシフトレジスタ２１中
のセルの位置（シフトレジスタ２１をシフトさせ
る各クロツクがデジタル入力信号の３周期分か４
周期分かを制御する）を変化させることによつ
て、本プログラマブル周波数分周器の分周数を自
由に変化させることができることは明らかであろ
う。たとえば上の例において、マルチプレクサ２
２が選択するセル位置をセルSn_-2からセルSn_-1
に変えると、分周数は10（すなわち３＋３＋４）
となる。またマルチプレクサ２２の方は変えず
に、シフトレジスタ２１にロードするパターン２
３を…11100にかえると、分周数は12（すなわ
ち、４＋４＋４）となる。

すなわち、本願構成によれば、分周を２段階で
行なつているので、周波数が高い入力信号が直接
与えられるクロツク発生回路（実施例では3/4分
周回路）の分周数は小さくかつその変化範囲も峡
くする（実施例では単に３分周と４分周の切換え
をしているだけである）ことができる。

しかも、従来のプログラマブル分周器とは全く
異なり、分周器全体としては分周数が一定（たと
えば11）である間においても、入力段の分周器で
あるクロツク発生回路の分周数は上述の如く動的
に変化する。たとえば上述の11分周の例では３，
４，４なる変化をりかえす。これにより、分周動
作の後段を受け持つシフトレジスタにおいては、
通常の多段分周のような、前段の分周数に自段の
分周数を乗算するというものとは全く異なる動作
が行なわれる。すなわち、実施例から明らかなよ
うに、シフトレジスタでは、前段から与えられ
る、動的に変化する分周数を言わば加算すること
により、最終的に必要とされるところの予め指定
された一定の分周数を得ているのである。たとえ
ば、11分周の例では、３，４，４なる分周数を加
算することにより11分周としている。これによ
り、複数段構成の分周器であるにもかかわらず、
たとえば11という素数での分周等の自由度の大き
な分周が可能となつているのである。

また、フリツプフロツプ１５，１６やシフトレ
ジスタ２１に使用できる各種の素子（あるいは回
路）は、そのセツト、リセツト、シフトあるいは
ロードを行なわせるために与える信号の種類、レ
ベル、タイミング等もいろいろと異なるものがあ
ることは周知の通りであるが、本考案はこれらの
差異にはかかわりなく等しく適用できることは言
うまでもない。

【図面の簡単な説明】

図は本考案によるプログラマブル周波数分周器
のブロツク図である。 １５，１６……フリツプフロツプ、２１……シ
フトレジスタ、２２……マルチプレクサ。

Claims (1)

1. 【実用新案登録請求の範囲】 信号入力端子と分周数制御信号を入力する制御
   入力端子とを有し前記信号入力端子からの入力信
   号を前記分周数制御信号により定まる分周数で分
   周することにより動的に分周数が変化するクロツ
   ク信号を発生するクロツク発生回路と、 複数のビツト位置と前記複数のビツト位置にデ
   ータを入力するための複数の並列入力端子とを有
   し前記クロツク信号に応答して前記複数のビツト
   位置上のデータに対してシフト動作を行なうシフ
   トレジスタと、 前記シフトレジスタの少なくとも１つのビツト
   位置の値から前記クロツク発生回路の分周数を定
   めるための前記分周数制御信号を発生する回路
   と、 前記シフトレジスタの所定ビツト位置が所定の
   値をとつたことに応答して前記複数の並列入力端
   子に与えられているビツト・パターンを前記シフ
   トレジスタの各ビツト位置に並列に入力する手段 とを設け、前記入力信号を任意の分周数で分周
   した信号を前記シフトレジスタからのシフト出力
   信号として得るプログラマブル周波数分周器。