JPH05191273A

JPH05191273A - プログラマブル分周回路

Info

Publication number: JPH05191273A
Application number: JP4145722A
Authority: JP
Inventors: Philippe Gorisse; ゴリスフィリップ
Original assignee: Philips Gloeilampenfabrieken NV
Current assignee: Koninklijke Philips NV
Priority date: 1991-06-07
Filing date: 1992-06-05
Publication date: 1993-07-30
Also published as: FR2677515A1; US5349622A; EP0517335A1

Abstract

(57)【要約】【目的】使用すべき除数の値の範囲がセルの数に依存
して制限されることのないようにしたプログラマブル分
周回路を提供するものである。【構成】ｐ個の縦続接続分周セルより成るプレスケー
ラを具え、これら縦続接続分周セルの順位ｉのセルは常
規除数２をとすると共にセルに供給される入力周波数を
１／３に分周し得るようにプログラマブルとする。順位
ｉの各セルによって、ゲーティング信号と称されセルｉ
の作動周波数で持続幅および位置を較正する信号を、順
位ｉ−１の後続セルに対するプログラムされたモードを
イネーブルする信号として供給する。プレスケーラＰＰ
ＳＣは計数手段ＣＮＴに関連させて、Ｍ・２^p＋Ｎに等
しいプログラマブル除数Ｒを生ぜしめるようにする。こ
こにＭは計数手段ＣＮＴに適用される整数、ｐはプレス
ケーラＰＰＳＣのセルの数、ＮはプレスケーラＰＰＳＣ
のプログラミング入力端子に適用される整数である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はｐ個の縦続接続分周セル
を具え、この縦続接続分周セルのうちの順位ｉのセルは
ｉ番目の分周を行い（ここにｉは０からｐ−１までの値
の１つを取る）、全てのセルは常規モードと称される１
／２の分周モードとプログラムモードと称される１／３
の分周モードとの間を切換え自在とし、任意順位ｉのセ
ルは入力周波数信号用の第１入力端子と、順位の次のセ
ルの第１入力端子に供給すべき出力周波数信号用の第１
出力端子と、プログラムモードのイネーブル信号用の第
２入力端子と、プログラム信号用の第３入力端子と、ゲ
ーティング信号用の第２出力端子とを具え、他に前記セ
ルｉの第２入力端子に到来するイネーブル信号からゲー
ティング信号を発生する手段を具え、このゲーティング
信号を低い順位のセルの第２入力端子に供給するように
したプログラマブル分周回路に関するものである。

【０００２】

【従来の技術】この種の分周回路はフランス国特許出願
ＦＲ−Ａ−２６５３６１７号明細書から既知である。こ
のフランス国特許出願明細書によれば、プログラマブル
分周回路は複数のｐ縦続接続分割セルを具え、その各々
がプログラミング入力端子（Ｄ _i）と称される第３入力
端子および関連するセルのイネーブル入力端子と称され
る第２入力端子（ＣＩ_i）に供給される信号の値に依存
してセルの入力周波数を１／２または１／３に分周し得
るようにする。所定の除数に対し適宜の信号をプログラ
ミング入力端子（Ｄ_i）に供給するが、各セルの第２入
力端子（ＣＩ_i）に受信したイネーブル信号によって、
関連するセルがプログラムされたモードと称される分周
モードを実行する、即ち、常規モードにおいて１／２の
分周の代わりに１／３の分周を行う瞬時を決めるように
する、イネーブル信号を受ける各セルによって前のセル
に、ゲーティング信号と称され、しかもイネーブル信号
として前のセルで受ける信号を供給する。

【０００３】

【発明が解決しようとする課題】かかる既知の分周回路
は所定数の制限を受ける。また、かかる回路によって用
いるべき除数の値の範囲がセルの数に依存して制限され
るようになる。その理由はセル列のｐ番目のセル、即
ち、最後のセルが実際上不変の信号であり、特に低レベ
ルの信号であるからである。関連するイネーブル入力端
子は実際上接地する。さらに、既知の回路では、ゲーテ
ィング信号のアクティブ論理状態への変位に関する限
り、各分周セルによって、前のセルに向けられ、このセ
ル自体のリズムで固定されたゲーティング信号を発生す
るが、このゲーティング信号のインアクティブ論理状態
への復帰はこの回路の各セルに設けられたＯＲゲートの
作用の下で同時に全てのセルに直接適用される。この信
号は回路のｐ個のセルを経て進行するうちに遅延が生じ
るようになるが、最高の周波数で作動する第１セルに関
するかぎり、高い精度を必要とする。

【０００４】本発明の目的はかかる制限を除去し得るよ
うに適切に構成配置した上述した種類のプログラマブル
分周回路を提供せんとするにある。

【０００５】

【課題を解決するための手段】本発明はｐ個の縦続接続
分周セルを具え、この縦続接続分周セルのうちの順位ｉ
のセルはｉ番目の分周を行い（ここにｉは０からｐ−１
までの値の１つを取る）、全てのセルは常規モードと称
される１／２の分周モードとプログラムモードと称され
る１／３の分周モードとの間を切換え自在とし、任意順
位ｉのセルは入力周波数信号用の第１入力端子と、順位
の次のセルの第１入力端子に供給すべき出力周波数信号
用の第１出力端子と、プログラムモードのイネーブル信
号用の第２入力端子と、プログラム信号用の第３入力端
子と、ゲーティング信号用の第２出力端子とを具え、他
に前記セルｉの第２入力端子に到来するイネーブル信号
からゲーティング信号を発生する手段を具え、このゲー
ティング信号を低い順位のセルの第２入力端子にイネー
ブル信号として供給するようにしたプログラマブル分周
回路において、前記ゲーティング信号を発生する手段を
適宜作動させて関連するセルｉが受けるイネーブル信号
を不作動論理状態に戻す瞬時からこのゲーティング信号
を供給し、前記分周回路のプレスケーラを構成するｐ個
のセルに対し、前記プレスケーラの出力周波数の周期の
第１数および第２数の第１計数作動および第２計数作動
を行う計数手段を設け、ｐ番目のセルの第２入力端子が
前記計数手段により供給され第１計数作動の終了時から
取出したイネーブル信号を受け、前記第１および第２計
数作動の終了時により分周回路の出力周期を構成するよ
うにしたことを特徴とする。

【０００６】既知の分周回路では、入力周波数の１周期
の“取込み（swallowing）”なる用語を用いて、入力周
波数を１／２に分周する常規モード（プログラムされな
いモード）と比較するに、入力周波数の補充周期の作動
を行うことなく、１／３への分周にプログラムされ、制
御される際１セルを取込む動作を示すものとする。

【０００７】本発明分周回路では、ｐ個の縦続接続され
たプログラマブル分周セルより成るプレスケーラをその
出力側に得られる除数のプログラマブルな増大を行う計
数手段に関連させるため、本発明回路は既知の回路の除
数の範囲よりも広い除数の範囲を有する。さらに、プレ
スケーラの任意のセルによって発生するゲーティング信
号はそれ自体のイネーブル信号がインアクティブ論理状
態に復帰する際にのみ発生する。これがため、順位ｉの
任意のセルが受けるイネーブル信号はアクティブ論理状
態状態の始端におよび次のセルによりインアクティブ論
理状態状態に復帰する際に規定されるため、この信号は
順位ｉ＋１を有するセルの精度を有する。これによる主
な利点は、一連のｐ個の縦続接続セルを経て最後のセル
から最初のセルへの移行中（隣接セルがイネーブル信号
を同時に受ける）ゲーティング信号に必要な精度は入力
周波数自体で作動する関連セル内で必要な精度よりも高
いタイミング精度を必要としない。換言すれば、プレス
ケーラの最後のセルから最初のセルへの進行中、ゲーテ
ィング信号は一層精密な時間スケールに再較正されるよ
うになる。

【０００８】実際上、計数手段によって供給される取込
みイネーブル信号はプレスケーラの出力周波数に相当す
る比較的低い周波数を有するため、このリンクは臨界的
とはならない。前のセルのイネーブル信号として作用す
るように各セルにより供給されたゲーティング信号はｐ
番目のセルから第２セル進行中増大する周波数を有す
る。これがため、（第１セルのイネーブル命令に対す
る）時間応答による最も臨界的なリンクは第２セルおよ
び第１セル間に位置し、これらセルは主として互いに隣
接して配置され最も大きな電流が供給される得るように
なる。徐々に低い周波数で作動する後続のセルには徐々
に小さい電流が供給されるされるようになる。これがた
め、本発明による分周回路は従来のものよりも高い入力
周波数を有する信号を受け得るようになる。

【０００９】さらに、本発明回路は、実行が容易となる
とともに、臨界的接続によりプレスケーラの入力セルを
その出力セルからおよびプレスケーラを構成するたの全
てのセルを経て制御する必要のある既知の回路の場合の
ように、時間応答のため極めて長く且つ臨界的である任
意の接続を具えない。

【００１０】本発明の好適な例では、前記計数手段は総
計数値Ｍ（ここにＭは１より大きな整数の変数）をロー
ドし、第１の数を（Ｍ−１）に等しくし、第１の数の計
数中前記プレスケーラのｐ個のセルが非プログラムモー
ドで作動し、前記プログラミング入力端子が再ロードす
るが、前記第２の数は前記プレスケーラの出力周波数の
１周期に対応して１に等しくなり、そのセルはプログラ
ムモードで作動し、前記計数手段が前記出力周波数の周
期中計数値Ｍに再ロードされるようにする。この例によ
れば、計数手段を単一の計数器に容易に減少し、従って
分周回路を簡単化し且つ小型化することができる。

【００１１】順位ｉのセルによって発生したゲーティン
グ信号は関連するセルの入力周波数の周期の０．５〜
１．５倍の持続期間を有するようにする。

【００１２】本発明の実際的で興味ある例では、前記プ
レスケーラのセルの各々は第１Ｄ型フリップフロップお
よび第２Ｄ型フリップフロップを具え、これらフリップ
フロップは縦続接続するとともに関連するセルの入力周
波数信号およびその論理反転値によりそれぞれクロック
処理し、第２フリップフロップの出力を第１フリップフ
ロップのデータ入力端子にフィードバックし、この第１
のフリップフロップの出力によってセルの第１出力を構
成し、更に前記第２フリップフロップの出力端子および
第１フリップフロップのデータ入力端子間に保持段を具
え、この保持段は前記セルのプログラミング入力端子を
含むとともに第１フリップフロップのデータ入力端子の
状態をプログラミング信号およびイネーブル信号が同時
にアクティブとなる際に入力周波数信号の周期を取込み
得るようにする。

【００１３】任意のセルの入力周波数の１周期の取込み
は次のようにして行う。前記保持段は第３Ｄ型フリップ
フロップを具え、これを入力周波数信号によりクロック
処理するとともにそのデータ入力端子が第２フリップフ
ロップの出力信号の論理反転値を受け、その出力端子を
第１反転ＯＲゲートに接続し、ＯＲゲートの出力端子に
よってセルの第２入力端子を構成し、このＯＲゲートの
出力端子を第４Ｄ型フリップフロップのデータ入力端子
に接続し、この第４Ｄ型フリップフロップは入力周波数
信号の反転値によりクロック処理されるとともにその出
力信号を前記第１フリップフロップのデータ入力端子に
フィードバックし；この出力端子をＡＮＤゲートの第１
入力端子に接続するとともにその他方の入力端子によっ
て前記セルのプログラミング入力端子を構成し、ＡＮＤ
ゲートの出力端子を第２ＯＲゲートの第１入力端子に接
続し、第２ＯＲゲートの出力端子を第１フリップフロッ
プのデータ入力端子に接続し、第２ＯＲゲートの第２入
力端子が第２フリップフロップの出力端子を受けてその
出力端子から前記第１フリップフロップのフィードバッ
クを行うようにする。

【００１４】好適には、前記プレスケーラの各セルも第
５Ｄ型フリップフロップを具え、この第５Ｄ型フリップ
フロップは入力周波数信号によってクロック処理され、
そのデータ入力端子が前記第４フリップフロップの出力
信号の論理反転値を受け、第５フリップフロップの出力
によって前記セルの第２出力を構成し得るようにする。

【００１５】

【実施例】図面につき本発明の実施例を説明する。図１
は既知の回路とほぼ同様な本発明分周回路のｐ個のセル
を有するプレスケーラの構成を線図的に示す。図１に示
すように、各セルにはその順位に相当する指標を付し、
この指標をプレスケーラの入力セルに対する０から出力
セルに対する（ｐ−１）迄延在させるようにする。（任
意のセルに対する順位ｉの）各分周セルは入力周波数信
号ＦＩ_iに対する入力端子Ｉ_iおよび出力周波数信号Ｆ
Ｏ_iに対する出力端子Ｏ_i並びにプログラミング入力端
子Ｄ_iを具える。入力端子ＣＩ_iには入力周波数ＦＩ_i
の補助周期を取込む取込みイネーブル信号（信号ＣＩ _i
とも称する）を受け、この取込みはプログラミング入力
端子Ｄ_iが１の際に行われ、プログラミング入力端子Ｄ
_iが０の際に禁止される。取込みプログラミング信号自
体も図中ＤＯ_iで示す。出力信号ＣＯ_iによって関連す
るセルに先行する順位（ｉ−１）のセルに対する取込み
イネーブル信号として作用するゲーティング信号を発生
する。順位零のセル（Ｃ₀）、即ち、入力セルはその入
力端子Ｉ ₀に分周すべき周波数Ｆ_INを受ける。順位零の
セルの出力端子Ｏ_oを順位１のセルの入力端子Ｉ_iに接
続し、以下同様に入力端子Ｉ_p-1 が順位（ｐ−２）のセ
ルの出力信号Ｏ_p-2 を受ける順位（ｐ−１）のセルまで
同様のことが繰返される。プレスケーラの出力セルの出
力端子Ｏ_p-1 によって信号Ｆ_cを発生する。上記出力セ
ルの入力端子ＣＩ_p-1 は取込みイネーブル信号ＦＤＣを
受け、これによりこのセルを出力周波数の単一周期の期
間中プログラミングモードに設定する。順位（ｐ−２）
のセルの入力端子ＣＩ_p-2 に接続された出力端子ＣＯ
_p-1 は信号ＦＤＣに基づき発生するゲーティング信号を
を生ぜしめ；この処理を、順位零のセルに到達し、順位
零のセルの入力端子Ｃ_IOが順位１のセルの出力信号ＣＯ
₁を受けるまで、あるセルから後続のセルに向かって繰
返される。換言すれば、順次分周が行われる周波数ＦＩ
_iの信号順位零のセルから順位（ｐ−１）のセルまで伝
送するが、周波数が順次乗算される取込みイネーブル信
号は順位（ｐ−１）のセルから順位零のセルに向かって
逆方向に伝送される。

【００１６】図１に示す分周セルの構成は前記フランス
国特許出願ＦＲ−Ａ−２６５３６１７号明細書に開示さ
れたものとほぼ同一であるが、本発明によるその作動を
図２につき以下に説明する。

【００１７】図２の信号時間ダイアグラムは通常の１／
２分周（Ｄ_i＝０）またはプログラムされたモード（Ｄ
_i＝１）で１／３分周を行うものとした場合の順位ｉの
任意のセルの状態を示す。Ｄ_i＝０（図の左側半部）の
場合には取込みイネーブル信号（ＣＩ_i＝０）が存在し
ても、信号ＦＩ_iを１／２に分周することにより信号Ｆ
Ｏ_iを得る。また、Ｄ_i＝１（図の右側半部）の場合に
は取込みイネーブル信号（ＣＩ_i＝０）が存在すると、
信号ＦＯ_iは入力周波数ＦＩ_iの１／３の分周に相当す
る周波数ＦＩ_iの１周期に等しい補充間隔に亘り高レベ
ルの儘である。低レベル状態でアクティブとなるゲーテ
ィング信号ＣＯ_iは信号ＣＩ_iの終了後に現われ信号Ｃ
Ｉ_iの半分の持続幅を有する。これは、信号ＣＩ_i自体
のセルの持続幅が順位ｉのセルの周波数ＦＩ_iの周期に
ほぼ等しい場合に順位（ｉ−１）のセルの周波数ＦＩ
_i-1 の周期にほぼ相当する。

【００１８】図２の時間ダイアグラムの右側半部から明
らかなように、同一入力周波数の周期ｕ１に続く入力周
波数ＦＩ_iの周期ｕ２はセルによって取込まれる。その
理由は、周期ｕ１中、（低レベル状態でアクティブとな
る）イネーブル信号ＣＩ_iおよび（高レベル状態中アク
ティブである）プログラミング信号Ｄ_iが同時に存在す
るからである。しかし、同一の時間ダイアグラムの左側
半部から明らかなように、入力周波数ＦＩ_iの周期ｕ３
は取込まれない。その理由はプログラミング信号Ｄ_iが
続く周期ｕ４中低レベルであるからである。

【００１９】図３は、図１に示すセルの１つであり、図
２のタイミング線図により説明した機能を実行しうるセ
ルの一実施例を線図的に示す。２分周機能は２つの縦続
接続したＤ型フリップフロップＢ₁及びＢ₂により達成
する。第１フリップフロップＢ₁のクロック入力端子Ｃ
ＫはセルＣ_iの入力端子Ｉ_iを構成し、すぐ下の順位の
セルＣ_i-1（図示せず）の出力端子Ｏ_i-1から供給され
る周波数ＦＩ_iの信号を受ける。第２フリップフロップ
Ｂ₂のクロック入力端子ＣＫは（インバータ７を介し
て）周波数ＦＩ_iの信号の論理反転を受ける。第１フリ
ップフロップＢ₁の出力Ｑ₁はインバータ４による反転
後第２フリップフロップＢ₂のデータ入力端子Ｄに供給
され、この第２フリップフロップの出力Ｑ₂はＯＲゲー
ト１を経て第１フリップフロップＢ₁の入力端子Ｄに帰
還される。第１フリップフロップの出力端子Ｑ₁はセル
の第１出力端子Ｏ_iを構成する。セルＣ_iは第２フリッ
プフロップＢ₂の出力端子Ｑ₂と第１フリップフロップ
Ｂ₁のデータ入力端子Ｄとの間に保持段をも有し、この
保持段は関連のセルのプログラミング入力Ｄ_iを有し、
取込まれたプログラミング信号Ｄ_iとイネーブル信号Ｃ
Ｉ_iとが同時にアクティブとなった際に動作して第１フ
リップフロップＢ₁のデータ入力端子Ｄの状態を取込み
動作に対するものとする。

【００２０】前記保持段は特に第３Ｄ型フリップフロッ
プＢ₃を有し、このフリップフロップＢ₃は入力周波数
ＦＩ_iの信号によりクロック動作され、そのデータ入力
端子Ｄはインバータ５を介して第２フリップフロップＢ
₂の出力信号Ｑ₂の論理反転を受け、その出力は反転Ｏ
Ｒゲート２の第１入力端子に供給される。この反転ＯＲ
ゲートの第２入力端子は取込みイネーブル入力端子と称
するセルの前記の第２入力端子ＣＩ_iを構成する。前記
の反転ＯＲゲート２の出力端子は第４Ｄ型フリップフロ
ップＢ₄のデータ入力端子Ｄに接続され、この第４フリ
ップフロップＢ ₄は入力周波数ＦＩ_iの信号の反転信号
によりクロック動作され、その出力Ｑ₄は第１フリップ
フロップＢ₁の入力端子Ｄに帰還される。その理由は、
出力端子Ｑ₄がＡＮＤゲート３の一方の入力端子に接続
され、このＡＮＤゲートの他方の入力端子がセルの前記
のプログラミング入力端子Ｄ_iを構成し、且つＡＮＤゲ
ート３の出力端子がＯＲゲート１の一方の入力端子に接
続され、このＯＲゲート１の他方の入力端子が第２フリ
ップフロップＢ₂の出力信号Ｑ₂を受け、前記の出力端
子Ｑ₂から第１フリップフロップＢ₁の入力端子への前
記の帰還を達成する為である。

【００２１】すぐ下の順位のセルＣ_i-1に対するゲート
信号を生ぜしめるために、セルＣ_iは入力周波数ＦＩ_i
の信号によりクロック動作される第５Ｄ型フリップフロ
ップＢ₅をも有し、この第５フリップフロップのデータ
入力端子Ｄがインバータ６を介して第４フリップフロッ
プＢ₄の出力Ｑ₄の論理反転を受け、この第５フリップ
フロップの出力端子Ｑ₅が、ゲート信号を生じるセルの
第２出力端子ＣＯ_iを構成する。セルの動作を図４ａの
タイミング線図を用いて以下に説明する。このタイミン
グ線図の左側部分では、プログラミング信号Ｄ_iが０で
あり、従ってＡＮＤゲート３を阻止する。初期状態で
は、フリップフロップＢ₁の入力Ｄが０で、フリップフ
ロップＢ₂の入力Ｄが１である。ＦＩ_iの立下り縁に応
答してフリップフロップＢ₂の出力Ｑ₂が１になり、こ
の状態１がＯＲゲート１を経てフリップフロップＢ₁の
入力端子Ｄに供給される。ＦＩ_iの次の立上り縁に応答
してフリップフロップＢ₁の出力端子における信号ＦＯ
_iが１になり、従って第２フリップフロップＢ₂の入力
端子Ｄにレベル０を生ぜしめ、この第２フリップフロッ
プの出力Ｑ₂はＦＩ_iの次の立下り縁に応答して０にな
る。この状態変化により第１フリップフロップＢ₁の入
力端子Ｄに０を生ぜしめ、この第１フリップフロップは
ＦＩ_iの次の立上り縁に応答して１となり、以下同様で
ある。

【００２２】上述したところから明らかなように、出力
信号ＦＯ_iは入力周波数ＦＩ_iの半分に相当する周波数
に極めて良好に応答する。プログラミング入力Ｄ_iが低
レベルにあれば同じことが行われるということを次に証
明する。第３フリップフロップＢ₃の出力信号Ｑ₃は、
インバータ５とフリップフロップＢ₃のクロック入力端
子ＣＫに供給されるクロック周波数ＦＩ_iとの組合せ効
果の為に信号ＦＯ_iの周波数に対して半周期だけシフト
される。イネーブル信号ＣＩ_iは一般に、すなわち次の
セルが生ずるゲート信号を受けない場合、１である。こ
の一般的な場合には、ＯＲゲート２の為に第４フリップ
フロップＢ₄の入力Ｄは０であり、その出力Ｑ₄も０を
維持する。低レベル状態でアクティブとなっているイネ
ーブル信号が現れると、ＣＩ_iは０となり、出力Ｑ
₄は、フリップフロップＢ₃の出力Ｑ₃がレベル０に遷
移するのに続く入力信号ＦＩ_iの第１立下り縁に応答し
て１となる。出力Ｑ₄は、イネーブル信号ＣＩ_iが状態
１に遷移するのに続く周波数ＦＩ_iの第１立下り縁に応
答して再び０となる。第５フリップフロップＢ₅の出力
端子Ｑ₅により供給され、通常１であるゲート信号ＣＯ
_iは、フリップフロップＢ₄の出力Ｑ₄が状態１に遷移
するのに続く周波数ＦＩ_iの第１立上り縁に応答して状
態０に切換わる。このゲート信号はフリップフロップＢ
₄の出力Ｑ₄がレベル０に遷移するのに続く周波数ＦＩ
_iの第１立上り縁に応答して再び１となる。これは、イ
ンバータ６とフリップフロップＢ₅のクロック入力端子
ＣＫに供給されるクロック周波数とが存在することによ
る。従って、低レベル状態でアクティブとなっているゲ
ート信号ＣＯ_iはイネーブル信号ＣＩ_iの直後に形成さ
れ、その持続時間はセルの入力周波数ＦＩ_iの周期に等
しい。

【００２３】プログラミング入力Ｄ_iは図４ａの左側部
分で低レベルにある為、保持ループＢ_4,３，１はアクテ
ィブとならずＡＮＤゲート３により阻止される。図４ａ
のタイミング線図の右側部分は、セルの入力周波数ＦＩ
_iの周期を取込む目的の為に、プログラミング指令Ｄ_i
を高レベルにした場合を示す。第４フリップフロップＢ
₄の高レベル出力Ｑ₄がＡＮＤゲート３を介して第１フ
リップフロップＢ₁の入力端子に帰還される。この場
合、保持ループはアクティブ状態にあり、入力周波数Ｆ
Ｉ_iの次の立上り縁（瞬時ｔ₃）中第１フリップフロッ
プＢ ₁はその状態を変えず、その出力ＦＱ_iは高レベル
を維持する。しかし、瞬時ｔ ₃にすぐ続く周波数ＦＩ_i
の立下り縁（瞬時ｔ₄）に応答して第４フリップフロッ
プＢ₄の出力Ｑ₄が再び低レベルとなる。従って、出力
信号ＦＱ_iは瞬時ｔ₄にすぐ続く周波数ＦＩ_iの立上り
縁（瞬時ｔ₅）に応答して再び低レベルとなりうる。従
って、出力信号ＦＯ_iは入力信号ＦＩ_iの１周期に等し
い期間スキップされ、この瞬時には出力信号は２分周で
はなく３分周に対応し、２＋Ｄ_i（Ｄ_iは１又は０）分
周がえられること明らかである。セルの入力周波数の周
期の取込みと称するこの動作は第２フリップフロップＢ
₂の出力端子Ｑ₂の信号に、又は、第３フリップフロッ
プＢ₃の出力端子Ｑ₃の信号に伝達されることに注意す
べきである。しかし、第４フリップフロップＢ₄の出力
端子における信号Ｑ₄及び第５フリップフロップＢ₅の
出力端子における信号ＣＯ_iは、Ｄ_i＝０であるタイミ
ング線図の左側部分に対応する前述した場合と同じ状態
を維持する。従って、ゲート信号ＣＯ_iはあらゆる場合
に発生する。

【００２４】上述したことを考慮することにより、セル
に供給される取込みイネーブル信号ＣＩ_iが満足すべき
タイミング条件を決定し、入力周波数ＦＩ_iの周期に相
当する期間のスキッピングすなわちこの周波数ＦＩ_iの
２分周の代わりにこの周波数の３分周を正確に導入する
この周波数の周期の取込みを達成することができる。こ
の点に関し図４ｂのタイミング線図を参照する。実際に
は、図３に示す線図は本発明によるプログラマブルセル
の可能な一構成例にすぎないことに注意すべきである。
同じ結果が得られる限り他の等価な手段を用いることが
できる。図４ｂのタイミング線図を明瞭とするために、
この図４ｂには信号ＦＩ_i,ＦＯ _i及びＣＩ_iのみを示し
てある。出力信号ＦＯ_iは入力信号ＦＩ_iの１周期中で
ある瞬時ｔ₁′及び瞬時ｔ₃′間（ｔ₁及びｔ₃間）で
高レベルにある。取込み動作をプログラミングするため
にプログラミング入力Ｄ_iが高レベルにあると、出力信
号ＦＯ_iの高レベルが瞬時ｔ₅まで、従って入力信号Ｆ
Ｉ_iの補足の１周期中延長される。第４フリップフロッ
プＢ₄の出力信号Ｑ₄は入力周波数ＦＩ_iの立上り縁の
存在中（瞬時ｔ₃における）第１フリップフロップＢ₁
の入力端子Ｄにレベル１を維持することにより取込み動
作を可能化（イネーブル）する。従って、フリップフロ
ップＢ₄の出力端子Ｑ₄の信号は、信号Ｑ₃及び信号Ｃ
Ｉ_iの双方が０である場合に信号ＦＯ_iの立下り縁に応
答して高レベルにする。従って、信号ＣＩ_iは瞬時ｔ₃
に先行する瞬時ｔ₂において入力周波数ＦＩ_iの立下り
縁時にすでに０である必要がある。従って実際には、信
号ＣＩ_iは瞬時ｔ₂よりもＦＩ_iの半周期前に、すなわ
ち瞬時ｔ₁に０とする必要がある。一方、フリップフロ
ップＢ₄の出力Ｑ₄をレベル１まで高めることにより取
込み動作を確実に達成するためには、瞬時ｔ₂を越えた
ＦＩ_iの半周期の間、すなわち瞬時ｔ₃まで信号ＣＩ_i
を低レベルに維持する必要がある。換言すれば、瞬時ｔ
₂で既に行われているフリップフロップＢ₄の状態変化
に続く瞬時ｔ₃で取込み動作が開始される。ＦＩ_iの１
周期の取込みを可能化する状態０の信号ＣＩ_iの瞬時ｔ
₁から瞬時ｔ₃までの最小持続時間（図４ｂに肉太ライ
ンで示す）は瞬時ｔ₂の両側にそれぞれＦＩ_iの半周期
を延長させた時間に相当する。

【００２５】取込みイネーブル信号ＣＩ_iの最大持続時
間は最小持続時間の両側にそれぞれＦＩ_iの１周期を延
長させた時間、従って瞬時ｔ₀から瞬時ｔ₅までの時間
である。実際、信号ＣＩ_iが瞬時ｔ₅を越えても依然と
して０にあった場合には、第４フリップフロップＢ₄の
出力Ｑ₄が瞬時ｔ₅から周波数ＦＩ_iの半周期後に再び
１となり、従って信号Ｄ_iを再びレベル１にプログラミ
ングする場合に期間の他のスキッピングを生ぜしめる。
しかし、信号ＣＩ_iが瞬時ｔ₀に先行する周波数ＦＩ_i
の立下り縁で、従って瞬時ｔ₁よりも周波数ＦＩ_iの
１．５周期前に既に０であった場合には、第４フリップ
フロップＢ₄の出力Ｑ₄が１となり、従って早期の補足
的な取込みを生ぜしめる。

【００２６】上述したところから明らかなように、イネ
ーブル信号ＣＩ_iはセルＣ_iの入力周波数ＦＩ_iの周期
の１〜３倍の持続時間を有する。従って、取込みイネー
ブル信号ＣＩ_iは、セルＣ_iに続くセルすなわち順位数
ｉ＋１を有するセルによって供給されゲート信号と称さ
れている信号以外の何ものでもない。従ってセルＣ_i ₊₁
は周波数ＦＩ_iの半分である入力周波数ＦＩ_i+1を有
し、その結果順位ｉのセルにより生ぜしめられるゲート
信号ＣＯ_iはそれ自体のイネーブル信号ＣＩ_iに対し規
定される持続時間の半分の持続時間を有する必要があ
る。実際には順位ｉのセルにより生ぜしめられるゲート
信号は関連のセルの入力周波数ＦＩ_iの周期の 0.5〜1.
5 倍の持続時間を有する必要があるという条件が存在す
る。イネーブル信号ＣＩ_iの持続時間に関する条件は従
来の場合よりも厳格でないということを確かめることが
できる。

【００２７】図５及び６は図３につき説明した種類の３
つの隣接セルＣ_i-1,Ｃ_iおよびＣ_i+ ₁の動作に関するも
のである。図５はこれら３つのセル間の接続を示し、図
６はこれらセルの信号ＦＩ及びＣＩに対するタイミング
線図を示す。取込み動作を行わない場合には、セルＣ_i
の入力周波数ＦＩ_iの信号が入力周波数ＦＩ_i-1の信号
の周波数の半分の周波数を有する。同様に入力信号ＦＩ
_i+1は入力信号ＦＩ_iの周波数の半分の周波数を有す
る。

【００２８】低レベル状態でアクティブであるセルＣ_i
のイネーブル信号ＣＩ_iはこのセルＣ_iの入力周波数Ｆ
Ｉ_iの信号の周期の２倍の持続時間を有し、このイネー
ブル信号は太線で示す最小窓の開始よりもＦＩ_iの１周
期前から始まる。セルＣ_i-1に供給されるイネーブル信
号ＣＩ_i-1（この信号はセルＣ_iから生じるゲート信号
以外の何ものでもない）はセルＣ_i-1の入力周波数ＦＩ
_i-1の２周期に等しい、低レベル状態でアクティブの持
続時間を有する。実際、図４ａはイネーブル信号ＣＩ
_i-1がセルＣ_iのイネーブル信号ＣＩ_iの持続時間の半
分の持続時間を有するということを示している。結局、
入力信号ＦＩ_i-1，ＦＩ_i，ＦＩ_i+1は順次に低くなる
周波数で発生され、逆の順序で順次に生じるイネーブル
信号ＣＩ_i+ _1, ＣＩ_{i ,}ＣＩ_i-1は逐次高い周波数を有
する。しかし、いかなるセルにおいてもその入力周波数
ＦＩ_iの周期に対するそのイネーブル信号ＣＩ_iの周期
の比は常に同じ（この場合２）である。

【００２９】図７は本発明による分周回路を線図的に示
す。この分周回路は、カウンタＣＮＴと関連する上述し
たようなプレスケーラＰＰＳＣを用いる。プレスケーラ
ＰＰＳＣは図１につき説明した回路に相当する。このプ
レスケーラは分周すべき入力周波数Ｆ_INを受け、カウン
タＣＮＴのカウントダウン入力端子に供給する出力信号
Ｆ_Cを生じる。カウンタＣＮＴには総計数値Ｍがロード
されており、このカウンタは循環的に動作する（Ｍは１
よりも大きな可変の整数である）。カウンタＣＮＴはサ
イクル終了信号ＦＤＣを生じ、この信号は順位数（ｐ−
１）のｐ番目のセル、すなわちプレスケーラの出力セル
のイネーブル入力端子ＣＩ_p-1に供給される。プログラ
ミング信号の組（Ｄ_p-1,---,Ｄ_i,---, Ｄ₁,Ｄ₀）は以
下の値Ｎの２進数を形成する。

【００３０】Ｎ＝Ｄ₀＋２Ｄ₁＋２²Ｄ₂＋----＋２ⁱＤ_i＋--- ＋２^p-1Ｄ_p-1 (1) 信号ＦＤＣが０になると、プレスケーラＰＰＳＣはプロ
グラミングモードに切換わり、イネーブル信号とゲート
信号ＣＯ_iとが前述したようにセルを互いに逆方向に通
過し、Ｄ_iが１であるセルの各々においてＦ_iの１周期
の単一の取込みを導入する。

【００３１】サイクル終了信号ＦＤＣが高レベル(1) に
なると、プレスケーラＰＰＳＣの除数は２^pに等しくな
る。その理由は、プレスケーラは２分周するｐ個のセル
を有する為である。しかし、サイクル終了信号ＦＤＣが
低レベル(0) であると、プレスケーラＰＰＳＣはプログ
ラミングモードに切換わる。プレスケーラＰＰＳＣの出
力端子における信号Ｆ_Cの完全な１出力周期を形成する
のに必要なこのプレスケーラＰＰＳＣの入力周波数Ｆ_IN
の周期の個数は以下の計算により決定することができ
る。プレスケーラの出力信号ＦＣの１周期を得るために
は、順位ｐ−１のセルの入力端子に２＋Ｄ_p-1個の周期、順位ｐ−２のセルの入力端子に２＋（２＋Ｄ_p-1）＋Ｄ_p-2個の周期、順位ｐ−３のセ
ルの入力端子に２＋（２＋（２＋Ｄ_p-1）＋Ｄ_p-2）＋Ｄ_p-3個の周
期、従って、２²（２＋Ｄ_p-1）＋２Ｄ_p-2＋Ｄ_p-3個の周期、 ---- ---- 順位０のセルの入力端子、すなわちプレスケーラＰＰＳ
Ｃの入力端子に２^p-1(２＋Ｄ_p-1）＋２^p-2Ｄ_p-2＋----＋２Ｄ₁＋Ｄ
₀個の周期、従って、２^p＋（２^p-1Ｄ_p-1＋２^p-2Ｄ_p-2＋----＋２Ｄ₁＋
Ｄ₀）個の周期、従って式(1) を考慮して、２^p＋Ｎ個の周期、をそれぞれ必要とする。

【００３２】従って、プレスケーラＰＰＳＣの場合、プ
ログラミングモードでの１サイクルはＦ_INの周期のＮ倍
の取込みに相当する。この場合、図７に示す分周回路の
動作は以下の通りである。

【００３３】まず最初、カウンタＣＮＴには計数値Ｍが
ロードされており、信号ＦＤＣは１である。従って、プ
レスケーラＰＰＳＣは、すべてのセルが除数２を有する
非プログラミングモードで分周する。この状態は、カウ
ンタＣＮＴが計数値０に達するまでの、プレスケーラの
出力信号Ｆ_Cの（Ｍ−１）個の周期中続く。この瞬時に
サイクル終了信号ＦＤＣが０となり、これによりプレス
ケーラＰＰＣＳをプログラミングモードにし、プログラ
ミング入力Ｄ₀, Ｄ_i, Ｄ_p-1を有効化する。この瞬時
からカウンタＣＮＴに、前の計数値Ｍと同じに又は異な
らせることができる計数値Ｍを再ロードしうる。前述し
たところから明らかなように、（プログラミングモード
にある）プレスケーラＰＰＳＣの出力周波数Ｆ_Cの周期
に等しい期間がこの動作を実行するために得られる。

【００３４】プレスケーラの出力信号Ｆ_Cの最初の（Ｍ
−１）個の周期中、２^pによる入力周波数Ｆ_INの分周が
得られ、これにより得られる周期は入力（クロック）周
波数Ｆ_INの（Ｍ−１）２^p個の周期分に相当する。残り
の周期（Ｍ番目の周期）中プレスケーラＰＰＳＣのプロ
グラミングモードにより２^p＋Ｎによる分周を行い、こ
れにより得られる周期は入力周波数Ｆ_INの２^p＋Ｎ個の
周期分に相当する。

【００３５】従って、分周回路の出力端子Ｆ_outには、
入力周波数Ｆ_INの（Ｍ−１）２^p＋２^p＋Ｎ、従ってＭ
２^p＋Ｎ個の周期分に相当する完全な１周期が得られ
る。従って、除数ＲはＲ＝Ｍ２^p＋Ｎとなる。

【００３６】図８はカウンタＣＮＴとプレスケーラＰＰ
ＳＣの出力端子との間の結合制御をより詳細に説明する
ためのものであり、図９は対応する信号に対するタイミ
ング線図である。容易に理解しうるようにするために、
カウンタＣＮＴとしては３つの部分、すなわち反転ＯＲ
ゲート１０とカウントダウン装置１００と、ＳＲ型のフ
リップフロップＳＲＱとを有するものを示した。カウン
トダウン装置１００はクロック入力端子ＣＫと、カウン
トダウンすべき数（計数値）を記憶するための入力端子
と、計数値Ｍをロードするためのイネーブル入力端子Ｓ
Ｃと、ＯＲゲート１０の入力端子に並列に接続されたビ
ット毎の出力端子Ｑ₀′, Ｑ₁′, Ｑ₂′,---- とを有
する。フリップフロップＳＲＱの非反転出力端子Ｑはカ
ウントダウン装置１００のイネーブル入力端子ＳＣに接
続され、このフリップフロップの反転出力端子

【外１】は入力端子ＣＩ_p-1に接続されこれにサイクル終了信号
ＦＤＣを供給し、フリップフロップＳＲＱの入力端子Ｓ
はＯＲゲート１０の反転出力端子に接続され、フリップ
フロップＳＲＱの反転入力端子はこのフリップフロップ
ＳＲＱに対するリセット信号ＲＳを生じる接続ラインＣ
Ｏ_p-1−ＣＩ_p-2に接続されている。計数値Ｍが零まで
カウントダウンされると、すべての出力Ｑ₀′,
Ｑ₁′, Ｑ₂′,---- が零となり、従って反転ＯＲゲー
ト１０の出力端子に状態１を有する信号ＥＣを生ぜし
め、フリップフロップＳＲＱを経て計数値Ｍのローディ
ングを可能化（イネーブル）する。これに続いて、カウ
ントダウン装置１００の出力端子Ｑ′の少なくとも１つ
が１となり、ＯＲゲート１０の出力信号が再び零とな
る。これと同時にフリップフロップＳＲＱが反転出力信
号〔外１〕を生じ、サイクル終了信号ＦＤＣをプレスケ
ーラＰＰＳＣの入力端子ＣＩ_p-1に供給する。プレスケ
ーラＰＰＳＣの順位（ｐ−１）の出力セルが前述したよ
うにしてゲート信号を生じる。この信号をリセット信号
ＲＳとして用いてフリップフロップＳＲＱの反転入力端
子Ｒに供給し、信号ＳＣの状態（低レベル状態）を変化
させ、計数値Ｍのローディング阻止を解除し、カウント
ダウン装置１００を再びカウントダウンモードに入れ
る。図６に示す例に合うように、信号ＲＳはサイクル終
了信号ＦＤＣの持続時間の半分の持続時間を有するよう
にする。

【００３７】信号ＲＳを発生させるのに必ずしも出力セ
ルＣ_p-1を用いる必要がないことに注意すべきである。
この信号は単安定回路（図示せず）に基づいて生ぜしめ
ることもでき、この場合その入力端子にフリップフロッ
プＳＲＱの出力信号〔外１〕の立上り縁を供給し、この
単安定回路によりサイクル終了信号ＦＤＣの持続時間の
ほぼ半分の持続時間のパルスＲＳを生ぜしめる。

【００３８】本発明による分周回路により得られる利点
を適切に理解するためには、カウンタＣＮＴとプレスケ
ーラＰＰＳＣとの間のすべての接続がプレスケーラＰＰ
ＳＣの出力周波数Ｆ_Cに相当する最低の周波数で動作す
るということに注意すべきである。さらに、サイクル終
了信号ＦＤＣは一般に計数サイクル中のいかなる瞬時に
も発生せしめることができるということも注意すべきで
ある。取込みイネーブル信号の逆方向への伝搬は、サイ
クル終了信号ＦＤＣを常にこのカウントダウンサイクル
内の同じ瞬時に且つ１サイクル当り１回だけ生ぜしめる
必要があるという条件の下でＭのカウントダウンサイク
ルの２周期に及ぶようにすることができる。

【００３９】本発明による分周回路は、特に水晶発振器
により生ぜしめられる安定周波数と相違して、１単位の
ステップで可変としうる除数Ｒによる分周により、１Ｇ
Ｈｚ程度の周波数の電圧制御発振器（ＶＣＯ）の出力を
比較的低い周波数の信号に変換するための周波数シンセ
サイザに用いるのが有利である。除数Ｒを変えることに
より種々の受信チャネルを選択することができる。

【図面の簡単な説明】

【図１】本発明分周回路の一部分の構成を示すブロック
図である。

【図２】図１の回路の一部分に関連する時間ダイアグラ
ムを示す波形図である。

【図３】図２のプレスケーラのセルの１例を示すブロッ
ク図である。

【図４】（ａ）は関連する時間ダイアグラムを示す波形
図であり、（ｂ）も同様に関連する時間ダイアグラムを
示す波形図である。

【図５】３つの隣接するセルの構成を示すブロック図で
ある。

【図６】同じくその関連する時間ダイアグラムを示す波
形図である。

【図７】本発明分周回路の構成を示すブロック図であ
る。

【図８】図１のプレスケーラの出力部分に接続された計
数手段の１例を示すブロック図である。

【図９】同じくその関連する部分の時間ダイアグラムを
示す波形図である。

【符号の説明】

１ＯＲゲート２，１０反転ＯＲゲート３ＡＮＤゲート４〜７インバータ１００カウントダウン装置ＣＮＴカウンタＰＰＳＣプレスケーラ

Claims

【特許請求の範囲】

【請求項１】ｐ個の縦続接続分周セルを具え、この縦
続接続分周セルのうちの順位ｉのセルはｉ番目の分周を
行い（ここにｉは０からｐ−１までの値の１つを取
る）、全てのセルは常規モードと称される１／２の分周
モードとプログラムモードと称される１／３の分周モー
ドとの間を切換え自在とし、任意順位ｉのセルは入力周
波数信号（ＦＩ_i）用の第１入力端子（Ｉ_i）と、順位
（ｉ＋１）の次のセルの第１入力端子（Ｉ_i+1 ）に供給
すべき出力周波数信号（ＦＯ_i）用の第１出力端子（Ｏ
_i）と、プログラムモードのイネーブル信号用の第２入
力端子（ＣＩ_i）と、プログラム信号用の第３入力端子
（Ｄi）と、ゲーティング信号用の第２出力端子（ＣＯ
_i）とを具え、他に前記セルｉの第２入力端子（Ｃ
Ｉ _i）に到来するイネーブル信号からゲーティング信号
を発生する手段を具え、このゲーティング信号を低い順
位のセル（ｉ−１）の第２入力端子（ＣＩ_i-1 ）にイネ
ーブル信号として供給するようにしたプログラマブル分
周回路において、前記ゲーティング信号を発生する手段
を適宜作動させて関連するセルｉが受けるイネーブル信
号を不作動論理状態に戻す瞬時からこのゲーティング信
号を供給し、前記分周回路のプレスケーラを構成するｐ
個のセルに対し、前記プレスケーラの出力周波数の周期
の第１数および第２数の第１計数作動および第２計数作
動を行う計数手段を設け、ｐ番目のセルの第２入力端子
（ＣＩ_p-1 ）が前記計数手段により供給され第１計数作
動の終了時から取出したイネーブル信号を受け、前記第
１および第２計数作動の終了時により分周回路の出力周
期を構成するようにしたことを特徴とするプログラマブ
ル分周回路。
【請求項２】前記計数手段は総計数値Ｍ（ここにＭは
１より大きな整数の変数）をロードし、第１の数を値
（Ｍ−１）に等しくし、第１の数の計数中前記プレスケ
ーラのｐ個のセルが非プログラムモードで作動し、前記
プログラミング入力端子（Ｄ_i）が再ロードするが、前
記第２の数は前記プレスケーラの出力周波数の１周期に
対応して１に等しくなり、そのセルはプログラムモード
で作動し、前記計数手段が前記出力周波数の周期中計数
値Ｍに再ロードされるようにしたことを特徴とする請求
項１に記載のプログラマブル分周回路。
【請求項３】順位ｉのセルによって発生したゲーティ
ング信号は関連するセルの入力周波数（ＦＩ_i）の周期
の０．５〜１．５倍の持続期間を有することを特徴とす
る請求項１または２に記載のプログラマブル分周回路。
【請求項４】前記プレスケーラのセルの各々は第１Ｄ
型フリップフロップおよび第２Ｄ型フリップフロップを
具え、これらフリップフロップは縦続接続するとともに
関連するセルの入力周波数信号（ＦＩ_i）およびその論
理反転値によりそれぞれクロック処理し、第２フリップ
フロップの出力を第１フリップフロップのデータ入力端
子にフィードバックし、この第１のフリップフロップの
出力によってセルの第１出力を構成し、更に前記第２フ
リップフロップの出力端子および第１フリップフロップ
のデータ入力端子間に保持段を具え、この保持段は前記
セルのプログラミング入力端子（Ｄ_i）を含むとともに
第１フリップフロップ（Ｂ₁）のデータ入力端子（Ｄ）
の状態をプログラミング信号（Ｄ_i）およびイネーブル
信号（ＣＩ_i）が同時にアクティブとなる際に入力周波
数信号（ＦＩ_i）の周期を吸収するようにしたことを特
徴とする請求項３に記載のプログラマブル分周回路。
【請求項５】前記保持段は第３Ｄ型フリップフロップ
を具え、これを入力周波数信号（ＦＩ_i）によりクロッ
ク処理するとともにそのデータ入力端子が第２フリップ
フロップの出力信号の論理反転値を受け、その出力端子
を第１反転ＯＲゲートに接続し、ＯＲゲートの出力端子
によってセルの第２入力端子（ＣＩ_i）を構成し、この
ＯＲゲートの出力端子を第４Ｄ型フリップフロップのデ
ータ入力端子に接続し、この第４Ｄ型フリップフロップ
は入力周波数信号（ＦＩ_i）の反転値によりクロック処
理されるとともにその出力信号を前記第１フリップフロ
ップのデータ入力端子にフィードバックし；この出力端
子をＡＮＤゲートの第１入力端子に接続するとともにそ
の他方の入力端子によって前記セルのプログラミング入
力端子（Ｄ_i）を構成し、ＡＮＤゲートの出力端子を第
２ＯＲゲートの第１入力端子に接続し、第２ＯＲゲート
の出力端子を第１フリップフロップのデータ入力端子に
接続し、第２ＯＲゲートの第２入力端子が第２フリップ
フロップの出力端子を受けてその出力端子から前記第１
フリップフロップのフィードバックを行うようにしたこ
とを特徴とする請求項１に記載のプログラマブル分周回
路。
【請求項６】前記プレスケーラの各セルも第５Ｄ型フ
リップフロップを具え、この第５Ｄ型フリップフロップ
は入力周波数信号（ＦＩ_i）によってクロック処理さ
れ、そのデータ入力端子が前記第４フリップフロップの
出力信号の論理反転値を受け、第５フリップフロップの
出力によって前記セルの第２出力（ＣＯ _i）を構成する
ようにしたことを特徴とする請求項５に記載のプログラ
マブル分周回路。
【請求項７】前記計数手段は、前記プレスケーラのｐ
番目のセルの出力端子（Ｏ_p-1 ）に接続されたカウント
ダウン入力端子およびカウントダウンが零値となった際
に前記プレスケーラのｐ番目のイネーブル入力端子（Ｃ
Ｉ_p-1 ）を作動させるカウントダウン出力端子を有する
循環計数器（ＣＮＴ）によって形成するようにしたこと
を特徴とする請求項１〜６の何れかの項に記載のプログ
ラマブル分周回路。