JP3109892B2 - 表示制御装置及び方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、表示制御装置及び方法
に関し、詳しくは、例えば強誘電性液晶を表示の更新の
ための動作媒体として用い電界の印加等によって更新さ
れた表示状態を保持可能な表示素子を備えた表示装置の
ための表示制御装置及び方法に関するものである。

【０００２】

【従来の技術】一般に、情報処理システムなどには、情
報の視覚的表現機能を果たす情報表示手段として表示装
置が用いられており、このような表示装置としてはＣＲ
Ｔ表示装置が広く知られている。

【０００３】ＣＲＴ表示装置における表示制御では、Ｃ
ＲＴ側が有する表示データバッファとしてのビデオメモ
リに対するシステム側ＣＰＵの書き込み動作と、ＣＲＴ
側が有する例えばＣＲＴコントローラによるビデオメモ
リからの表示データの読み出し、表示の動作がそれぞれ
独立して実行される。

【０００４】上述したようなＣＲＴの表示制御の場合、
表示情報を変更するなどのためのビデオメモリに対する
表示データの書き込みと、そのビデオメモリから表示デ
ータを読み出して表示する動作が独立しているため、情
報処理システム側のプログラムでは表示タイミング等を
一切考慮する必要がなく、任意のタイミングで所望の表
示データを書き込むことができるという利点を有してい
る。

【０００５】ところが一方で、ＣＲＴは特に表示画面の
厚み方向の長さをある程度必要とするため全体としてそ
の容積が大きくなり、表示装置全体の小型化を図り難
い。また、これにより、このようなＣＲＴを表示器とし
て用いた情報処理システムの使用にあたっての自由度、
すなわち設置場所、携帯性等の自由度が損なわれる。

【０００６】この点を補うものとして液晶表示器（以
下、ＬＣＤという）を用いることができる。すなわち、
ＬＣＤによれば、表示装置全体の小型化（特に薄型化）
を図ることができる。このようなＬＣＤの中には、上述
した強誘電性液晶（以下、ＦＬＣ：Ｆｅｒｒｏｅｌｅｃ
ｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌという）の液
晶セルを用いた表示器（以下、ＦＬＣＤ：ＦＬＣディス
プレイという）があり、その特徴の１つは、その液晶セ
ルが電界の印加に対して表示状態の保存性を有すること
にある。すなわち、ＦＬＣＤは、その液晶セルが充分に
薄いものであり、その中の細長いＦＬＣの分子は、電界
の印加方向に応じて第１の安定状態または第２の安定状
態に配向し、電界を除いてもそれぞれの配向状態を維持
する。このようなＦＬＣ分子の双安定性により、ＦＬＣ
Ｄは記憶性を有する。このようなＦＬＣおよびＦＬＣＤ
の詳細は、例えば特願昭６２−７６３５７号に記載され
ている。

【０００７】この結果、ＦＬＣＤを駆動する場合には、
ＣＲＴや他の液晶表示器と異なり、表示画面の連続的な
リフレッシュ駆動の周期に時間的な余裕ができ、また、
その連続的なリフレッシュ駆動とは別に、表示画面上の
変更に当たる部分の表示状態を更新する部分書換駆動が
可能となる。

【０００８】

【発明が解決しようとする課題】ＦＬＣＤにおいて、Ｃ
ＲＴと同様の表示制御により情報処理システムの表示装
置として用いる場合、ＦＬＣの表示更新動作にかかる時
間が比較的遅いため、例えば、カーソル、文字入力、ス
クロール等、即座にその表示が書き換えられなければな
らないような表示情報の変化に追従できないことがあっ
た。従って、ＦＬＣＤの特長の一つである部分書換駆動
を行なって見かけ上の表示速度を向上させる必要があ
る。

【０００９】また、情報処理システムの表示装置として
このようなＦＬＣＤをＣＲＴと互換性を有して用いるこ
とができれば、システムの柔軟性が増しその価値を高め
ることができる。

【００１０】ところが、上述のカーソル、文字入力、ス
クロール等、部分書換駆動が必要な表示状態の変更であ
ると言う識別情報を付加して処理しようとすると、情報
処理システムにおけるソフトウェアに大幅な変更が生
じ、プログラムの互換性がとれなくなってしまう。

【００１１】本発明は上述の観点に基づいてなされたも
のであり、ソフトウェアからみて相異なる表示体それぞ
れの互換性を保証しながら適切且つ時機を得た部分書換
駆動を行なうことが可能となる表示装置を提供すること
を目的とする。

【００１２】

【課題を解決するための手段及び作用】本発明の表示制
御装置は、外部から供給される表示データを記憶するデ
ータ記憶手段と、前記データ記憶手段から表示データを
読み出す読出手段と、前記読出手段で読み出した表示デ
ータが表示される表示手段と、前記表示手段の表示画面
の表示ラインに対応した複数のフラグを有するフラグ手
段と、前記データ記憶手段に外部から表示データが供給
されたとき、供給された表示データが記憶される前記デ
ータ記憶手段の記憶位置に基づいて、前記フラグ手段の
対応するフラグをセットするセット手段と、前記読出手
段により前記データ記憶手段から表示データが読み出さ
れたとき、読み出された表示データが記憶されていた前
記データ記憶手段の記憶位置に基づいて、前記フラグ手
段の対応するフラグをリセットするリセット手段と、セ
ットされているフラグの数を記憶したフラグ数記憶手段
と、前記セット手段によりフラグがセットされた場合、
前記フラグ数記憶手段に記憶されているフラグの数に１
を加え、前記リセット手段によりフラグがリセットされ
た場合、前記フラグ数記憶手段に記憶されているフラグ
の数から１を引くフラグ数更新手段と、前記フラグ数記
憶手段に記憶されているフラグの数に基づき、前記表示
画面の表示ラインを所定の順番で更新するリフレッシュ
モードと、前記表示画面の部分画面の表示ラインを更新
する部分書き換えモードとを切換える切換手段とを有す
る。

【００１３】また、本発明の表示制御方法は、外部から
供給される表示データをデータ記憶手段に記憶し、前記
データ記憶手段から表示データを読み出し、読み出した
表示データを表示手段の表示画面に表示する表示制御方
法であって、前記データ記憶手段に外部から表示データ
が供給されたとき、供給された表示データが記憶される
前記データ記憶手段の記憶位置に基づいて、前記表示手
段の表示画面の表示ラインに対応した複数のフラグによ
り構成されるフラグ手段の対応するフラグをセットし、
前記データ記憶手段から表示データが読み出されたと
き、読み出された表示データが記憶されていた前記デー
タ記憶手段の記憶位置に基づいて、前記フラグ手段の対
応するフラグをリセットし、フラグがセットされた場
合、フラグ数記憶手段に記憶されているフラグの数に１
を加え、フラグがリセットされた場合、前記フラグ数記
憶手段に記憶されているフラグの数から１を引き、前記
フラグ数記憶手段に記憶されているフラグの数が０又は
所定の数より多い場合、前記表示画面の表示ラインを所
定の順番で更新するリフレッシュモードで表示ラインを
更新し、前記フラグ数記憶手段に記憶されているフラグ
の数が１以上で所定の数より小さい場合、前記表示画面
の部分画面の表示ラインを更新する部分書き換えモード
で表示ラインを更新する。

【００１４】以上の構成により、本願発明は、セットさ
れているフラグの数を効率よく数え、セットされている
フラグの数に応じて、表示モードを最適に切換えること
ができる。

【００１５】

【００１６】

【実施例】図１は本発明の一実施例に係る表示制御装置
を組み込んだ情報処理システム全体のブロック構成図で
ある。

【００１７】図において、１は情報処理システム全体を
制御するＣＰＵ、２はアドレスバス、コントロールバ
ス、データバスからなるシステムバス、３はプログラム
を記憶したり、ワーク領域として使われるメインメモ
リ、４はＣＰＵを介さずにメモリとＩ／Ｏ機器間でデー
タの転送を行うＤＭＡコントローラ（Ｄｉｒｅｃｔ Ｍ
ｅｍｏｒｙ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌｌｅｒ、以
下ＤＭＡＣという）、５はイーサネット（ＸＥＲＯＸ社
による）等のＬＡＮ（ローカルエリアネットワーク）６
との間のＬＡＮインターフェース、７はＲＯＭ、ＳＲＡ
Ｍ、ＲＳ２３２Ｃ仕様のインターフェース等からなるＩ
／Ｏ機器接続用のＩ／Ｏ装置、８はハードディスク装
置、９はフロッピーディスク装置、１０はハードディス
ク装置８やフロッピーディスク装置９のためのディスク
インターフェース、１１は例えばレーザービームプリン
タ、インクジェットプリンタ等高解像度のプリンタ、１
２は画像読み取り装置としてのスキャナ、１３はプリン
タ１１およびスキャナ１２のためのインターフェース、
１４は文字、数字等のキャラクタその他の入力を行なう
ためのキーボード、１５はカーソル位置を移動させる為
のポインティングデバイスであるマウス、１６はキーボ
ード１４やマウス１５のためのインターフェース、１７
は例えば本出願人により特開昭６３−２４３９９３号等
において開示された表示器を用いて構成できるＦＬＣＤ
（ＦＬＣディスプレイ）、１８はＦＬＣＤ１７のための
ＦＬＣＤインターフェースである。

【００１８】以上説明した各種機器等を接続してなる情
報処理システムでは、一般にシステムのユーザーは、Ｆ
ＬＣＤ１７の表示画面に表示される各種情報に対応しな
がら操作を行う。すなわち、ＬＡＮ ６、Ｉ／Ｏ ７に
接続される外部機器、ハードディスク８、フロッピーデ
ィスク９、スキャナ１２、キーボード１４、マウス１５
から供給される文字、画像情報等、また、メインメモリ
３に格納されユーザーのシステム操作にかかる操作情報
等がＦＬＣＤ１７の表示画面に表示され、ユーザーはこ
の表示を見ながら情報の編集、システムに対する指示操
作を行なう。ここで、上記各種機器等は、それぞれＦＬ
ＣＤ１７に対して表示情報供給手段を構成する。

【００１９】図２は本発明表示制御装置の一実施例とし
てのＦＬＣＤインターフェース１８の構成例を示すブロ
ック図である。

【００２０】図において、１９はアドレスバスドライ
バ、２０はコントロールバスドライバ、２１はデータバ
スドライバである。ＣＰＵ １からのアドレスは、アド
レスバスドライバ１９から、ラインアドレス変換回路２
２およびアドレスセレクタ２３の一方の入力部に与えら
れる。

【００２１】ＣＰＵ １からのコントロール信号は、コ
ントロールバスドライバ２０からメモリコントローラ２
４に与えられ、そのメモリコントローラ２４は、アドレ
スセレクタ２３の制御信号、及び後述するビデオメモリ
２５の制御信号を発生する。また、アドレスセレクタ２
３は、メモリコントローラ２４からの制御信号に基づい
て、当該アドレスセレクタ２３の入力部に与えられる２
つのアドレスの一方を選択してビデオメモリ２５に与え
る。

【００２２】ビデオメモリ２５は表示データを記憶する
ものであり、デュアルポートのＤＲＡＭ（ダイナミック
ＲＡＭ）で構成されていて、前記データバスドライバ２
１を介して表示データの書き込みと読み出しを行なう。
ビデオメモリ２５に書き込まれた表示データは、ドライ
バレシーバ２６を介してＦＬＣＤ１７に転送されて表示
される。また、そのドライバレシーバ２６は、ＦＬＣＤ
１７からの同期信号を表示モード制御回路に２７に与え
る。表示モード制御回路は２７は、フラグカウンタ２８
からの情報に従って、後述の全面リフレッシュを行なう
か部分書換を行なうかを決定する。その詳細は図４に示
す。

【００２３】ここで、全面リフレッシュとは、表示画面
全体をある一定の順番に従って、更新するもので、前記
順番に従ってビデオメモリ２５からデータが読み出さ
れ、ＦＬＣＤ １７へ転送される。また、部分書換と
は、ＣＰＵ １が表示内容を変更した場所を優先的に表
示更新するもので、前記一定の順番でリフレッシュして
いるなかに割り込む形となる。全面リフレッシュと部分
書換の関係に関する詳細は後述する。

【００２４】全面リフレッシュを行なう場合は、リフレ
ッシュカウンタ２９に制御信号を与え、カウンタ値を進
める。リフレッシュカウンタ２９からのカウンタ値は、
リフレッシュアドレス発生回路３０へ与えられ、実際に
画面リフレッシュするラインアドレスへと変換されてラ
インアドレスセレクタ３１の一方の入力部に与えられ
る。この時、ラインアドレスセレクタ３１は、表示モー
ド制御回路２７からの制御信号で、上記リフレッシュア
ドレス発生回路３０からのラインアドレスを選択出力す
る。

【００２５】ところで、ＣＰＵ １からビデオメモリ２
５への書き込みや読み出しが発生すると、ラインアドレ
ス変換回路２２では、そのアクセスのうち表示領域内へ
の書き込みを検出し、ＦＬＣＤ１７の表示ラインアドレ
スに変換してフラグメモリ３２へ与える。フラグメモリ
３２は、表示ラインアドレス分の記憶容量を持ってお
り、部分書換表示すべきラインの候補であるかどうかの
フラグを示す。例えば、フラグメモリ３２では、表示領
域内への書き込み、すなわち、表示内容の変更が生じた
ラインアドレスに相当する記憶場所を”１”にする。こ
れは、部分書換の候補であることを意味する。また、ラ
インアドレスセレクタ３１からのラインアドレスをモニ
タしてＦＬＣＤ １７へ出力されたラインアドレスに相
当する記憶場所を”０”にする。これは、全面リフレッ
シュまたは部分書換により、該ラインアドレスが、ＦＬ
ＣＤ １７へ出力され、表示変更が行なわれたことにな
り、部分書換の候補からはずれたことを意味する。この
ようにフラグメモリ３２では、ＣＰＵ １からデータの
書き込みが生じたラインアドレスにフラグを立て、その
ラインが出力されるとフラグを落とす動作が行なわれ
る。これに対応して、例えば、フラグカウンタ２８で、
フラグメモリ３２においてフラグが立つ（０→１への変
化）場合にカウントアップし、フラグが落ちる（１→０
への変化）場合にカウントダウンすれば、フラグメモリ
３２内で立っているフラグの数を示すことになる。他に
も手段は考えられるが、フラグカウンタ２８で、フラグ
メモリ３２において立っているフラグの数を計数するこ
とが、部分書換の必要の度合いを示すことになり、この
フラグカウンタ２８の出力を表示モード制御回路２７に
与える。表示モード制御回路２７では、このフラグカウ
ンタ２８からのカウンタ値に基づいて全面リフレッシュ
モードにするか部分書換モードにするかを決定する。

【００２６】ところで、フラグアドレス発生回路３３で
は、フラグメモリ３２を参照し、フラグの立っている、
すなわち、部分書換するラインアドレスを決定し、ライ
ンアドレスセレクタ３１の入力部の一方へ与える。表示
モード制御回路２７で部分書換を行なうと決定された場
合には、ラインアドレスセレクタ３１のフラグアドレス
発生回路３３に接続されたラインアドレスを選択し出力
する。フラグメモリ３２を構成した例を図７に示す。
ＦＬＣＤ １７に出力されたラインアドレスセレクタ３
１からのラインアドレスとＣＰＵ １からの書き込みの
アドレスであるＣＰＵラインアドレスとフラグアドレス
発生回路３３からのフラグアドレスを受け、この３種類
のアクセスの調停をアービター１０１で行い、その結果
であるアクセス種別信号１０２をセレクタ１０３に印加
し、セレクタ１０３の出力をメモリ１０４のアドレスと
して印加する。 優先順位をＣＰＵアクセス、ラインア
クセス、フラグアドレスアクセスの順に設定した例をと
り、図１０にフラグメモリ３２のタイミング例を示す。

【００２７】ＣＰＵアクセスにおいて、ＣＰＵラインア
ドレスをメモリ１０４に印加し、ＣＰＵラインアドレス
とラインアドレスの比較器１０５の結果とアクセス種別
信号１０２によりメモリアクセス制御回路１０６によっ
て、最初にフラグを読み込み、 読み出した直後にＣＰ
Ｕ／ ライン信号１０７で決定するフラグデータをメモ
リ１０４へ書き込むように制御される。 ＣＰＵ／ ラ
イン信号１０７はアービター１０１でＣＰＵアクセスか
ラインアクセスかの判別により決定し、メモリアクセス
制御回路１０６のフラグライト信号１０８でゲート出力
してフラグデータとする。 本実施例ではＣＰＵアクセ
スの時、ＣＰＵ／ ライン信号１０７＝”１”、ライン
アクセスの時、ＣＰＵ／ ライン信号１０７＝”０”と
した。

【００２８】ラインアクセスにおいては、ラインアドレ
スをメモリ１０４に印加し、ＣＰＵアクセスと同様な操
作を行う。 ラインアクセスはＦＬＣＤ １７へ出力し
たラインに対応するフラグを落とす（”０”）点がＣＰ
Ｕアクセスと異なる。 ＣＰＵアクセスとラインアクセ
スが競合した場合、ＣＰＵラインアドレスとラインアド
レスが一致した時は、図１０のタイミング例のＣＰＵ＝
ラインのアクセス状況に示す様に、ＣＰＵアクセスを優
先してＣＰＵアクセスのフラグの処理だけを行う。 Ｃ
ＰＵラインアドレスとラインアドレスが不一致の時は、
図１０のタイミング例のＣＰＵ≠ラインのアクセス状況
に示す様に、ＣＰＵアクセスを優先してフラグの処理を
し、その次にラインアクセスに対するフラグの処理を行
う。 フラグの処理は単一アクセスの時と全く同様であ
る。 上記の様に、ＣＰＵアクセスではフラグを優先的
にフラグを立て、ラインアクセスの優先順位を下げてフ
ラグを落とすことにより、ＣＰＵアクセスとラインアク
セスの競合において、常に新たなＣＰＵアクセスに対し
てフラグを立て、ＦＬＣＤ １７へ出力済のラインのフ
ラグを落とすことが確実にできる。

【００２９】フラグアドレスアクセスにおいてはフラグ
アドレスをメモリ１０４に印加し、メモリアクセス制御
回路１０６によって、メモリ１０４からフラグを読み込
むだけで書き込みは行わないように制御される。 フラ
グアクセスと他のアクセスが競合した場合、図１０のタ
イミング例のＣＰＵ≠ラインとフラグのアクセス状況に
示す様に、フラグアクセスのフラグの処理は最後に行
う。本実施例にてフラグカウンタ２８は通常のアップダ
ウンカウンタで構成し、フラグメモリ３２へのデータの
更新を監視して、フラグメモリ３２に格納されているフ
ラグの数をカウントする。 前述した様に、図１０のフ
ラグメモリ３２のタイミング例において、ＣＰＵアクセ
スの時はメモリアクセス制御回路１０６により最初にメ
モリ１０４からフラグを読み出し、そのフラグデータを
フラグリード信号１１１にてフリップフロップＤ−ＦＦ
でラッチし、ラッチデータの負論理出力をフラグカウン
タ２８のフラグカウンタＵｐ／Ｄｏｗｎ信号として出力
する。 さらに、ラッチデータとフラグの書き込みデー
タの一致か不一致かを判定するのに排他的論理和を取
る。 一致している時はフラグデータの更新がないので
フラグカウンタは動作させず、不一致の時はフラグデー
タが更新したのでフラグカウンタを動作させる様に構成
する。 本実施例では排他的論理和の負論理をフラグカ
ウンタイネーブル信号として出力する。 フラグカウン
タ２８において、フラグカウンタＵｐ／Ｄｏｗｎ信号と
フラグカウンタイネーブル信号とフラグライト信号１０
８でカウンタを制御する。 ラインアクセスの時も同様
である。

【００３０】フラグアドレス発生回路３３にてＦＩＦＯ
を使用した例を図８に示す。 図８のフラグアドレス発
生回路のタイミング例を図１１に示す。 図８のフラグ
アドレス発生回路例にて、ＦＩＦＯ １２０への入力デ
ータはＣＰＵラインアドレスであり、出力はフラグアド
レスである。 ＣＰＵアクセスが発生するとＦＩＦＯ制
御回路１２１によりＣＰＵラインアドレスがＦＩＦＯ
１２０に入力される。ＣＰＵラインアドレスが重複して
ＦＩＦＯ １２０に格納されることを避けるため、フラ
グＯＮ判定回路１１２にてアービター１０１から出力す
るアクセス種別信号１０２と前述したフラグカウンタＵ
ｐ／Ｄｏｗｎ信号からフラグが立っていれば”１”と
し、フラグが落ちていれば”０”とするフラグＯＮ信号
を作成する。 ＦＩＦＯ制御回路１２１にて、ＣＰＵア
クセスが発生してフラグＯＮ信号が”１”の時、すでに
そのラインアドレスはＦＩＦＯ １２０に格納済である
ため入力せず、フラグＯＮ信号が”０”の時、ラインア
ドレスがＦＩＦＯ １２０に格納されていないため入力
する様に構成する。 また、表示モード制御回路２７か
らのフラグアドレス出力要求により、ＦＩＦＯ制御回路
１２１にてＦＩＦＯ１２０に格納されているラインアド
レスをフラグアドレスとして順次発生する。 この時、
ＦＩＦＯ制御回路１２１からフラグアドレスアクセス信
号が同時に発生し、フラグメモリ３２のアービター１０
１にてアクセスの調停に使用される。 フラグアドレス
がアクセス権を取ると、メモリ１０４にフラグアドレス
が印加される。 この時、アービター１０１から出力す
るフラグアドレスサイクル信号１０９と読み出したフラ
グデータから、フラグチェック回路１１０にてフラグが
有るか無いかを判定するフラグチェック信号を作る。
読み出したフラグが落ちている時フラグチェック信号
＝”０”とし、フラグが立っている時フラグチェック信
号＝”１”とする。 フラグチェック信号＝”０”の
時、ＦＩＦＯ制御回路１２１はＦＩＦＯ １２０に格納
されていたラインアドレスはすでにＦＬＣＤ１７に出力
済と判断し、再度ＦＩＦＯ １２０からフラグアドレス
を読み出す。 フラグチェック信号＝”１”の時はまだ
ラインアドレスとして出力されていないと判断し、フラ
グアドレスと共にＦＩＦＯ制御回路１２１はフラグアド
レス確定信号を出力する。 表示モード制御回路２７は
このフラグアドレス確定信号を受けて、フラグアドレス
をラインアドレスとして出力する様にラインアドレスセ
レクタ３１を切り替える。

【００３１】フラグアドレス発生回路３３の他の構成手
段としてカウンタを使用した例を図９に示す。 図９の
フラグアドレス発生回路のタイミング例を図１２に示
す。図９のフラグアドレス発生回路例ではカウンタ１３
０の出力をフラグアドレスとして使用する。 表示モー
ド制御回路２７からのフラグアドレス出力要求により、
カウンタ制御回路１３１にてカウンタ １３０に格納さ
れているラインアドレスをフラグアドレスとして順次発
生する。 この時、カウンタ制御回路１３１からフラグ
アドレスアクセス信号が同時に発生し、前記ＦＩＦＯの
時と同様にフラグメモリ３２内のフラグをチェックし、
フラグチェック回路１１０にてフラグが有るか無いかを
判定する。 フラグチェック信号＝”０”の時、カウン
タ制御回路１３１はカウンタ １３０に格納されていた
ラインアドレスはすでにＦＬＣＤ１７に出力済と判断
し、カウンタ １３０はカウントを続ける。 フラグチ
ェック信号＝”１”の時はまだラインアドレスとして出
力されていないと判断し、カウンタ制御回路１３１はカ
ウントを止め、カウンタ １３０の出力をフラグアドレ
スとして、フラグアドレス確定信号を出力する。 表示
モード制御回路２７はこのフラグアドレス確定信号を受
けて、フラグアドレスをラインアドレスとして出力する
様にラインアドレスセレクタ３１を切り替える。 本カ
ウンタの例ではカウンタ値のロードの仕方により、フラ
グメモリ３２内のフラグをチェックする手順を変えるこ
とができる。カウンタ１３０を初期化後再ロードせずに
使用すると、部分書き換えは直前に書き換えたライン以
降のラインから順次書き換える様に動作する。 また、
カウンタ値をあるラインの値に設定すると、その設定ラ
インとカウンタ１３０のターミナルカウント値の間の領
域を部分書換する様に動作できる。 カウンタ値を変更
することにより、部分書換の領域を逐次変更することも
可能である。 カウンタ１３０の代わりにシーケンサを
使用し、フラグのチェックする手順をプログラムするこ
とも可能である。

【００３２】ところで、全面リフレッシュ、及び、部分
書換によってラインアドレスセレクタ３１から出力され
たラインアドレスは、アドレス変換回路３４、アドレス
／データ合成回路３５、及び、フラグメモリ３２へ与え
られる。

【００３３】アドレス変換回路３４では、表示ラインア
ドレスをビデオメモリ２５内のＤＲＡＭへのアドレスへ
変換する。この変換されたアドレスは、表示モード制御
回路２７からメモリコントローラ２４へのデータトラン
スファ要求３６によって、アドレスセレクタ２３で選択
出力される。この時、ビデオメモリ２５では、メモリコ
ントローラ２４によってデータトランスファサイクルが
発生し、上記アドレスセレクタ２３で選択出力されたア
ドレスに相当するデータがＤＲＡＭから読み出され、ア
ドレス／データ合成回路３５へ与えられる。

【００３４】アドレス／データ合成回路３５では、ライ
ンアドレスセレクタ３１からのラインアドレスとビデオ
メモリ２５からのデータを合成して、ドライバレシーバ
２６を介してＦＬＣＤ１７へ転送され、表示が行なわれ
る。

【００３５】図３は、全面リフレッシュと部分書換の関
係について一例を示したものである。

【００３６】ここで、ＣＰＵの書き込みライン３７は、
ＣＰＵ １がアドレスドライバ１９を介してビデオメモ
リ２５の表示領域へデータを書き込むことを表してお
り、数値はラインアドレス変換回路２２において変換さ
れたラインアドレスである。フラグカウンタ値３８は、
フラグカウンタ２８が示す値で、メモリの内容変更が生
じた後未更新であるライン数を表す。出力ラインアドレ
ス３９は、ラインアドレスセレクタ３１から出力された
ラインアドレス値に従ってＦＬＣＤ １７へ転送される
ラインデータのラインアドレスを示している。全面リフ
レッシュ／部分書き換え４０は、”１”で全面リフレッ
シュサイクル、”０”で部分書換サイクルであることを
示している。この図に示すようなタイミングでデータが
書き込まれた場合の動作について以下に述べる。

【００３７】なお、表示モード制御回路２７における、
全面リフレッシュサイクルと部分書換サイクルの決定を
表１に従って実行すると仮定する。

【００３８】

【表１】

【００３９】ここで、温度状態とはＦＬＣＤ １７の周
囲温度を示しており、ＦＬＣＤ １７上のセンサー等か
ら知ることができる。温度状態が”０”の場合で説明す
る。

【００４０】まず、全面リフレッシュサイクルでＦＬＣ
Ｄ １７へ１ライン目が出力される。出力中に５ライン
目と６ライン目に書き込みが発生し、フラグカウンタ値
３８は０→１→２と変化する。表１より、フラグカウン
タ値３７が”２”なので、部分書換サイクルになり、フ
ラグメモリ３２に入っている”５”というラインアドレ
スがフラグアドレス発生回路３３から出力され、５ライ
ン目のデータがＦＬＣＤ １７へ送出される。この間
に、７ライン目、８ライン目が書き込まれるが、一度フ
ラグメモリ３２のフラグが立つと出力されるまで落ちな
いので、重複書き込みではフラグカウンタ値３８はカウ
ントアップしない。つまり、２回目の７ライン目、８ラ
イン目の書き込みでは、カウントアップしていない。ま
た、ＣＰＵ１からの書き込みが多数発生し、フラグカウ
ンタ値３８が ”５”を越えると、全面リフレッシュサ
イクルになる。

【００４１】以上、説明の都合で簡単な例で示したが、
表示モード制御回路２７で、ＣＰＵ１のアクセス頻度と
ＦＬＣＤ １７の表示速度に合わせて最適な表示モード
を選択することで、表示品位の高い表示画像を得ること
ができる。表１に示すように、温度状態毎に表示モード
決定の条件を変えることも容易に可能である。

【００４２】図４に、この表１の機能を実行するための
表示モード制御回路２７の一例を示す。

【００４３】図４において、ｆはフラグカウンタ２８か
らのカウンタ値であり、図３におけるフラグカウンタ値
３８に相当する。このカウンタ値を複数の比較器４１で
比較を行ない、どの程度のラインが表示更新されずにい
るかをいくつかの段階として知ることができる。この例
では、比較器４１を３個有し、４段階中どの段階にある
かを示す信号を比較回路４２から出力することができ
る。出力信号４３は ｆ＜ａ を、出力信号４４は ａ
≦ｆ＜ｂ を、出力信号４５は ｂ≦ｆ＜ｃ を、出力
信号４６は ｆ≧ｃ をそれぞれ示している。

【００４４】次に、表示モードテーブル４７では、各段
階の時にどの表示モードを実行するかをあらかじめ定め
ておく。ここで、表示モードとは、部分書換か全面リフ
レッシュであり、更に全面リフレッシュにおけるインタ
ーレースモードも含む。

【００４５】全面リフレッシュの方法としては、一番上
のラインから下に順番に、連続的に更新を行なうノンイ
ンターレース、ＣＲＴ等にみられる１ライン飛ばしの２
ラインインターレース、更に、ＦＬＣＤ １７特有の様
々なランダム的インターレース等がある。画面のフリッ
カーを押さえるためにランダム的インターレースを行な
ったり、連続的な表示更新を行なうためにノンインター
レースを実行するといった使い分けが行なわれる。

【００４６】表１に示した温度状態”０”の例では、
ａ＝２、ｂ＝ｃ＝５とし、出力信号４３、出力信号４５
と出力信号４６の時に全面リフレッシュで、出力信号４
４の時に部分書換としている。ここで、ＣＰＵ １の描
画方法や、ＣＰＵ １のビデオメモリ２５への書き込み
速度とＦＬＣＤ １７の表示速度の関係からａ、ｂ、ｃ
の値を決定することで、良好な表示画像を得ることにな
る。例えば、マウスカーソルが２４ラインで、ＣＰＵ
１が２４ライン分の書き込みをする間にＦＬＣＤ １７
は２〜３ライン程度の表示しかできないとすると、マウ
スカーソルをきちんと表示するために ａ＝１、ｂ＝２
５ とし、 ａ≦ｆ＜ｂ で部分書換を行なうようにし
ておけば、マウスカーソルが部分書換できちんと表示さ
れることになる。また、 ｃ＝１０００ として、 ｆ
≧ｃ でノンインターレースリフレッシュとしておけ
ば、画面が１０００ライン以上書き変わる時、例えば、
画面スクロールのような場合であるが、連続的に更新さ
れるため、文字が乱れることなく表示することができ
る。

【００４７】パラメータ決定回路４８では、上記パラメ
ータａ、ｂ、ｃが最適になるように動的に変化させる。
すなわち、リフレッシュモードや部分書換モードを決定
する条件をＦＬＣＤ １７の状態やＣＰＵ １のアクセ
ス状況に応じて適応させることになる。

【００４８】パラメータ決定の要因としては、ＦＬＣＤ
１７の温度状態や、現在実行中の表示モード等が考え
られる。ＦＬＣＤ １７は周囲温度によって、書き換え
速度が変化するため、１ラインの更新時間、すなわち、
ＨＳＹＮＣの周期が変わる。一方、ＣＰＵ １のアクセ
ス速度は温度によって変化しない。従って、ＦＬＣＤ１
７の周囲温度によって表示モードの決定条件を変化させ
ることは、より繊細な表示制御を行なうことになり、表
示品位の向上につながる。

【００４９】例えば、表１に示すようにフラグカウンタ
の値と表示モードの関係を温度状態毎に設定すること
で、容易に実現出来る。

【００５０】また、部分書換モードが連続し続けると、
リフレッシュされないラインが生じる可能性がある。そ
こで、部分書換がある一定回数連続すると部分書き換え
に移行するパラメータを変化させて、部分書換の回数を
制限することが考えられる。例えば、表１の例で、部分
書換が連続すると ｂ＝ｃを５→４→３と減少させてい
き、部分書換に移行しにくくする。全面リフレッシュモ
ードが実行されると、再び、 ｂ＝ｃ＝５に戻し、初期
の条件で表示モードを決定するといったことも有効であ
ると考えられる。これは、全面リフレッシュモードが連
続する場合にも、適用出来る。

【００５１】図５に、このパラメータ決定回路の一実施
例を示す。パラメータテーブル４９では、ＦＬＣＤ １
７から知らされる温度状態によって、各パラメータの基
準値ａ´、ｂ´、ｃ´が選択出力される。モードカウン
タ５１では、全面リフレッシュモード、または、部分書
換モードが連続する回数をＨＳＹＮＣを単位として計数
し、ある一定回数以上連続するとモードフラグ５２に対
して通知する。モードフラグ５２では、この通知を受け
取ると ａ´、ｂ´、ｃ´に対して各々”＋”または”
−”の指示を行なう補正信号５３を値補正回路５０に与
える。値補正回路５０では、この指示に従って、ａ´、
ｂ´、ｃ´の値を補正して ａ、ｂ、ｃ として図４の
比較回路４２へ出力する。

【００５２】ここで、モードが変わると、モードフラグ
５２は、復帰信号５４を値補正回路５０へ与え、値補正
回路５０で ａ、ｂ、ｃ を ａ´、ｂ´、ｃ´に戻
す。

【００５３】以上、図５で示したような回路により、部
分書換モードだけが実行されリフレッシュされない、リ
フレッシュばかりで部分書換が実行されないといった弊
害をなくすことが出来る。

【００５４】図６は、表示動作における、表示モード制
御回路２７を中心としたＦＬＣＤインターフェース１８
の動作フローチャートを示したものである。表示の開始
が指示されると、一番最初の表示は全面リフレッシュを
先頭ラインから実行することが望ましいため、２０１で
リフレッシュカウンタ２９をクリアし、２０２でライン
アドレスセレクタ３１のリフレッシュ側を選択する。２
０３でＨＳＹＮＣを検出すると、２０４でデータトラン
スファ要求３６をメモリコントローラ２４に対して送出
する。ビデオメモリ２５に対して、データトランスファ
サイクルが実行され、該当ラインのデータが準備出来た
という応答を２０５で検出するとＦＬＣＤ １７に対し
て、２０６でアドレス／データの識別信号とアドレスを
送出する。アドレスに引き続き、２０７でデータも送出
する。尚、２０６と２０７の動作はアドレス／データ合
成回路で行なわれる。データが送られ始めると、表示モ
ード制御回路では、２０８で次ラインの表示モードを前
述のようにして決定する。２０９では、決定結果が、部
分書換なら２１０へ移行し、そうでなければ、すなわ
ち、全面リフレッシュならば２１３へ移行する。部分書
換の時は、２１０でフラグアドレス発生回路３３に対し
て、フラグアドレスの要求を行なう。フラグアドレス発
生回路３３から応答が有ったのを２１１で確認すると、
２１２でラインアドレスセレクタ３１においてフラグア
ドレス発生回路３３と接続されている方を選択し、次の
ＨＳＹＮＣが来るのを待つ。全面リフレッシュの時は、
２１３でリフレッシュカウンタ２９をカウントアップ
し、２１４でラインアドレスセレクタ３１においてリフ
レッシュアドレス発生回路３０と接続されている方を選
択し、次のＨＳＹＮＣが来るのを待つ。

【００５５】以下、表示が終了されるまで、この動作を
繰り返す。

【００５６】［他の実施例］フラグアドレス発生回路３
３に関する他の実施例について、以下に述べる。

【００５７】（１）フラグアドレス発生回路３３の構成
において、ＦＩＦＯやカウンタを使用した例について説
明したが、プライオリティーエンコード回路を用いて簡
単に構成することが可能である。 フラグメモリ３２の
メモリ１０４の出力データをエンコードし、その出力を
フラグアドレスとすることで簡単にラインアドレスを得
ることができる。

【００５８】（２）カウンタを使用した例である図９に
おいて、カウンタ１３０の出力にアドレス変換回路を追
加することにより、フラグカウンタ２８のカウント数に
より部分書換するモードを変更することが可能である。
例えば、フラグがある数以下の時にはノンインターと
し、つまり、部分書換すべきラインのみを上から下へ順
番に出力し、それ以上のフラグが立つと数に応じて部分
書換時のインターレースモードを変える、つまり、部分
書換すべきラインをとびとびに出力するといった機能を
簡単に追加できる。

【００５９】このように、本発明を実現するに当たり、
様々な方法が考えられ、ここで示した実施例に限定する
ものではない。

【００６０】以上説明したように、本実施例によれば、
画面全体を順番に書き換えるサイクルを実行する手段
と、ＣＰＵ等ホスト側から表示内容に変更のあった部分
を表示更新するサイクルを実行する手段を設け、且つ前
記表示内容に変更のあった部分が、真に表示更新されて
いないことを示す手段を持ち、さらに、このサイクルに
移行する条件を、前記表示内容に変更のあった部分でま
だ表示更新されていない部分の数によって決定する手段
を有し、この表示モード決定条件を動的に変化させる手
段を有することで、部分書換するデータかどうかの認識
をＣＰＵ等からのコマンドで行う必要がなく、またリフ
レッシュレートを低下することなく、書き換えられたデ
ータを的確に選択して直ちに表示することが可能とな
る。従って、ＦＬＣディスプレイを用いるシステムのソ
フトウェア等の仕様を一切変更せずに、画面表示を図形
やカーソルの移動にも応答性高く追従させる事ができる
ようにもなり、さらにＦＬＣの特性を十二分に活用した
良好な表示を行うこともできる。また、システムからみ
た相異なる表示体の互換性も保たれる。しかも単純な回
路構成で実現されるので、廉価にして高速の表示制御を
行う事が可能となる。

【００６１】

【発明の効果】以上説明のように本発明によれば、リフ
レッシュモードと部分書き換えモードとの切換えを、セ
ットされているフラグの数により行うので、効率よく処
理することができる。また、セットされているフラグの
数の増減を、フラグのセット／リセットに応じて行うの
で、フラグの数を数えるための時間を考慮する必要がな
く、構成が簡単となる。

【図面の簡単な説明】

【図１】本発明の一実施例の表示制御装置を組み込んだ
情報処理装置全体のブロック構成図、

【図２】本発明の一実施例としてのＦＬＣＤインターフ
ェースの構成を示すブロック図、

【図３】上記ＦＬＣＤインターフェースの基本的動作を
説明するためのタイミングチャート、

【図４】表示モード制御回路の一例を示すブロック図、

【図５】パラメータ決定回路の一例を示すブロック図、

【図６】ＦＬＣＤインターフェースの動作を説明するた
めのフローチャート、

【図７】フラグメモリの構成例を示すブロック図、

【図８】フラグアドレス発生回路をＦＩＦＯで実施した
例を示すブロック図、

【図９】フラグアドレス発生回路をカウンタで実施した
例を示すブロック図、

【図１０】フラグメモリの構成例におけるタイミングチ
ャート、

【図１１】フラグアドレス発生回路をＦＩＦＯで実施し
た時のタイミングチャート、

【図１２】フラグアドレス発生回路をカウンタで実施し
た時のタイミングチャートである。

【符号の説明】

１ＣＰＵ ２ システムバス ３ メインメモリ ４ＤＭＡＣ ５ＬＡＮインターフェース ６ＬＡＮ ７Ｉ／Ｏ ８ ハードディスク ９ フロッピーディスク １０ ディスクインターフェース １１ プリンタ １２ スキャナ １３ スキャナ／プリンタインターフェース １４ キーボード １５ マウス １６ キーインターフェース １７ ＦＬＣＤ １８ ＦＬＣＤインターフェース １９ アドレスバスドライバ ２０ コントロールバスドライバ ２１ データバスドライバ ２２ ラインアドレス変換回路 ２３ アドレスセレクタ ２４ ビデオメモリ ２６ ドライバレシーバ ２７ 表示モード制御回路 ２８ フラグカウンタ ２９ リフレッシュカウンタ ３０ リフレッシュアドレス発生回路 ３１ ラインアドレスセレクタ ３２ フラグメモリ ３３ フラグアドレス発生回路 ３４ アドレス変換回路 ３５ アドレス／データ合成回路 ３６ データトランスファ要求 ３７ ＣＰＵの書き込みライン ３８ フラグカウンタ値 ３９ 出力ラインアドレス ４０ 全面リフレッシュ／部分書換指示信号 ４１ 比較器 ４２ 比較回路 ４３〜４６ フラグカウンタ値の段階信号 ４７ 表示モードテーブル ４８ パラメータ決定回路 ４９ パラメータテーブル ５０ 値補正回路 ５１ モードカウンタ ５２ モードフラグ ５３ 補正信号 ５４ 復帰信号 １０１ アービター １０２ アクセス種別信号 １０３ セレクタ １０４ メモリ １０５ 比較器 １０６ メモリアクセス制御回路 １０７ ＣＰＵ／ライン信号 １０８ フラグライト信号 １０９ フラグアドレスサイクル信号 １１０ フラグチェック回路 １１１ フラグリード信号 １１２ フラグＯＮ判定回路 １２０ ＦＩＦＯ １２１ ＦＩＦＯ制御回路 １３０ カウンター １３１ カウンター制御回路 １３２ カウンター設定値

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山梨 能嗣 東京都大田区下丸子３丁目30番２号キヤ ノン株式会社内 (56)参考文献 特開 平４−55890（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 3/20 G02F 1/133 G06F 3/153 G09G 3/36

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 外部から供給される表示データを記憶す
   るデータ記憶手段と、 前記データ記憶手段から表示データを読み出す読出手段
   と、 前記読出手段で読み出した表示データが表示される表示
   手段と、 前記表示手段の表示画面の表示ラインに対応した複数の
   フラグを有するフラグ手段と、 前記データ記憶手段に外部から表示データが供給された
   とき、供給された表示データが記憶される前記データ記
   憶手段の記憶位置に基づいて、前記フラグ手段の対応す
   るフラグをセットするセット手段と、 前記読出手段により前記データ記憶手段から表示データ
   が読み出されたとき、 読み出された表示データが記憶されていた前記データ記
   憶手段の記憶位置に基づいて、前記フラグ手段の対応す
   るフラグをリセットするリセット手段と、 セットされているフラグの数を記憶したフラグ数記憶手
   段と、 前記セット手段によりフラグがセットされた場合、前記
   フラグ数記憶手段に記憶されているフラグの数に１を加
   え、前記リセット手段によりフラグがリセットされた場
   合、前記フラグ数記憶手段に記憶されているフラグの数
   から１を引くフラグ数更新手段と、 前記フラグ数記憶手段に記憶されているフラグの数に基
   づき、前記表示画面の表示ラインを所定の順番で更新す
   るリフレッシュモードと、前記表示画面の部分画面の表
   示ラインを更新する部分書き換えモードとを切換える切
   換手段とを有することを特徴とする表示制御装置。
2. 【請求項２】 前記表示手段の温度を計測する計測手段
   を更に有し、 前記切換手段は、前記フラグ数記憶手段に記憶されてい
   るフラグの数と前記計測手段により計測された温度とに
   基づき、前記リフレッシュモードと前記部分書き換えモ
   ードとを切換えることを特徴とする請求項１に記載の表
   示制御装置。
3. 【請求項３】 前記切換手段は、前記部分書き換えモー
   ドによる前記表示装置の表示ラインの更新が所定回数に
   達した場合、前記部分書き換えモードから前記リフレッ
   シュモードに切換えることを特徴とする請求項１に記載
   の表示制御装置。
4. 【請求項４】 前記表示手段は、強誘電性液晶表示パネ
   ルにより構成されることを特徴とする請求項１に記載の
   表示制御装置。
5. 【請求項５】 外部から供給される表示データをデータ
   記憶手段に記憶し、 前記データ記憶手段から表示データを読み出し、読み出
   した表示データを表示手段の表示画面に表示する表示制
   御方法であって、 前記データ記憶手段に外部から表示データが供給された
   とき、供給された表示データが記憶される前記データ記
   憶手段の記憶位置に基づいて、前記表示手段の表示画面
   の表示ラインに対応した複数のフラグにより構成される
   フラグ手段の対応するフラグをセットし、 前記データ記憶手段から表示データが読み出されたと
   き、読み出された表示データが記憶されていた前記デー
   タ記憶手段の記憶位置に基づいて、前記フラグ手段の対
   応するフラグをリセットし、 フラグがセットされた場合、フラグ数記憶手段に記憶さ
   れているフラグの数に１を加え、フラグがリセットされ
   た場合、前記フラグ数記憶手段に記憶されているフラグ
   の数から１を引き、 前記フラグ数記憶手段に記憶されているフラグの数が０
   又は所定の数より多い場合、前記表示画面の表示ライン
   を所定の順番で更新するリフレッシュモードで表示ライ
   ンを更新し、前記フラグ数記憶手段に記憶されているフ
   ラグの数が１以上で所定の数より小さい場合、前記表示
   画面の部分画面の表示ラインを更新する部分書き換えモ
   ードで表示ラインを更新することを特徴とする表示制御
   方法。
6. 【請求項６】 前記表示手段の温度を計測し、 計測された温度に基づき、前記所定の数が変わることを
   特徴とする請求項５に記載の表示制御方法。
7. 【請求項７】 前記表示手段は、強誘電性液晶表示パネ
   ルにより構成されることを特徴とする請求項５に記載の
   表示制御方法。