JP2002207471A - 表示制御システム及びその中継装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明によれば、複数台の表示制御を単体の
表示制御装置で制御することができ、かつ接続される表
示装置の数に制限されない柔軟な表示制御システム及び
その制御方法を提供する。 【解決手段】 複数の表示装置２１〜２３の各表示装置
から出力される画像情報要求信号ＨＳＹＮＣ２１〜２３
の出力の有無を監視する。そして、その監視結果に基づ
いて、ホストコンピュータ１に内蔵される表示制御装置
の画像メモリに記憶される画像情報を複数の表示装置２
１〜２３の各表示装置に分配する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像情報を記憶す
る画像メモリを有する表示制御装置と複数の表示装置を
接続し、該複数の表示装置に対し該画像情報に基づく画
像の表示を制御する表示制御システム及びその制御方法
に関するものである。

【０００２】

【従来の技術】コンピュータ機器等の表示装置として
は、一般的にＣＲＴ表示装置が知られている。しかし、
このＣＲＴ表示装置は、表示画面の厚み方向にある程度
の奥行きを必要とするため、全体としてその容積が大き
くなり、システム全体の小型化を図りにくいという問題
がある。また、このようなＣＲＴ表示装置の表示制御に
は、ＣＲＴＣ（ＣＲＴコントローラ）等を用いて常に表
示データのリフレッシュを行う必要があり、その表示制
御は複雑なものになっていた。

【０００３】このような従来のＣＲＴ表示装置の欠点を
補うことのできる表示装置として、表示装置の小型化、
特に薄型化できる液晶表示装置がある。このような液晶
表示装置の中には、強誘電性液晶（以下、ＦＬＣ：Ferr
oelectric Liquid Crystalという）の液晶セルを用い
た表示装置（以下、ＦＬＣＤ：ＦＬＣディスプレイとい
う）がある。そして、その特長の一つは、その液晶セル
が電界の印加に対して表示状態の保存性を有することに
ある。すなわち、ＦＬＣＤは、その液晶セルが十分に薄
いものであり、その中の細長いＦＬＣ素子は、電界の印
加方向に応じて第１の安定状態または第２の安定状態に
配向し、電界を除いてもそれぞれの配向状態を維持す
る。このようなＦＬＣ素子の双安定性により、それを活
用したＦＬＣＤは表示状態の記憶性を有する。このよう
なＦＬＣ及びＦＬＣＤの詳細は、例えば、特願昭６２−
７６３５７号に記載されている。

【０００４】さて、このようなＦＬＣＤの表示制御装置
では、ＣＲＴ表示制御装置のように、常に画面をリフレ
ッシュする必要が無い。そして、表示メモリの内容が更
新された部分に対応する表示領域の表示内容を優先的に
更新することにより、大きな画面でもリフレッシュレー
トを落とすことなく表示できるという利点を有してい
る。

【０００５】また、このような表示装置の応用例とし
て、展示会やデモンストレーション等の広い会場におい
て行われるイベントで、複数台の表示装置を設置し、こ
の複数台の表示装置上に同じ画像情報を表示することに
より、大勢の人達に同じ画像情報を提供することが可能
となる。一方で、複数の表示装置に異なる画像情報を表
示する表示制御システムとしては、以下の３つの形態が
知られている。

【０００６】（１）ＬＡＮ接続方式ＬＡＮを用いて複数
のホストコンピュータを接続し、それぞれのホストコン
ピュータに表示制御装置を介して表示装置を接続する。 （２）複数グラフィックサブシステム方式１台のホスト
コンピュータに複数の表示制御装置を装着する。そし
て、それぞれの表示制御装置に表示装置を接続する。

【０００７】（３）ディスプレイメモリ分割方式単一の
ホストコンピュータと単一の表示制御装置上の表示メモ
リを、論理的に複数のメモリ領域に分割し、それぞれの
メモリ領域を接続する複数の表示装置に割り当てる。

【０００８】

【発明が解決しようとする課題】しかしながら、上記従
来の表示装置を複数台用いて、各表示装置に同じ画像情
報、あるいは異なる画像情報を出力するためには、各表
示装置を制御する表示制御装置が同じ台数必要であっ
た。特に、複数の表示装置に異なる画像情報において
は、上述した各方式において、以下のような欠点があっ
た。

【０００９】（１）ＬＡＮ接続方式１台の表示装置に対
して、１つのホストコンピュータと表示制御装置が必要
になるためコストが高くなる。また、複数のホストコン
ピュータの制御を行う必要があるため、制御プログラム
が大規模、複雑になる。 （２）複数グラフィックサブシステム方式１台の表示装
置に対して、１台の表示制御装置が必要になるためコス
トが高くなる。また、１台のホストコンピュータに装着
できる表示制御装置の数に制限があるため、接続可能な
表示装置の数に制限が発生してしまう。

【００１０】（３）ディスプレイメモリ分割方式複数の
メモリ領域に分割されたメモリ領域からの読み出しを、
順次行う必要がある。このため、表示メモリからの読み
出し可能速度によって接続可能な表示装置の数が制限さ
れる。本発明は上記の問題点に鑑みてなされたものであ
り、複数台の表示装置の表示制御を単体の表示制御装置
で制御することができ、かつ接続される表示装置の数に
制限されない柔軟な表示制御システム及びその中継装置
を提供することを目的とする。

【００１１】

【課題を解決するための手段】上記の目的を達成するた
めの本発明による表示制御システムは以下の構成を備え
る。即ち、画像情報を記憶する画像記憶メモリを有する
表示制御装置と、複数の表示装置を接続する中継装置と
を有し、前記複数の表示装置に対し該画像情報に基づく
画像の表示を制御する表示制御システムであって、前記
中継装置が、前記表示制御装置と制御信号の送受信を行
う第１のコネクタと、表示装置と制御信号の送受信を行
う第２のコネクタと、他の中継装置と制御信号の送受信
を行う第３のコネクタと、前記第２のコネクタを介して
供給される画像転送要求信号と前記第３のコネクタを介
して供給される画像転送要求信号とに基づく、画像転送
要求信号を前記第１のコネクタを介して転送する要求信
号出力手段と、前記第１のコネクタを介して供給される
画像情報を受信する受信手段と、前記受信手段で受信し
た画像情報を前記第２のコネクタを介して、前記第２の
コネクタに接続された表示装置に供給する第１の供給手
段と、前記受信手段で受信した画像情報を前記第３のコ
ネクタを介して、前記第３のコネクタに接続された他の
中継装置に供給する第２の供給手段とを有する。

【００１２】また、好ましくは、前記画像情報は、表示
装置の表示ラインを示す情報と当該表示ラインに表示す
る画素データからなる。

【００１３】また、好ましくは、前記第２のコネクタを
介して供給される画像転送要求信号が入力される前記要
求信号出力手段の入力側と、前記第３のコネクタを介し
て供給される画像転送要求信号が入力される前記要求信
号出力手段の入力側は、それぞれ抵抗を介して接地され
ている。

【００１４】上記目的を達成するための本発明による表
示システムの中継装置は、以下の構成を備える。即ち、
画像情報を記憶する画像記憶メモリを有する表示制御装
置と、複数の表示装置を接続し、前記複数の表示装置に
対し該画像情報に基づく画像の表示を制御する表示制御
システムの中継装置であって、前記表示制御装置と制御
信号の送受信を行う第１のコネクタと、表示装置と制御
信号の送受信を行う第２のコネクタと、他の中継装置と
制御信号の送受信を行う第３のコネクタと、前記第２の
コネクタを介して供給される画像転送要求信号と前記第
３のコネクタを介して供給される画像転送要求信号とに
基づく、画像転送要求信号を前記第１のコネクタを介し
て転送する要求信号出力手段と、前記第１のコネクタを
介して供給される画像情報を受信する受信手段と、前記
受信手段で受信した画像情報を前記第２のコネクタを介
して、前記第２のコネクタに接続された表示装置に供給
する第１の供給手段と、前記受信手段で受信した画像情
報を前記第３のコネクタを介して、前記第３のコネクタ
に接続された他の中継装置に供給する第２の供給手段と
を有する。

【００１５】また、好ましくは、前記画像情報は、表示
装置の表示ラインを示す情報と当該表示ラインに表示す
る画素データからなる。

【００１６】また、好ましくは、前記第２のコネクタを
介して供給される画像転送要求信号が入力される前記要
求信号出力手段の入力側と、前記第３のコネクタを介し
て供給される画像転送要求信号が入力される前記要求信
号出力手段の入力側は、それぞれ抵抗を介して接地され
ている。

【００１７】

【発明の実施の形態】以下、図面を参照して本発明の好
適な実施形態を詳細に説明する。 ＜実施形態１＞図１は本発明の実施形態１の表示制御シ
ステムの概略構成を示す図である。図１において、１は
ホストコンピュータであり、表示制御システム全体を制
御する。２はＦＬＣＤであり、ホストコンピュータ１か
ら出力される各種文字、画像情報等の画像データの表示
装置として用いられる。３は中継器であり、ホストコン
ピュータ１から出力されるＦＬＣＤの表示を制御するＦ
ＬＣＤ制御信号を１台のＦＬＣＤ２と更に後段に接続さ
れるＦＬＣＤ２へ分配する。

【００１８】以上の構成を備える表示制御システムによ
って、１台のホストコンピュータ１から出力される各種
文字、画像情報等の画像データが、それぞれのＦＬＣＤ
２の表示画面に同時に表示されることとなる。そのた
め、それぞれのＦＬＣＤ２が設置されている各場所にお
いて、同時に同じ画像情報をユーザは入手することが可
能となる。

【００１９】次に、ホストコンピュータ１の詳細な構成
について、図２を用いて説明する。図２は本発明の実施
形態１のホストコンピュータの詳細な構成を示すブロッ
ク図である。図２において、１０１はホストＣＰＵであ
り、実施形態の表示制御システム全体を制御する。１０
６はブリッジであり、ホストＣＰＵ１０１と高速バス
（ＰＣＩバス）１０２との間のインタフェースを行う。
１０５はＤＲＡＭであり、主メモリとして使用され、Ｃ
ＰＵ１０１により実行される制御プログラムを記憶した
り、ＣＰＵ１０１による制御処理時には、ワーク領域と
して使われる。１０２は高速バス（ＰＣＩバス）であ
り、アドレスバス、コントロールバス、データバス等を
備える。

【００２０】１０３は中速バスであり、例えば、ＩＳＡ
バスで構成される。１０７はブリッジであり、高速バス
１０２と中速バス１０３とを接続する。１０４はシステ
ムＲＯＭであり、表示制御システム全体の初期化処理を
行うプログラム等の各種プログラムを記憶する。１１２
はディスプレイ・コントローラ（ディスプレイコントロ
ーラ）であり、ＦＬＣＤ２との間のインタフェースを制
御する。

【００２１】１０８はＩ／Ｏコントローラであり、パラ
レルあるいはシリアルインタフェースを備え、ハードデ
ィスク装置４、フロッピー（登録商標）ディスク装置５
のためのディスク・インタフェースをも備えている。１
０９はキーボード（ＫＢＤ）・コントローラであり、文
字、数字等のキャラクタやその他の入力を行うためのキ
ーボード６、マウス７との間のインタフェースを制御す
る。１１０はリアルタイムクロックであり、クロックを
計数して時間を計時するタイマ機能も有している。１１
１はオーディオサブシステムで、マイクからの音声信号
を入力して中速バス１０３に出力したり、あるいは中速
バス１０３からの信号に基づいてスピーカに可聴信号を
出力する。

【００２２】次に、ディスプレイコントローラ１１２の
詳細な構成について、図３を用いて説明する。図３は本
発明の実施形態１のディスプレイコントローラの詳細な
構成を示すブロック図である。図３において、ディスプ
レイコントローラ１１２には、ＣＲＴ用の表示制御回路
である既存のＳＶＧＡを利用したＳＶＧＡ２０１が用い
られている。そして、ここでは、図３に示すディスプレ
イコントローラ１１２の詳細な構成を説明する前に、Ｓ
ＶＧＡ２０１の詳細な構成について、図４を用いて説明
する。

【００２３】図４は本発明の実施形態１のＳＶＧＡの詳
細な構成を示すブロック図である。図４において、例え
ば、ディスプレイコントローラ１１２の表示メモリのウ
インドウ領域内で書き換えられて表示される表示データ
は、ホストＣＰＵ１０１の制御の下にＰＣＩバス１０２
を介してディスプレイコントローラ１１２に転送され、
ＦＩＦＯ２１６に一時的に格納される。また、表示メモ
リのウィンドウ領域をＶＲＡＭ２０２の任意の領域に投
影するためのバンクアドレスデータもＰＣＩバス１０２
を介してディスプレイコントローラ１１２に転送され
る。

【００２４】そして、ホストＣＰＵ１０１からのコマン
ド、上述のバンクアドレスデータ、制御情報等のデータ
は、レジスタセットデータとしてＳＶＧＡ２０１へ転送
される。また、ＳＶＧＡ２０１の状態等を示すデータが
レジスタゲットデータとしてＳＶＧＡ２０１からホスト
ＣＰＵ１０１へ転送される（図３参照）。ＦＩＦＯ２１
６に格納されたレジスタセットデータ及び表示データ
は、順次ＦＩＦＯ２１６より出力され、データの種類に
応じてバスインタフェースユニット２１７、あるいはＶ
ＧＡ２２２中の各レジスタにセットされる。ＶＧＡ２２
２は、これらレジスタにセットされたデータの状態によ
って、バンクアドレスデータとその表示データ及び制御
コマンド等のデータを知ることができる。

【００２５】ＶＧＡ２２２は、表示メモリのウィンドウ
領域のアドレスとバンクアドレスデータに基づいて、こ
れらに対応するＶＲＡＭ２０２におけるＶＲＡＭアドレ
スを生成する。これとともに、メモリ制御信号としての
ストローブ信号ＲＡＳ及びＣＡＳ、チップセレクト信号
ＣＳならびにライトイネーブル信号ＷＥをメモリインタ
フェースユニット２２０を介してＶＲＡＭ２０２へ転送
する。これにより、そのＶＲＡＭアドレスに表示データ
を書き込むことができる。このとき、書き換えられる表
示データは、同様の手順でメモリインタフェースユニッ
ト２２０を介してＶＲＡＭ２０２へ転送される。

【００２６】一方、ＶＧＡ２２２は、後述するラインア
ドレス生成回路２０４から転送される要求ラインアドレ
スによって特定されるＶＲＡＭ２０２の表示データを、
同様に転送されるラインデータ転送イネーブル信号に応
じてＶＲＡＭ２０２から読み出し、ＦＩＦＯ２２１へ格
納する。ＦＩＦＯ２２１からは、表示データが格納され
た順序でＦＬＣＤ２側へ送出される。

【００２７】ＳＶＧＡ２０１には、更に、アクセラレー
タ機能を果たすデータマニピュレータ２１８及びグラフ
ィックスエンジン２１９が設けられている。例えば、ホ
ストＣＰＵ１０１が、バスインタフェースユニット２１
７のレジスタに、円及びその中心と半径に関するデータ
をセットし円の描画を指示すると、グラフィックスエン
ジン２１９は、その円を描画する表示データを生成し、
データマニピュレータ２１８は、メモリインタフェース
ユニット２２０を介して、このデータをＶＲＡＭ２０２
に書き込む。

【００２８】書換検出／フラグ生成回路２２３は、ＶＧ
Ａ２２２が発生するＶＲＡＭアドレスを監視し、ＶＲＡ
Ｍ２０２の表示データが書き換えられた（書き込まれ
た）時の、すなわちライトイネーブル信号及びチップセ
レクト信号ＣＳが"１"となった時のＶＲＡＭアドレスを
取り込む。そして、このＶＲＡＭアドレスならびにホス
トＣＰＵ１０１から得られるＶＲＡＭアドレスオフセッ
ト、総ライン数及び総ラインビット数の各データに基づ
いてラインアドレスを計算する。この計算の概念を図５
に示す。

【００２９】図５は本発明の実施形態１のラインアドレ
スの計算の概念を説明するための図である。図５に示さ
れるように、ＶＲＡＭ２０２上のアドレスＸで示される
画素は、ＦＬＣＤ画面のラインＮに対応する。また、各
ラインは複数の画素からなり、更に、各画素は複数（ｎ
個）バイトからなるとする。このときのラインアドレス
（ライン番号Ｎ）は、以下のように計算される。

【００３０】Ｎ＝１＋｛（ＶＲＡＭアドレス：Ｘ）−
（表示開始アドレス）｝／（１ラインの画素数）×（１
画素のバイト数：ｎ） 書換検出／フラグ生成回路２２３は、この計算されたラ
インアドレスに応じて、部分書換ラインフラグレジスタ
２２４にフラグをセットする。このときのＶＲＡＭ２０
２と部分書換ラインフラグレジスタ２２４の関係を図６
に示す。

【００３１】図６は本発明の実施形態１のＶＲＡＭと部
分書換ラインフラグレジスタの関係を示す図でる。図６
に示すように、例えば、「Ｌ」という文字を表示するた
めにＶＲＡＭ２０２上の対応するアドレスが書き換えら
れた場合、上記計算によって書き換えられたラインアド
レスが検出される。そして、このアドレスに対応する部
分書換ラインフラグレジスタ２２４にフラグが立てられ
る（"１"がセットされる）。

【００３２】次に、図３の説明に戻る。ＣＰＵ２０３
は、ラインアドレス生成回路２０４を介して部分書換ラ
インフラグレジスタ２２４の内容を読み取り、フラグが
セットされているラインアドレスをＳＶＧＡ２０１へ送
出する。この時、ラインアドレス生成回路２０４は、上
記ラインアドレスデータに対応してラインデータ転送イ
ネーブル信号を送出し、ＳＶＧＡ２０１（のＦＩＦＯ２
２１）から、上記アドレスの表示データを二値化中間調
処理回路２０６に転送させる。

【００３３】二値化中間調処理回路２０６は、Ｒ、Ｇ、
Ｂ（各５ビット：３２Ｋ色）あるいはＲ（３ビット）、
Ｇ（３ビット）、Ｂ（２ビット）（合計２５６色）、
Ｒ、Ｇ、Ｂ、Ｉ（輝度）（各１ビット：１６色）で表現
される多値表示データを、ＦＬＣＤ２の表示画面におけ
る各画素に対応した二値の画素データに変換する。尚、
実施形態１の上記表示画面の１画素は、図７に示すよう
に、各色についての面積の異なる表示セルを有してい
る。また、ＦＬＣＤ２は、横方向に１２８０画素、縦方
向に１０２４ラインの表示エリアを有し、このうち斜線
で示すボーダ部を除く１０２４画素×７６８ラインが有
効表示領域である。

【００３４】次に、表示データのデータフォーマットに
ついて、図８を用いて説明する。図８は本発明の実施形
態１の表示データのデータフォーマットを示す図であ
る。図８（Ａ）は、図７に示す表示ラインＡのデータフ
ォーマットであり、先頭にラインアドレスが付され、そ
の表示ラインの画素データ部分はすべてボーダー画素デ
ータで構成されている。また、図８（Ｂ）は、図７に示
す表示ラインＢのデータフォーマットであり、先頭にラ
インアドレスが付され、その表示ラインの画素データ部
分は実際に表示される画素データとその両端部にボーダ
ー画素データで構成されている。表示される画素データ
の各画素は、各色について２ビット（Ｒ１，Ｒ２，Ｇ
１，Ｇ２，Ｂ１，Ｂ２）を有する。従って、二値化中間
調処理回路２０６は、各１５ビットあるいは各８ビット
または各４ビットのＲＧＢ表示データを、各色２ビット
のデータ（すなわち、ＲＧＢの各色を４値の画素データ
で表わす）に変換する。

【００３５】尚、この二値化中間調処理回路２０６で用
いられる二値化中間調処理手法は公知のものを用いるこ
とができ、このような手法としては、例えば、誤差拡散
法、平均濃度法、ディザ法等が知られている。再び、図
３の説明に戻る。ボーダ生成回路２０５は、ＦＬＣＤ２
の表示画面におけるボーダー部の画素データを生成す
る。即ち、ＦＬＣＤ２の表示画面は、図７に示したよう
に、１２８０画素からなるラインを１０２４ライン有し
ており、この表示画面のうち、表示に用いられないボー
ダ部（斜線部）が表示画面を縁どるように形成される。
ボーダ生成回路２０５で生成されたボーダー部の画素デ
ータは、合成回路２０７により、二値化中間調処理回路
２０６からの画素データと直列合成される。更に、この
合成された画素データには、合成回路２０８においてラ
インアドレス生成回路２０４からの表示ラインアドレス
が合成された後、ドライバ２０９を介してＦＬＣＤ２に
送出される。

【００３６】次に、表示ラインアドレスと画素データを
ＦＬＣＤ２へ転送するタイミングについて、図９を用い
て説明する。図９は本発明の実施形態１の表示ラインア
ドレスと画素データをＦＬＣＤへ転送するタイミングを
示すタイミングチャートである。尚、図９では、表示ラ
インアドレスと画素データがＡＤ０からＡＤ７までの８
ビットパラレルデータとしてＦＬＣＤ２へ転送されるも
のとする。

【００３７】まず、ＦＬＣＤ２からデータの送信要求を
示す同期信号ＨＳＹＮＣが、レシーバ２１３を介してラ
インアドレス生成回路２０４に入力される。次に、ライ
ンアドレス生成回路２０４は、要求ラインアドレスをＳ
ＶＧＡ２０１へ送出する。ここで、同期信号ＨＳＹＮＣ
は、ＬＯＷレベル"０"のときにデータの送信要求を示す
負論理の信号とする。

【００３８】これにより、ＳＶＧＡ２０１は要求ライン
アドレスに対応した表示データを出力する。これと同時
に、ラインアドレス生成回路２０４は表示ラインアドレ
スと画素データを識別する識別信号ＡＨＤＬをＨＩＧＨ
レベル"１"にしてドライバ２１０を介してＦＬＣＤ２に
出力するとともに、表示ラインアドレスをＦＬＣＤ２へ
転送する。

【００３９】また、表示ラインアドレスをＦＬＣＤ２へ
転送し終えた時点で、識別信号ＡＨＤＬをＬＯＷレベ
ル"０"にしてドライバ２１０を介してＦＬＣＤ２に出力
する。これとともに、ＳＶＧＡ２０１から二値化中間調
処理回路２０６及び合成回路２０７、２０８を経由して
きた画素データがドライバ２０９を介してＦＬＣＤ２へ
転送される。ここで識別信号ＡＨＤは、ＨＩＧＨレベ
ル"１"のときにＡＤ０からＡＤ７までの信号線に表示ラ
インアドレスが出力されていることを示す。また、ＬＯ
Ｗレベル"０"のときにＡＤ０からＡＤ７までの信号線に
画素データが出力されていることを示す。

【００４０】以上説明してきたディスプレイコントロー
ラ１１２の構成の各制御を、ＣＰＵ２０３が行う。即
ち、ＣＰＵ２０３は、ホストＣＰＵ１０１からＦＬＣＤ
２の表示画面の総ライン数、総画素数及びカーソル情報
の各情報を受け取る。また、ＣＰＵ２０３は、書換検出
／フラグ生成回路２２３に対して、ＶＲＡＭアドレスの
オフセット、総ライン数及び総画素数の各データを送出
する。また、部分書換ラインフラグレジスタ２２４の初
期化を行う。また、ラインアドレス生成回路２０４に対
して表示開始ラインアドレス、連続表示ライン数、総ラ
イン数、総画素数及びボーダー領域の各データを送出
し、ラインアドレス生成回路２０４から部分書換ライン
フラグ情報を得る。更に、ＣＰＵ２０３は、二値化中間
調処理回路２０６に対してバンド幅、総画素数及び処理
モードの各データを送出し、ボーダ生成回路２０５に対
してボーダパターンデータを送出する。また、ＣＰＵ２
０３は、ＦＬＣＤ２を初期化するためのリセット信号を
ドライバ２１２を介してＦＬＣＤ２へ出力する。また、
ＦＬＣＤ２を待機状態であるスタティック状態にするた
めのコマンドや、ＦＬＣＤ２のバックライトを消灯させ
スリープ状態にするためのコマンドを、ドライバ２１１
を介してＦＬＣＤ２へ出力する。

【００４１】以上説明したように、ホストＣＰＵ１０１
から高速バス１０２を介して、何らかの描画命令が、デ
ィスプレイコントローラ１１２へ送られる。そして、Ｆ
ＬＣＤ２からデータの送信要求を示す同期信号ＨＳＹＮ
Ｃが出力される毎に、表示の更新された表示ラインアド
レスと表示データがＡＤ０からＡＤ７までの信号線に出
力され、ＦＬＣＤインタフェースコネクタ２１４を介し
てＦＬＣＤ２へ転送される。ＦＬＣＤインタフェースコ
ネクタ２１４は、以上説明したＦＬＣＤ２を制御するた
めの信号線を一つのコネクタにまとめたものである。そ
して、ディスプレイコントローラ１１２とＦＬＣＤ２と
は、このＦＬＣＤインタフェースコネクタ２１４を介し
て接続されることとなる。また、図１に示した中継器３
が動作するための電圧（本実施形態では、５ボルトで動
作するものとする）を供給するための信号ＢＯＸＰＯＷ
も、ＦＬＣＤインタフェースコネクタ２１４を介してＦ
ＬＣＤ２に供給される。２１５は、信号ＢＯＸＰＯＷが
接地電圧（グランド）と短絡したような状態のときに、
過電流の流れるのを防止するためのヒューズである。

【００４２】さて、図１に示したようにＦＬＣＤ２が複
数台接続される表示制御システムにおいては、以上説明
したディスプレイコントローラ１１２における各種制御
信号が中継器３を介して各ＦＬＣＤ２に分配される。次
に、中継器３の構成について、図１０を用いて説明す
る。 ＜中継器３の説明＞図１０は本発明の実施形態１の中継
器の構成を示すブロック図である。

【００４３】図１０において、３０１〜３０３はコネク
タであり、コネクタ３０１は、ホストコンピュータ１と
の間でＦＬＣＤ２のＦＬＣＤ制御信号の送受信を行う。
コネクタ３０２は、ＦＬＣＤ２との間でＦＬＣＤ制御信
号の送受信を行う。コネクタ３０３は、次段の中継器３
との間でＦＬＣＤ制御信号の送受信を行う。３０５〜３
０７はドライバであり、ホストコンピュータ１から出力
される信号線ＡＤ０〜ＡＤ７、ＡＨＤＬ及びＦＬＣＤ２
を制御するためのリセット信号やコマンド信号は、コネ
クタ３０１を介した後レシーバ３０８を経由してドライ
バ３０６、３０７に接続される。ドライバ３０６からの
出力は、コネクタ３０２を介してＦＬＣＤ２へ出力され
る。また、ドライバ３０７からの出力は、コネクタ３０
３を介して次段の中継器３へと出力される。

【００４４】ＦＬＣＤ２から出力される信号ＨＳＹＮＣ
は、コネクタ３０２を介した後、レシーバ３０９を経由
してＯＲゲート３０４の一方の入力信号線に接続され
る。次段の中継器３から出力される信号ＨＳＹＮＣは、
コネクタ３０３を介した後、レシーバ３１０を経由して
ＯＲゲート３０４のもう一方の入力信号線に接続され
る。ＯＲゲート３０４からの出力は、ドライバ３０５を
介してコネクタ３０１に接続され、ホストコンピュータ
１に出力される。

【００４５】３１１は抵抗器であり、当該中継器３にＦ
ＬＣＤ２が接続されなかった場合に、ＦＬＣＤ２からの
信号ＨＳＹＮＣを強制的にＬＯＷレベル"０"とするため
のものである。そのため、抵抗器３１１の一方は、コネ
クタ３０２とレシーバ３０９との間の信号ＨＳＹＮＣの
信号線へ、もう一方を接地電圧（グランド）に接続され
る。これにより、当該中継器３にＦＬＣＤ２が接続され
ていなかったり、当該中継器３に接続されているＦＬＣ
Ｄ２の電源が投入されておらず、当該中継器３に接続さ
れているＦＬＣＤ２が動作していない場合には、レシー
バ３０９の出力に接続されるＯＲゲート３０４の一方の
入力線は強制的にＬＯＷレベル"０"にされる。ＯＲゲー
ト３０４からの出力は、もう一方の入力線、すなわち次
段の中継器３から出力される信号ＨＳＹＮＣの状態に応
じて変化することとなる。つまり、次段の中継器３から
出力される信号ＨＳＹＮＣがＨＩＧＨレベル"１"のとき
には、ＯＲゲート３０４の出力はＨＩＧＨレベル"１"と
なる。また、ＬＯＷレベル"０"のときにはＯＲゲート３
０４の出力はＬＯＷレベル"０"となる。

【００４６】３１２は抵抗器であり、次段に中継器３が
接続されなかった場合に、次段の中継器３からの信号Ｈ
ＳＹＮＣを強制的にＬＯＷレベル"０"とするためのもの
である。そのため、抵抗器３１２の一方は、コネクタ３
０３とレシーバ３１０の間の信号ＨＳＹＮＣの信号線
へ、もう一方を接地電圧（グランド）に接続される。こ
れにより、次段に中継器３が接続されない場合には、レ
シーバ３１０の出力に接続されるＯＲゲート３０４の一
方の入力線は強制的にＬＯＷレベル"０"にされる。ＯＲ
ゲート３０４からの出力は、もう一方の入力線、すなわ
ちＦＬＣＤ２から出力される信号ＨＳＹＮＣの状態に応
じて変化することとなる。つまり、ＦＬＣＤ２から出力
される信号ＨＳＹＮＣがＨＩＨＧレベル"１"のときに
は、ＯＲゲート３０４の出力はＨＩＧＨレベル"１"とな
る。また、ＬＯＷレベル"０"のときにはＯＲゲート３０
４の出力はＬＯＷレベル"０"となる。

【００４７】ホストコンピュータ１から出力される信号
ＢＯＸＰＯＷは、これら中継器３を構成するＯＲゲート
３０４、ドライバ３０５〜３０７、レシーバ３０８〜３
１０に電源を供給する信号である。また、コネクタ３０
１を介して中継器３に接続された後、そのままコネクタ
３０３を介して次段の中継器３へ出力される。以上説明
した中継器３を複数台のＦＬＣＤ２に接続することによ
り、一台のホストコンピュータ１に複数台のＦＬＣＤ２
を接続することが可能となる。

【００４８】次に、表示ラインアドレスと画素データを
複数台のＦＬＣＤ２へ転送するタイミングについて、図
１１を用いて説明する。図１１は本発明の実施形態１の
表示ラインアドレスと画素データを複数台のＦＬＣＤへ
転送するタイミングを示すタイミングチャートである。
尚、図１１の説明は、図１２に示すような、３台のＦＬ
ＣＤ２が接続された表示制御システムにおける場合を例
に挙げて説明していく。図１２に示すように、ＦＬＣＤ
２１、ＦＬＣＤ２２、ＦＬＣＤ２３からは、それぞれ非
同期にデータの送信要求を示す同期信号ＨＳＹＮＣ２
１、ＨＳＹＮＣ２２、ＨＳＹＮＣ２３が出力される。中
継器３３では、次段に中継器３が接続されていない。そ
のため、中継器３３は、自身に接続されているＦＬＣＤ
２３から出力される同期信号ＨＳＹＮＣ２３がＬＯＷレ
ベル"０"となったときに、ＨＳＹＮＣ３３をＬＯＷレベ
ル"０"として前段の中継器３２に出力する。

【００４９】中継器３２では、次段に接続されている中
継器３３から出力される同期信号ＨＳＹＮＣ２３がＬＯ
Ｗレベル"０"となり、更に中継器３２に接続されている
ＦＬＣＤ２２から出力される同期信号ＨＳＹＮＣ２２が
ＬＯＷレベル"０"となったときに、ＨＳＹＮＣ３２をＬ
ＯＷレベル"０"として前段の中継器３１に出力する。

【００５０】同様に中継器３１では、次段に接続されて
いる中継器３２から出力される同期信号ＨＳＹＮＣ２２
がＬＯＷレベル"０"となり、更に中継器３１に接続され
ているＦＬＣＤ２１から出力される同期信号ＨＳＹＮＣ
２１がＬＯＷレベル"０"となったときに、ＨＳＮＹＣ３
１をＬＯＷレベル"０"としてホストコンピュータ１に出
力する。

【００５１】ホストコンピュータ１では、ＨＳＹＮＣ３
１がＬＯＷレベル"０"であることを検出すると、表示ラ
インアドレスと画素データを識別する識別信号ＡＨＤＬ
をＨＩＧＨレベル"１"とするとともに表示ラインアドレ
スを中継器３１へ転送する。また、表示ラインアドレス
を転送し終えた時点で、識別信号ＡＨＤＬをＬＯＷレベ
ル"０"とするとともに画素データを中継器３へ転送す
る。このようにして、ホストコンピュータ１から出力さ
れる信号線ＡＤ０〜ＡＤ７及び識別信号ＡＨＤＬは、中
継器３１、中継器３２、中継器３３を介してＦＬＣＤ２
１、ＦＬＣＤ２２、ＦＬＣＤ２３に出力される。続い
て、ホストコンピュータ１から画素データが出力される
と、ＦＬＣＤ２１、ＦＬＣＤ２２、ＦＬＣＤ２３の表示
画面上に同時に同じ画像情報が表示される。

【００５２】それぞれのＦＬＣＤ２１、ＦＬＣＤ２２、
ＦＬＣＤ２３から出力されたＨＳＹＮＣ２１、ＨＳＹＮ
Ｃ２２、ＨＳＹＮＣ２３は、それぞれのＦＬＣＤ２１、
ＦＬＣＤ２２、ＦＬＣＤ２３がホストコンピュータ１か
ら画素データが出力されたことを検出することにより、
ＨＩＧＨレベル"１"に戻される。以降、ホストコンピュ
ータ１から１ライン分の画素データが出力された後、再
度、ＦＬＣＤ２１、ＦＬＣＤ２２、ＦＬＣＤ２３が同期
信号ＨＳＹＣ２１、ＨＳＹＮＣ２２、ＨＳＹＮＣ２３を
ＬＯＷレベル"０"とすることにより、繰り返しコンピュ
ータ１から画素データの出力が行われる。このようにし
て、ＦＬＣＤ２１、ＦＬＣＤ２２、ＦＬＣＤ２３の表示
画面に同時に同じ画像情報の表示を繰り返し行うことが
できる。

【００５３】次に、実施形態１の表示制御システムで実
行される処理の概要について、図１３を用いて説明す
る。図１３は本発明の実施形態１で実行される処理を示
すフローチャートである。まず、ステップＳ１０１にお
いて、ある中継器において、次段に接続されている中継
器からＨＳＹＮＣが出力されたか否かを判定する。ＨＳ
ＹＮＣが出力されていない場合（ステップＳ１０１でＮ
Ｏ）、出力されるまで待機する。一方、ＨＳＹＮＣが出
力された場合（ステップＳ１０１でＹＥＳ）、ステップ
Ｓ１０２に進む。

【００５４】次に、中継器自身が接続している表示装置
から同期信号ＨＳＹＮＣが出力されたか否かを判定する
（ステップＳ１０２）。表示装置から同期信号ＨＳＹＮ
Ｃが出力されていない場合（ステップＳ１０２でＮ
Ｏ）、出力されるまで待機する。一方、表示装置から同
期信号ＨＳＹＮＣが出力された場合（ステップＳ１０２
でＹＥＳ）、ステップＳ１０２に進む。

【００５５】次に、前段に接続される装置に対し、ＨＳ
ＹＮＣを出力する（ステップＳ１０３）。次に、前段に
接続される装置がホストコンピュータであるか否かを判
定する（ステップＳ１０４）。ホストコンピュータでな
い場合（ステップＳ１０４でＮＯ）、ステップＳ１０１
に戻る。一方、ホストコンピュータである場合（ステッ
プＳ１０４でＹＥＳ）、ステップＳ１０５に進む。

【００５６】そして、ホストコンピュータから表示デー
タを受信する（ステップＳ１０５）。受信した表示デー
タは次段以降に接続される中継器に順次送信する（ステ
ップＳ１０６）。以上説明したように、実施形態１によ
れば、１台の表示装置と、それ以降に接続される表示装
置から出力される画像情報要求信号の出力の有無を監視
し、その監視結果に基づいて表示制御装置から出力され
る画像情報を、全ての表示装置へ分配することができる
中継器を設けることにより、１台の表示制御装置に複数
台の表示装置を接続し、同じ表示画像を同時に複数台の
表示装置上に表示することが可能となる。これにより、
プレゼンテーション会場やデモンストレーション会場の
ような広い会場に配置した複数台の表示装置に同じ画像
情報を同時に表示することができる。

【００５７】＜実施形態２＞実施形態２では、１台の表
示制御装置を用いて複数の表示装置に異なる画像情報を
表示することができる表示制御システムについて説明す
る。図１４は本発明の実施形態２の表示制御システムの
概略構成を示す図である。図１４において、１１０１は
ホストコンピュータであり、表示制御システム全体を制
御する。１１０２はキーボード、１１０３はマウスであ
り、文字、数字等のキャラクタやその他の入力を行う。
１１０４〜１１０８はＦＬＣＤであり、ＦＬＣＤ−Ｉ／
Ｆ１１０９を介してホストコンピュータ１１０１と接続
され、ホストコンピュータ１１０１から出力される各種
文字、イメージ等の画像情報の表示装置として用いられ
る。また、ＦＬＣＤ１１０４〜１１０８は、それぞれ装
置固有の装置ＩＤ（０以外）が割り当てられている。１
１１０〜１１１４は中継器であり、ホストコンピュータ
１１０１とＦＬＣＤ１１０４〜１１０８をディジーチェ
ーン接続する。

【００５８】次に、ＦＬＣＤ−Ｉ／Ｆ１１０９の詳細な
構成について、図１５を用いて説明する。図１５は本発
明の実施形態２のＦＬＣＤ−Ｉ／Ｆの詳細を示すブロッ
ク図である。図１５において、ホストコンピュータ１１
０１に内蔵されるホストＣＰＵ（不図示）は、まず、表
示先のＦＬＣＤの装置ＩＤをシリアルＩ／Ｆを介してマ
イクロコントローラ２０４に通知する。マイクロコント
ローラ１２０４は、フレームメモリ制御回路１２０７の
装置ＩＤ設定レジスタ１２４０に、ホストＣＰＵから通
知された装置ＩＤを設定する。

【００５９】続いて、ホストＣＰＵは、システムバス１
２３０、ＳＶＧＡ１２０１を介してディスプレイメモリ
１２０２に表示データの転送を行う。表示データは、Ｒ
ＧＢ各色２５６階調を表現する２４ビットデータの形態
を有している。また、ＳＶＧＡ１２０１は、表示画面の
左から右、上から下に向かって対応するディスプレイメ
モリアドレスの表示データを順次ディスプレイメモリ１
２０２から読み出し、二値化中間調処理回路１２０６に
転送する。この時、表示データとともに、表示データ有
効期間を示すデータイネーブル、基準クロックのＤｏｔ
Ｃｌｏｃｋ、水平同期信号を示すＨｓｙｎｃ、垂直同期
信号を示すＶｓｙｎｃも転送する。

【００６０】二値化中間調処理回路１２０６は、ＲＧＢ
各色８ビットで表現される２５６階調の多値表示データ
を、ＦＬＣＤ（非図示）の表示画面に対応した１６値の
画素データに変換する。尚、実施形態２では、表示画面
の１画素はＲ、Ｇ、Ｂ、Ｉの４ドットから構成される。
また、二値化中間調処理回路１２０６で行う二値化中間
処理方法としては、バンド単位（複数ライン単位）で誤
差拡散を行う誤差拡散法（ＥＤ法）を用いる。

【００６１】そして、二値化中間調処理回路２０６で生
成された画素データは、データイネーブル信号に同期し
て、フレームメモリ制御回路１２０７へ送出される。フ
レームメモリ制御回路１２０７は、水平同期信号Ｈｓｙ
ｎｃ、垂直同期信号Ｖｓｙｎｃにより、ラインカウンタ
（不図示）の示す値から算出されるフレームメモリ１２
３４のフレームメモリアドレスへ画素データを書き込
む。このフレームメモリ１２３４への画素データの書き
込みの際、同時にフレームメモリ１２３４からの画素デ
ータの読み出しを行う。

【００６２】そして、比較器１２２０で、書き込んだ画
素データと、読み出した画素データを比較する。比較の
結果、画素データが異なっていた場合は、画素データの
書き換えありと判断し書き換えフラグレジスタ１２２１
の対応する位置の書き換えフラグを１（オン）にする。
尚、書き換えフラグレジスタ１２２１は、各ビットが対
応するバンドの書き換えの有無を示すビット列から構成
されている。

【００６３】マイクロコントローラ１２０４は、フレー
ムメモリ制御回路１２０７中の書き換えフラグレジスタ
１２３５から書き換えフラグを読み出す。これにより、
ＦＬＣＤ上の次の表示における書換ラインが決定され、
これをフレームメモリ制御回路１２０７にセットする。
この際、書き換えフラグがオンの領域を優先的に表示す
るようにする。

【００６４】フレームメモリ制御回路１２０７は、ＦＬ
ＣＤからのデータ要求信号に応じて、フレームメモリ１
２０８中のマイクロコントローラ１２０４により指示さ
れた出力ライン位置から画素データを読み出してＦＬＣ
Ｄヘ送出する。この際、マイクロコントローラ１２０４
から指示された装置ＩＤと出力ラインアドレスと画素デ
ータをマルチプレクスして送信する。

【００６５】装置ＩＤによって指定されたＦＬＣＤは、
ＦＬＣＤ−Ｉ／Ｆ１１０９から受け取った画素データを
表示画面中のラインアドレスで指定されたライン位置で
表示する。１ライン分の画素データの受信が完了し、次
回の１ライン分の画素データを受けとることが可能とな
った時点で、データ要求信号をフレームメモリ制御回路
１２０７に送信する。また、装置ＩＤ＝０が指定された
場合は、接続されている全てのＦＬＣＤに画素データを
送信する。

【００６６】次に、実施形態２の表示制御システムの具
体的な構成例について、図１６を用いて説明する。図１
６は本発明の実施形態２の表示制御システム具体的な構
成例を示す図である。図１６に示すＦＬＣＤ１１０４
は、表示制御システムを制御するための操作画面の表示
用の表示装置であり、ユーザはこの操作画面を操作する
ことで、表示先のＦＬＣＤの決定や各種設定を行う。Ｆ
ＬＣＤ１１０５〜１１０８は、 ＦＬＣＤ１１０４で設
定された内容に応じて、ホストコンピュータから送信さ
れてくる画素データに基づく画像の表示を行う。

【００６７】次に、ＦＬＣＤ１１０４に表示される操作
画面の詳細について、図１７を用いて説明する。図１７
は本発明の実施形態２の表示制御システムを制御するた
めの操作画面の詳細を示す図である。図１７において、
ユーザはマウスポインター４０１を操作してドラッグア
ンドドロップの操作を行うことができる。ウインドウ４
１０は、予めホストコンピュータ３０１に登録されてい
る画像をアイコン表示する。ここでは、登録されている
画像ファイルのアイコン４１１〜４１６がアイコン表示
されている。尚、ユーザはこのウインドウ４１０におい
て、新たな画像ファイルを追加登録したり、登録してあ
るファイルを削除したりすることができるのはもちろん
である。ウインドウ４２０は、図１６に示したＦＬＣＤ
１１０５〜１１０８の表示画面の表示状態のアイコン４
２２〜４２５がアイコン表示されている。

【００６８】ユーザは、表示対象の画像ファイルを表示
先のＦＬＣＤで表示されるように設定する場合は、ウイ
ンドウ４１０にアイコン表示されている画像ファイルか
ら表示対象の画像ファイルをドラッグして、ウインドウ
４２０の表示先のＦＬＣＤ上でドロップする。また、ウ
インドウ４２０の内のアイコン４３０「全ての装置に表
示」上でドラッグした画像ファイルをドロップすると、
操作画面を表示するＦＬＣＤ以外のＦＬＣＤ全てがその
画像ファイルの表示先となるように設定される。

【００６９】尚、図１７に示す操作画面は、画像ファイ
ルのアイコン４１１をＦＬＣＤ１１０６のアイコン４２
３へ、画像ファイルのアイコン４１２をＦＬＣＤ１１０
５、ＦＬＣＤ１１０７のアイコン４２２、アイコン４２
４へ、画像ファイルのアイコン４１３をＦＬＣＤ１１０
８のアイコン４２５へ、ドラッグアンドドロップした場
合の様子を示している。

【００７０】次に、実施形態２の表示制御システムで実
行される処理の概要について、図１８を用いて説明す
る。図１８は本発明の実施形態２で実行される処理を示
すフローチャートである。尚、ここでは、ユーザが、あ
る表示装置にある画像の表示を要求した場合に実行され
る処理を例に挙げて説明する。

【００７１】ステップＳ５０１において、ユーザによる
画像表示要求を待機する。ここで、画像表示要求とは、
ユーザが操作画面で画像ファイルのアイコンをドラッグ
してＦＬＣＤのアイコン上でドロップすることである。
ステップＳ５０２において、ユーザがドラッグした画像
ファイルの画像ＩＤとＦＬＣＤの装置ＩＤを取得する。
ステップＳ５０３において、装置ＩＤとして存在しない
ダミーの装置ＩＤをＦＬＣＤ−Ｉ／Ｆ１１０９の装置Ｉ
Ｄ設定レジスタ１２４０に設定する。これは、ステップ
５０４におけるディスプレイメモリ１２０２への画像デ
ータの書き込み中に、未完成（書き込み中の中途半端な
表示データ）が表示されるのを防ぐためのものである。

【００７２】ステップＳ５０４において、ステップＳ５
０２で取得した画像ＩＤの画像ファイルをディスプレイ
メモリ１２０２に書き込む。ステップＳ５０５におい
て、ステップ５０２で取得した装置ＩＤをＦＬＣＤ−Ｉ
／Ｆ１１０９の装置ＩＤ設定レジスタ１２４０に設定す
る。これにより、ユーザの指定したＦＬＣＤへの画像表
示が開始される。ステップＳ５０６において、一定時間
ウェイトする。このウェイト時間は、ＦＬＣＤが一画面
（１フレーム）をスキャンするのに十分な時間とする。

【００７３】ステップＳ５０７において、操作画面を表
示するＦＬＣＤの装置ＩＤをＦＬＣＤ−Ｉ／Ｆ１１０９
の装置ＩＤ設定レジスタ１２４０に設定する。ステップ
Ｓ５０８において、操作画面の内容をディスプレイメモ
リ１２０２に書き込み、操作画面を復元する。その後、
ステップ５０２に戻り、ユーザによる画像表示要求を待
機する。

【００７４】以上説明したように、実施形態２によれ
ば、１台のホストコンピュータと複数の表示装置に対す
る表示を制御する表示制御システムを実現することがで
きる。これにより、ローコストで表示装置の接続台数が
制限されない柔軟な表示制御システムを提供することが
できる。尚、本発明は、複数の機器（例えば、ホストコ
ンピュータ、インタフェース機器、リーダ、プリンタ
等）から構成されるシステムに適用してもよい。

【００７５】また、本発明の目的は、前述した実施形態
の機能を実現するソフトウェアのプログラムコードを記
録した記憶媒体を、システムあるいは装置に供給し、そ
のシステムあるいは装置のコンピュータ（またはＣＰＵ
やＭＰＵ）が記憶媒体に格納されたプログラムコードを
読出し実行することによっても、達成されることは言う
までもない。

【００７６】この場合、記憶媒体から読出されたプログ
ラムコード自体が上述した実施の形態の機能を実現する
ことになり、そのプログラムコードを記憶した記憶媒体
は本発明を構成することになる。プログラムコードを供
給するための記憶媒体としては、例えば、フロッピディ
スク、ハードディスク、光ディスク、光磁気ディスク、
ＣＤ−ＲＯＭ、ＣＤ−Ｒ、磁気テープ、不揮発性のメモ
リカード、ＲＯＭなどを用いることができる。

【００７７】また、コンピュータが読出したプログラム
コードを実行することにより、前述した実施形態の機能
が実現されるだけでなく、そのプログラムコードの指示
に基づき、コンピュータ上で稼働しているＯＳ（オペレ
ーティングシステム）などが実際の処理の一部または全
部を行い、その処理によって前述した実施の形態の機能
が実現される場合も含まれることは言うまでもない。

【００７８】更に、記憶媒体から読出されたプログラム
コードが、コンピュータに挿入された機能拡張ボードや
コンピュータに接続された機能拡張ユニットに備わるメ
モリに書き込まれた後、そのプログラムコードの指示に
基づき、その機能拡張ボードや機能拡張ユニットに備わ
るＣＰＵなどが実際の処理の一部または全部を行い、そ
の処理によって前述した実施形態の機能が実現される場
合も含まれることは言うまでもない。

【００７９】本発明を上記記憶媒体に適用する場合、そ
の記憶媒体には、先に説明したフローチャートに対応す
るプログラムコードを格納することになるが、簡単に説
明すると、図１９、２０のメモリマップ例に示す各モジ
ュールを記憶媒体に格納することになる。すなわち、実
施形態１では、少なくとも「監視モジュール」および
「分配モジュール」の各モジュールのプログラムコード
を記憶媒体に格納すればよい。

【００８０】尚、「監視モジュール」は、複数の表示装
置の各表示装置から出力される画像情報要求信号の出力
の有無を監視する。「分配モジュール」は、監視結果に
基づいて、表示制御装置の画像メモリに記憶される画像
情報を複数の表示装置の各表示装置に分配する。また、
実施形態２では、少なくとも「指定モジュール」および
「制御モジュール」の各モジュールのプログラムコード
を記憶媒体に格納すればよい。

【００８１】尚、「指定モジュール」は、画像情報の表
示先の表示装置を指定する。「制御モジュール」は、指
定された表示装置に対し、画像情報に基づく画像の表示
を制御する。

【００８２】

【発明の効果】以上説明したように、本発明によれば、
複数台の表示装置の表示制御を単体の表示制御装置で制
御することができ、かつ接続される表示装置の数に制限
されない柔軟な表示制御システム及びその制御方法を提
供できる。

【図面の簡単な説明】

【図１】本発明の実施形態１の表示制御システムの概略
構成を示す図である。

【図２】本発明の実施形態１のホストコンピュータの詳
細な構成を示すブロック図である。

【図３】本発明の実施形態１のディスプレイコントロー
ラの詳細な構成を示すブロック図である。

【図４】本発明の実施形態１のＳＶＧＡの詳細な構成を
示すブロック図である。

【図５】本発明の実施形態１のラインアドレスの計算の
概念を説明するための図である。

【図６】本発明の実施形態１のＶＲＡＭと部分書換ライ
ンフラグレジスタの関係を示す図である。

【図７】本発明の実施形態１のＦＬＣＤの表示画面を示
す図である。

【図８】本発明の実施形態１の表示データのデータフォ
ーマットを示す図である。

【図９】本発明の実施形態１の表示ラインアドレスと画
素データをＦＬＣＤへ転送するタイミングを示すタイミ
ングチャートである。

【図１０】本発明の実施形態１の中継器の構成を示すブ
ロック図である。

【図１１】本発明の実施形態１の表示ラインアドレスと
画素データを複数台のＦＬＣＤへ転送するタイミングを
示すタイミングチャートである。

【図１２】本発明の実施形態１表示制御システムの構成
例を示すブロック図である。

【図１３】本発明の実施形態の全体図である。

【図１４】本発明の実施形態２の表示制御システムの概
略構成を示す図である。

【図１５】本発明の実施形態２のＦＬＣＤ−Ｉ／Ｆの詳
細を示すブロック図である。

【図１６】本発明の実施形態２の表示制御システム具体
的な構成例を示す図である。

【図１７】本発明の実施形態２の表示制御システムを制
御するための操作画面の詳細を示す図である。

【図１８】本発明の実施形態２で実行される処理を示す
フローチャートである。

【図１９】本発明の実施形態を実現するプログラムコー
ドを格納した記憶媒体のメモリマップの構造を示す図で
ある。

【図２０】本発明の実施形態を実現するプログラムコー
ドを格納した記憶媒体のメモリマップの構造を示す図で
ある。

【符号の説明】

１ ホストコンピュータ ２、２１、２２、２３ ＦＬＣＤ ３、３１、３２、３３ 中継器 ４ ハードディスク装置 ５ フロッピーディスク装置 ６ キーボード ７ マウス １０１ ホストＣＰＵ １０２ 高速バス １０３ 中速バス １０４ システムＲＯＭ １０５ ＤＲＡＭ １０６、１０７ ブリッジ １０８ Ｉ／Ｏコントローラ １０９ キーボードコントローラ １１０ リアルタイムクロック １１１ オーディオサブシステム １１２ ディスプレイコントローラ ２０１ ＳＶＧＡ ２０２ ＶＲＡＭ ２０３ ＣＰＵ ２０４ ラインアドレス生成器 ２０５ ボーダ生成器 ２０６ 二値化中間調処理回路 ２０７、２０８ 合成回路 ２０９、２１０、２１１、２１２、３０５、３０６、３
０７ ドライバ ２１３、３０８、３０９、３１０ レシーバ ２１４ ＦＬＣＤインタフェースコネクタ ２１５ フューズ ２１６、２２１ ＦＩＦＯ ２１７ バスインタフェースユニット ２１８ データマニピュレータ ２１９ グラフィックエンジン ２２０ メモリインタフェースユニット ２２２ ＶＧＡ ２２３ 書換検出／フラグ生成回路 ２２４ 部分書換ラインフラグレジスタ ３０１、３０２、３０３ コネクタ ３０４ ＯＲゲート ３１１、３１２ 抵抗器

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/36 Ｇ０９Ｇ 5/00 ５５５Ｄ (72)発明者 斉藤 彰男 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 森本 はじめ 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 松本 雄一 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 井上 健治 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 市橋 信春 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 Ｆターム(参考） 2H088 EA22 HA06 JA17 5C006 AC21 AF45 BA12 BB11 BC16 BF50 EC08 FA41 5C080 AA10 BB05 CC03 CC09 DD22 EE26 GG02 JJ01 JJ02 JJ04 JJ07 5C082 AA01 AA34 BA02 BA12 BB01 BD02 BD06 DA51 DA86 DA89 MM02

Claims (6)

【特許請求の範囲】
1. 【請求項１】 画像情報を記憶する画像記憶メモリを有
   する表示制御装置と、複数の表示装置を接続する中継装
   置とを有し、前記複数の表示装置に対し該画像情報に基
   づく画像の表示を制御する表示制御システムであって、 前記中継装置が、 前記表示制御装置と制御信号の送受信を行う第１のコネ
   クタと、 表示装置と制御信号の送受信を行う第２のコネクタと、 他の中継装置と制御信号の送受信を行う第３のコネクタ
   と、 前記第２のコネクタを介して供給される画像転送要求信
   号と前記第３のコネクタを介して供給される画像転送要
   求信号とに基づく、画像転送要求信号を前記第１のコネ
   クタを介して転送する要求信号出力手段と、 前記第１のコネクタを介して供給される画像情報を受信
   する受信手段と、 前記受信手段で受信した画像情報を前記第２のコネクタ
   を介して、前記第２のコネクタに接続された表示装置に
   供給する第１の供給手段と、 前記受信手段で受信した画像情報を前記第３のコネクタ
   を介して、前記第３のコネクタに接続された他の中継装
   置に供給する第２の供給手段とを有することを特徴とす
   る表示制御システム。
2. 【請求項２】 前記画像情報は、表示装置の表示ライン
   を示す情報と当該表示ラインに表示する画素データから
   なることを特徴とする請求項１に記載の表示制御システ
   ム。
3. 【請求項３】 前記第２のコネクタを介して供給される
   画像転送要求信号が入力される前記要求信号出力手段の
   入力側と、前記第３のコネクタを介して供給される画像
   転送要求信号が入力される前記要求信号出力手段の入力
   側は、それぞれ抵抗を介して接地されていることを特徴
   とする請求項１に記載の表示制御システム。
4. 【請求項４】 画像情報を記憶する画像記憶メモリを有
   する表示制御装置と、複数の表示装置を接続し、前記複
   数の表示装置に対し該画像情報に基づく画像の表示を制
   御する表示制御システムの中継装置であって、 前記表示制御装置と制御信号の送受信を行う第１のコネ
   クタと、 表示装置と制御信号の送受信を行う第２のコネクタと、 他の中継装置と制御信号の送受信を行う第３のコネクタ
   と、 前記第２のコネクタを介して供給される画像転送要求信
   号と前記第３のコネクタを介して供給される画像転送要
   求信号とに基づく、画像転送要求信号を前記第１のコネ
   クタを介して転送する要求信号出力手段と、 前記第１のコネクタを介して供給される画像情報を受信
   する受信手段と、 前記受信手段で受信した画像情報を前記第２のコネクタ
   を介して、前記第２のコネクタに接続された表示装置に
   供給する第１の供給手段と、 前記受信手段で受信した画像情報を前記第３のコネクタ
   を介して、前記第３のコネクタに接続された他の中継装
   置に供給する第２の供給手段とを有することを特徴とす
   る表示制御システムの中継装置。
5. 【請求項５】 前記画像情報は、表示装置の表示ライン
   を示す情報と当該表示ラインに表示する画素データから
   なることを特徴とする請求項４に記載の表示制御システ
   ムの中継装置。
6. 【請求項６】 前記第２のコネクタを介して供給される
   画像転送要求信号が入力される前記要求信号出力手段の
   入力側と、前記第３のコネクタを介して供給される画像
   転送要求信号が入力される前記要求信号出力手段の入力
   側は、それぞれ抵抗を介して接地されていることを特徴
   とする請求項４に記載の表示制御システムの中継装置。