JP3899183B2 - 平板ディスプレイ装置及びデータインターフェーシング方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は平板ディスプレイ装置（ＦＰＤ：Flat Panel Display)に関するものであり、より詳細にはＲＧＢストリップ形プラズマディスプレイパネル（ＰＤＰ：Plasma Display Panel)を使用した平板ディスプレイ装置で映像データを処理してアドレス電極駆動部にピクセルデータをインターフェースする映像データ処理に関するものである。
【０００２】
【従来の技術】
最近、テレビ需要がだんだん増加しながら消費者は大きな画面と設置が比較的簡単な薄いディスプレイ装置を要求するようになり、このような期待に応じるためには既存のＣＲＴは限界があった。それで、表示面積は大きく、厚さは薄いいわゆるＦＰＤ装置への転換がなされるようになり、最近国内外的に活発に研究が進行されている。
【０００３】
このような平板ディスプレイ素子は大きく放射(emissive)素子と非放射素子で分けられる。放射素子はよく能動発光素子といい、自体的に光を出す素子をいう。代表的には電界放出表示素子、蛍光表示形素子、電子発光形素子、プラズマディスプレイパネルなどがここに当たる。非放射素子は手動発光素子と言われ、液晶表示素子、ＥＣＤ、ＥＰＩＤなどがある。
【０００４】
現在卓上時計、計算機、ノートブックコンピュータなどの液晶表示素子を採用した商品が主流をなしている。しかし、この素子もパネル製造工程上の問題でテレビでの２１インチ級以上にはまだ限界を示しており、視野角が狭く、温度変化による応答速度に欠点がある。このような液晶表示素子の短所を補完できる次世代平板ディスプレイとしてプラズマディスプレイが最近新しく注目を浴びている。
【０００５】
ＰＤＰは蛍光灯と類似の原理であり、自体発光するために、まるでＣＲＴのように大画面であっても、明るさが均一で、コントラストが高く、視野角が略１４０度以上で２１〜５５インチ級の大画面表示装置であり、最も適合したものとして知られている。液晶表示素子に比べてパネル製造工程が比較的簡単で製作費用を減らすことができる長所を有する。しかし、未だにＰＤＰがＣＲＴに比べて製作費用が高いためにメーカではこれを減らすための研究が進行されている。
【０００６】
プラズマディスプレイは放電セルの構造的差異とこれによる駆動電圧の形式により大きくＤＣ形とＡＣ形で分類される。交流タイプは正弦波交流電圧またはパルス電圧に駆動され直流タイプは直流電圧に駆動される。構造的には交流タイプは誘電体層が電極を覆っているために、これが電流制限抵抗の役割をする反面直流タイプは電極が放電空間にそのまま露出されて放電電圧が供給される間放電電流が流れる。交流タイプは電極が誘電体で被服されており、イオン衝撃を受けないために直流タイプより寿命が長い。また、分極により誘電体表面に生じる壁電荷がセル内部に記憶機能を有する長所のために表示装置での応用がより多く活用されている。
【０００７】
カラーＰＤＰでは放電特性を向上させるために別の補助電極を具備して３極構造の形態になっている。すなわち、表示のための単位セル当たり３個の電極、すなわち、データ記入のためのアドレス電極、ラインを順次にスキャンしてセル放電を維持するための維持電極、放電維持を補助するバス電極で構成されている。
【０００８】
データ記入のためのアドレス電極数は水平解像度により決定される。例えば、ライン当たりサンプル数がＲＧＢそれぞれに対して８５３個である場合には総サンプル数は２５５９個になる。それで、アドレス電極数も２５５９個が要求される。アドレス電極の配列形態がストリップ形態である場合にはＲ，Ｇ，Ｂ電極が反復的に配列される。
【０００９】
このように、数千個のアドレス電極がパネルの一側のみに配列された場合には電極駆動部の回路配置上空間的制約を受けるために、一般に１２８０個の奇数番目電極の駆動部はパネルの上端に配置し１２７９個の偶数番目の電極の駆動部はパネルの下端に配置する上下電極駆動方式を採択している（米国特許４，６９５，８３８号参照）。
【００１０】
一方、ＮＴＳＣ方式のテレビ信号をＰＤＰパネルに表示するためには、データ処理部では飛越照査方式を順次走査方式に変換し、ＰＤＰ階調処理のためのサブフィールド方式にデータを変換し、ＰＤＰパネルの上下アドレス電極を駆動するための電極駆動部にライン当たり１２８０個ずつのＲＧＢピクセルデータをアドレス電極配置に合わせて提供する必要がある。
【００１１】
通常に、ＰＤＰの映像データ処理部はディジタルＲＧＢサンプルデータを階調処理するためのサブフィールドデータに再配列するデータ再配列部、走査方式を変換するためのフレームメモリ部と、データインターフェース部と、タイミングコントロール部を含む。特に、データインターフェース部はメモリから提供された１ライン分量の２５５９個のピクセルデータをラッチする間に以前にラッチされた２５５９個のピクセルデータを上下電極配置に合うように上部及び下部電極駆動部に出力する。このようなデータインターフェース部は応用注文形集積回路（ＡＳＩＣ：Application Specific Integrated Circuit)で構成され、２ライン分のピクセルデータを貯蔵するための５１１８個のデータラッチとデータ入力のためのデマルチプレクサ及びデータ出力のためのマルチプレクサで構成される。
【００１２】
ＡＳＩＣで構成されたデータインターフェース部の構成はメモリ部とアドレス電極駆動部のデータ入出力構成により従属されるために、システム設計者はデータインターフェース部の設計時入出力ピン数、内部回路構成の複雑度、データの入出力ラインパターンなどを深く考えなければならない。
【００１３】
【発明が解決しようとする課題】
従って、本発明は以上のような従来技術の問題点を解決するためのものであり、本発明の目的はデータインターフェース部のデータ臨時貯蔵領域のサイズを１ライン分量未満に減らすことにより、回路構成を簡単にし外部接続ピン数を減らして製品のコストをダウンすることができる平板ディスプレイ装置及びデータインターフェーシング方法を提供することにある。
【００１４】
【課題を解決するための手段】
前記目的を達成するための本発明の第１方法は、１ラインごとにＬ（≦３Ｎ×Ｍ；ＮはＲＧＢそれぞれの１ワードのビット数、ＭはＳ／Ｎの分け前より大きい最小常数、Ｓはライン当たりＲＧＢそれぞれのサンプル数）個の１ビットピクセルデータを貯蔵したフレームメモリからＮ／２個の入力ピンとＰ（Ｐは３とＮ／２の公倍数）個の出力ピンを有するＱ（ＱはＬ／２Ｐの分け前より大きい最小常数）個のアドレス電極駆動集積回路にピクセルデータをインターフェーシングするデータインターフェーシング方法において、前記フレームメモリから１／２ライン分量のデータごとにＭ個の３Ｎ／２ビットＲＧＢデータ列のうちＡ＋Ｇ（ｎ−１）（Ａは各データグループの初期アドレス値、ＧはＭ／Ｑの分け前より大きい最小常数でグループ数を示す。１≦ｎ≦Ｑ番目３Ｎ／２ビットＲＧＢデータをＱ回にかけて順次に読み出す動作を１／２ライン分量のデータごとにＧ回繰り返して遂行する段階と、前記読み出された３Ｎ／２ビットＲＧＢデータをＱ回にかけて第１貯蔵領域に貯蔵すると同時に、以前データが貯蔵された第２貯蔵領域から（Ｎ／２）×Ｑビットデータ列を３回にかけて出力する段階と、前記第１及び第２貯蔵領域に対して貯蔵及び出力することをかえながらＧ回反復実行する段階を具えることを特徴とする。
【００１５】
本発明の第１装置は３Ｓ＊Ｈ（Ｓはライン当たりＲ，Ｇ，Ｂそれぞれのサンプル数、Ｈは水平走査線数）解像度を有し、３Ｓ個のストリップ形Ｒ，Ｇ，Ｂアドレス電極を交互に分けてパネルの上下にそれぞれ配置された上部及び下部アドレス電極駆動部によりそれぞれ駆動する平板ディスプレイパネルを有する平板ディスプレイ装置において、１ラインごとにＬ（≦３Ｎ×Ｍ；ＮはＲＧＢそれぞれの１ワードのビット数、ＭはＳ／Ｎの分け前より大きい最小常数、Ｓはライン当たりＲＧＢそれぞれのサンプル数）個の１ビットピクセルデータを有しＨ／２個の走査線を有するＮ個のサブフィールドデータを飛越走査方式で第１フレームメモリ領域に記入し、同時に以前Ｎ個のサブフィールドデータが貯蔵された第２メモリ領域から１ライン分量のデータごとにＭ個の３ＮビットＲＧＢデータ列のうちＡ＋Ｇ（ｎ−１）（Ａは各データグループの初期アドレス値、ＧはＳ／Ｑの分け前より大きい最小常数でグループ数を示す。１≦ｎ≦Ｑ）番目３ＮビットＲＧＢデータをＱ回にかけて順次に読み出す動作を１ライン分量のデータごとにＧ回反復して順次走査方式で遂行するメモリ部と、上部及び下部駆動電極に対応するデータをそれぞれ臨時貯蔵するための一対のデータ貯蔵部を含み、前記各データ貯蔵部の第１貯蔵領域に３Ｎ／２ビットＲＧＢデータをＱ回にかけて順次に貯蔵すると同時に、以前データが貯蔵された第２貯蔵領域から（Ｎ／２）×Ｑビットデータを３回にかけて出力する動作をかえながらＧ回反復実行するデータインターフェース部と、前記データインターフェース部から提供される（Ｎ／２）×Ｑビットデータを３＊Ｇ回にかけて順次に並列入力し、入力されたピクセルデータにＬ／２個のアドレス電極を駆動するために、Ｎ／２個の入力ピンとＰ（Ｐは３とＮ／２の公倍数）個の出力ピンを有するＱ（ＱはＬ／２Ｐの分け前より大きい最小常数）個のアドレス電極駆動集積回路をそれぞれ含む上部及び下部アドレス電極駆動部を具えることを特徴とする。
【００１６】
本発明の第２方法は、１ラインごとにＬ（≦３Ｎ×Ｍ；ＮはＲＧＢそれぞれの１ワードのビット数、ＭはＳ／Ｎの分け前より大きい最小常数、Ｓはライン当たりＲＧＢそれぞれのサンプル数）個の１ビットピクセルデータを貯蔵したフレームメモリからＮ／２個の入力ピンとＰ（Ｐは３とＮ／２の公倍数）個の出力ピンを有するＱ（ＱはＬ／２Ｐの分け前より大きい最小常数）個のアドレス電極駆動集積回路にピクセルデータをインターフェーシングするデータインターフェーシング方法において、前記フレームメモリから１ライン分量のデータごとにＭ個の３Ｎ／２ビットＲＧＢデータ列のうちＡ＋Ｇ（ｎ−１）（Ａは各データグループの初期アドレス値、ＧはＳ／（Ｑ／２）の分け前より大きい最小常数でグループ数を示す。１≦ｎ≦Ｑ／２）番目３Ｎ／２ビットＲＧＢデータをＱ／２回にかけて順次に読み出す動作を１ライン分量のデータごとにＧ回繰り返して遂行する段階と、前記読み出された３Ｎ／２ビットＲＧＢデータをＱ／２回にかけて第１及び第２貯蔵領域に順次にそれぞれ貯蔵すると同時に、以前データが貯蔵された第３及び第４貯蔵領域から（Ｎ／２）×（Ｑ／２）ビットデータを交互に６回にかけて出力する段階と、前記第１及び第２貯蔵領域と前記第３及び第４貯蔵領域とに対して前記貯蔵及び出力することをかえながらＧ／２回反復実行する段階を具えることを特徴とする。
【００１７】
本発明の第２装置は、３Ｓ＊Ｈ（Ｓはライン当たりＲ，Ｇ，Ｂそれぞれのサンプル数、Ｈは水平走査線数）解像度を有し、３Ｓ個のストリップ形Ｒ，Ｇ，Ｂアドレス電極を交互に分けてパネルの上下でそれぞれ駆動する平板ディスプレイパネルを有する平板ディスプレイ装置において、１ラインごとにＬ（≦３Ｎ×Ｍ；ＮはＲＧＢそれぞれの１ワードのビット数、ＭはＳ／Ｎの分け前より大きい最小常数、Ｓはライン当たりＲＧＢそれぞれのサンプル数）個の１ビットピクセルデータを有しＨ／２個の走査線を有するＮ個のサブフィールドデータを飛越走査方式で第１フレームメモリ領域に記入し、同時に以前Ｎ個のサブフィールドデータが貯蔵された第２メモリ領域から１ライン分量のデータごとにＭ個の３ＮビットＲＧＢデータ列のうちＡ＋Ｇ（ｎ−１）（Ａは各データグループの初期アドレス値、ＧはＳ／Ｑの分け前より大きい最小常数でグループ数を示す。１≦ｎ≦Ｑ／２）番目３ＮビットＲＧＢデータをＱ回にかけて順次に読み出す動作を１ライン分量のデータごとにＧ回反復して順次走査方式で遂行するメモリ部と、上部及び下部駆動電極に対応するデータをそれぞれ臨時貯蔵するための一対のデータ貯蔵部を含み、前記各データ貯蔵部の第１及び第２貯蔵領域に３Ｎ／２ビットＲＧＢデータをＱ／２回にかけて順次に貯蔵すると同時に、以前データが貯蔵された第３及び第４貯蔵領域から（Ｎ／２）×（Ｑ／２）ビットデータを交互に６回にかけて出力する動作をかえながらＧ／２回反復実行するデータインターフェース部と、前記データインターフェース部から提供される（Ｎ／２）×（Ｑ／２）ビットデータを奇数番目と偶数番目の集積回路に交互に３＊（Ｇ／２）回にかけて順次に並列入力し、入力されたピクセルデータにＬ／２個のアドレス電極を駆動するために、Ｎ／２個の入力ピンとＰ（Ｐは３とＮ／２の公倍数）個の出力ピンを有するＱ（ＱはＬ／２Ｐの分け前より大きい最小常数）個のアドレス電極駆動集積回路をそれぞれ含む上部及び下部アドレス電極駆動部を具えることを特徴とする。
【００１８】
本発明の第３方法は、１ラインごとにＬ（≦３Ｎ×Ｍ；ＮはＲＧＢそれぞれの１ワードのビット数、ＭはＳ／Ｎの分け前より大きい最小常数、Ｓはライン当たりＲＧＢそれぞれのサンプル数）個の１ビットピクセルデータを貯蔵したフレームメモリからＮ／２個の入力ピンとＰ（Ｐは３とＮ／２の公倍数）個の出力ピンを有するＱ（ＱはＬ／２Ｐの分け前より大きい最小常数）個のアドレス電極駆動集積回路にピクセルデータをインターフェーシングするデータインターフェーシング方法において、前記フレームメモリから１／２ライン分量のデータごとにＭ個の３Ｎ／２ビットＲＧＢデータ列のうちＡ＋Ｇ（ｎ−１）（Ａは各データグループの初期アドレス値、ＧはＭ／Ｑの分け前より大きい最小常数でグループ数を示す。１≦ｎ≦Ｑ／２）番目３Ｎ／２ビットＲＧＢデータをＱ／２回にかけて順次に読み出す動作を１ライン分量のデータごとにＧ回繰り返して遂行する段階と、前記読み出された３Ｎ／２ビットＲＧＢデータをＱ／２回にかけて第１貯蔵領域に順次にそれぞれ貯蔵すると同時に、以前データが貯蔵された第２貯蔵領域から（Ｎ／２）×（Ｑ／２）ビットデータを３回にかけて連続的に出力する段階と、前記第１及び第２貯蔵領域に対して前記貯蔵及び出力することをかえながらＧ回反復実行する段階を具える。
【００１９】
本発明の第３装置は、３Ｓ＊Ｈ（Ｓはライン当たりＲ，Ｇ，Ｂそれぞれのサンプル数、Ｈは水平走査線数）解像度を有し、３Ｓ個のストリップ形Ｒ，Ｇ，Ｂアドレス電極を交互に分けてパネルの上下でそれぞれ駆動する平板ディスプレイパネルを有する平板ディスプレイ装置において、１ラインごとにＬ（≦３Ｎ×Ｍ；ＮはＲＧＢそれぞれの１ワードのビット数、ＭはＳ／Ｎの分け前より大きい最小常数、Ｓはライン当たりＲＧＢそれぞれのサンプル数）個の１ビットピクセルデータを有しＨ／２個の走査線を有するＮ個のサブフィールドデータを飛越走査方式で第１フレームメモリ領域に記入し、同時に以前Ｎ個のサブフィールドデータが貯蔵された第２メモリ領域から１ライン分量のデータごとにＭ個の３ＮビットＲＧＢデータ列のうちＡ＋Ｇ（ｎ−１）（Ａは各データグループの初期アドレス値、ＧはＳ／Ｑの分け前より大きい最小常数でグループ数を示す。１≦ｎ≦Ｑ／２）番目３ＮビットＲＧＢデータをＱ回にかけて順次に読み出す動作を１ライン分量のデータごとにＧ回反復して順次走査方式で遂行するメモリ部と、上部及び下部駆動電極に対応するデータをそれぞれ臨時貯蔵するための一対のデータ貯蔵部を含み、前記各データ貯蔵部の第１貯蔵領域に３Ｎ／２ビットＲＧＢデータをＱ／２回にかけて順次に貯蔵すると同時に、以前データが貯蔵された第２貯蔵領域から（Ｎ／２）×（Ｑ／２）ビットデータを３回にかけて連続的に出力する動作をかえながらＧ回反復実行するデータインターフェース部と、前記データインターフェース部から提供される（Ｎ／２）×（Ｑ／２）ビットデータを奇数番目と偶数番目の集積回路に連続して３回ずつ交互にＧ回にかけて順次に並列入力し、入力されたピクセルデータにＬ／２個のアドレス電極を駆動するために、Ｎ／２個の入力ピンとＰ（Ｐは３とＮ／２の公倍数）個の出力ピンを有するＱ（ＱはＬ／２Ｐの分け前より大きい最小常数）個のアドレス電極駆動集積回路をそれぞれ含む上部及び下部アドレス電極駆動部を具えることを特徴とする。
【００２０】
以上のような本発明の目的と別の特徴及び長所などは次ぎに参照する本発明のいくつかの好適な実施例に対する以下の説明から明確になるであろう。
【００２１】
【発明の実施の形態】
以下、添付図面に基づいて本発明の好適な実施例により説明する。
第１実施例
図１に本発明による平板ディスプレイ装置の望ましい一実施例であるＰＤＰ−ＴＶの回路ブロック構成を示す。一実施例のＰＤＰ−ＴＶ構成では大きくＮＴＳＣ複合映像信号をＰＤＰ−ＴＶシステムに適合な信号形態で転換する映像処理部と処理された映像データをパネルディスプレイするための駆動回路部で構成される。
【００２２】
概略的にアンテナを通して受信される複合映像信号は音声及び映像信号処理部１０でアナログ処理されＡＤＣ１２で一定の映像データでディジタル化される。この映像データは再びデータ処理部１４のデータ再配列部１４ａ、メモリ部１４ｂ、データインターフェース部１４ｃを通してＰＤＰの階調処理特性に符合されるデータストリームの形態でアドレス電極駆動部２０，２２に提供される。
【００２３】
そのほかに、タイミングコントローラ部１６と高電圧発生部１８はアドレス、スキャン及び維持電極駆動部２０，２２，２４，２６で必要とする高電圧制御パルスを出力し、電源部３０は交流電源ＡＣＶを入力にして全体システムで必要とするすべての直流電圧ＤＣＶを生成供給する。
【００２４】
音声及び映像信号処理部１０ではＮＴＳＣ複合映像信号の入力を受けてアナログＲＧＢと同期信号Ｈ．Ｖ ＳＹＮＣを分離し、輝度信号の平均値に該当する平均画面レベル（ＡＰＬ：Average Picture Level)を求めてＡＤＣ１２に提供する。
【００２５】
ＮＴＳＣ複合映像信号は飛越走査方式で１フレームが偶数と奇数の２フィールドで構成されており、水平同期信号は１５．７３ＫＨｚ、垂直同期信号は６０Ｈｚの周波数を有する。複合映像信号から分離した音声信号はオーディオ増幅器を経て直接スピーカに出力する。
【００２６】
ＡＤＣ１２はアナログＲＧＢ信号を入力されディジタルデータに変換してデータ処理部１４に出力し、ディジタルデータはＰＤＰ−ＴＶシステムの明るさの改善のために変換された形態の映像データである。ＡＤＣ１２ではアナログＲＧＢ及びＡＰＬ信号を量子化させるのに適切の信号レベルに増幅し、垂直及び水平同期信号を一定の位相に変換する。また、ＡＤＣ１２ではサンプリングクロックを入力同期信号に同期されたクロックに使用するためにＰＬＬを使用してクロックを生成する。
【００２７】
ＰＬＬは入力同期信号の位相とループから出力された可変パルスの位相を比較して入力同期信号に同期されたクロックを出力する。もしも、入力同期信号に同期されたクロックを使用しない場合にはディスプレイされる映像の垂直直線性が保障されない。
【００２８】
また、ＡＤＣ１２ではサンプリング領域の垂直位置と水平位置を設定する。垂直位置区間は入力信号のうち映像情報があるラインのみを設定し、水平位置区間は垂直位置に設定されたラインのうち映像情報がある時間のみを設定する。垂直位置区間と水平位置区間はサンプリングをする基準になる。垂直位置区間は次の＜表１＞に示すように２４０ラインずつ、総４８０ラインが選択される。水平位置区間はラインごとに最小８５３個のサンプリングクロックが存在できる時間にならなければならない。
【００２９】
【表１】
【００３０】
また、ＡＤＣ１２ではＲＧＢデータをＰＤＰの明るさ特性に符合するデータにマッピングして出力する。すなわち、ＡＤＣ１２はＲＯＭにいくつかのベクタテーブルを具備して、ディジタル化されたＡＰＬデータにより最適のベクタテーブルを１：１マッピングして改善されたＲＧＢデータ形態でデータ処理部１４に提供する。
【００３１】
データ処理部１４のデータ再配列部１４ａではＰＤＰの階調処理のためには１フィールドの映像データを複数個のサブフィールドに再構成した後に最再上位ビットから最下位ビットまで再配列する必要がある。
【００３２】
データ再配列部１４ａは第１及び第２シフトレジスタ３２，３４、Ｄフリップフロップ及びマルチプレクサ３６、第１及び第２バッファ３８，４０、ロジック制御部４２で構成され並列で提供される映像データがフレームメモリの一つのアドレスに同一の加重値を有するビットで貯蔵されるように再配列する。
【００３３】
第１シフトレジスタ３２が第１シフトクロック信号ＣＬＫ１に応じて８個の８ビットサンプル映像データをロードする間に、第２シフトレジスタ３４では第２シフトクロック信号ＣＬＫ２に応じて以前にロードされた８個の８ビットサンプル映像データが最上位ビットから最下位ビット順に順次にシフトしながら出力される。Ｄフリップフロップ及びマルチプレクサ３６は第１制御信号Ｓ１に応じてこれらのうちシフトモードで出力される同一加重値のデータを選択して第１及び第２バッファ３８，４０に供給する。第１及び第２バッファ３８，４０は第２制御信号Ｓ２に応じて再配列された映像データをライトモードのフレームメモリに連結させる動作を遂行する。
【００３４】
ロジック制御部４２では同期信号Ｈ．Ｖ ＳＹＮＣとメインクロック信号ＭＣＬＫを入力して第１及び第２シフトクロック信号ＣＬＫ１，ＣＬＫ２と第１及び第２制御信号Ｓ１，Ｓ２をそれぞれ発生する。
【００３５】
データ処理部１４のメモリ部１４ｂは第１及び第２フレームメモリ４４，４６、データセレクタ４８、クロック発生部５０、ライト及びリードアドレス生成部５２，５４、アドレスセレクタ５６で構成される。
【００３６】
各フレームメモリ４４，４６には奇数フィールドデータと偶数フィールドデータが飛越走査方式で順次貯蔵される。
【００３７】
データセレクタ４８は第１及び第２フレームメモリ４４，４６のうちリードライトモードで出力される映像データを選択してデータインターフェース部１４ｃに提供する。
【００３８】
クロック発生部５０は同期信号Ｈ．Ｖ ＳＹＮＣとメインクロックＭＣＬＫを入力してライト及びリードアドレスクロック及びメモリを駆動するのに必要なその他のすべてのロジック制御パルスを生成供給する。
【００３９】
ライト及びリードアドレス生成部５２，５４はインターレース方式で入力される映像データをノンインターレース方式に変換してディスプレイするためにライトアドレスとリードアドレスの順番が異なる。すなわち、ライト及びリードアドレス生成部５２，５４はメモリ部１４ｂに貯蔵された１フレームの映像データを読み出すために１ライン分量の奇数ラインデータをリードした後偶数ラインデータをリードする動作を反復遂行する。また、各ライン分量のデータリード動作はデータインターフェース部１４ｃの貯蔵領域の大きさにより数回にかけて反復遂行される。
【００４０】
例えば、貯蔵領域の大きさがラインサイズの１／５である場合にはライト及びリードアドレス生成部５２，５４は１０７個の２４ビットＲＧＢデータ列のうちＡ＋５（ｎ−１）（Ａは各データグループの初期アドレス値、１≦ｎ≦２２）番目２４ビットＲＧＢデータを２２回にかけて順次に読み出す動作を５回にかけて反復遂行する。
【００４１】
また、ＰＤＰ階調処理上１フィールドを８個のサブフィールドで分けて、各サブフィールドに該当する映像データを順にリードしてデータインターフェース部１６に提供しなければならないためにライト順番とは構造的に大変異なるリード順番を有する。それで、設計したメモリマップ構成によるライトアドレス生成器５２とリードアドレス生成器５４が必要であり、アドレスセレクタ５６は第１及び第２フレームメモリ４４，４６の各動作モードにより該当アドレスを提供する。
【００４２】
図３には本発明によるデータインターフェース部の望ましい一実施例の構成を示す。データインターフェース部１４ｃはメモリ部１４ｂから出力されるＲＧＢデータを表示部２８のＲＧＢ画素配置に合うように再配列してアドレス駆動ＩＣに供給する。すなわち、データインターフェース部はメモリから提供されるＲＧＢデータを臨時貯蔵して上部及び下部アドレス電極駆動部２０，２２で要求するデータ形態に合わせて提供する。
【００４３】
データインターフェース部１４ｃは一対のデータ貯蔵部６０，６２を含む。一対のデータ貯蔵部６０，６２は上部及び下部アドレス電極駆動部２０，２２にそれぞれ対応する。メモリから提供される２４ビットデータのうち上部アドレス電極に対応する１２ビットデータはデータ貯蔵部６０に提供され、下部アドレス電極に対応される１２ビットデータはデータ貯蔵部６２に提供される。
【００４４】
各データ貯蔵部６０，６２はそれぞれ第１貯蔵領域６０ａ，６２ａと第２貯蔵領域６０ｂ，６２ｂを含む。各貯蔵領域には２２個の１２ビットデータを貯蔵する。各貯蔵領域は８８ビットデータを３回にかけて出力する。
【００４５】
図４はデータ貯蔵部の詳細構成を示す。各貯蔵領域は２２個の１２ビット入力バッファ６４と、１２コラム＊２２ローのＤフリップフロップ６６、３個の８８ビット出力バッファ６８で構成される。各１２ビット入力バッファ６４は２２個のイネーブル信号ＩＥＮ１−ＩＥＮ２２にそれぞれ応じて順次にイネーブルされ１２ビットデータを各ローの１２個Ｄフリップフロップに提供する。各８８ビット出力バッファ６４は３個のイネーブル信号ＯＥＮ１−ＯＥＮ３にそれぞれ応じて順次にイネーブルされ４コラム＊２２ローのＤフリップフロップにラッチされた８８ビットデータを並列出力する。出力選択器７０は第１及び第２貯蔵領域から出力される３回の８８ビット出力データを５回にかけて交互に選択する。
【００４６】
図５を参照すると、一実施例のデータインターフェーシングはメモリから提供される２２回の１２ビットデータを第１貯蔵領域６０ａに順次に貯蔵し、同時に第２貯蔵領域６０ｂに以前に貯蔵されたデータを３回にかけて８８ビットデータに出力する。従って、このような貯蔵及び出力動作が５回にかけて反復実行されることにより１ライン分のデータがアドレス電極駆動部から要求されるデータ形態で提供される。すなわち、メモリからは図５のＡに示すように、１ライン分の上部アドレス電極用１２８０個のデータを５個のデータグループＧ１−Ｇ５に区分して提供すると、データインターフェース部では図５のＢ及びＣに示すように、１グループのデータが貯蔵される間に以前に貯蔵された別のグループのデータを出力する。各グループデータは３回にかけて８８ビットデータに出力されるために図５のＤに示すように、１ライン分量の１２８０個のデータが総１５回にかけて電極駆動部に提供される。
【００４７】
高電圧発生部１８はタイミングコントローラ部１６で出力される各種ロジックレベルの制御パルスにより直流高電圧を組合して上下部アドレス電極駆動部２０，２２、スキャン電極駆動部２４、維持電極駆動部２６で必要とする制御パルスを生成してＰＤＰが駆動できるようにする。アドレス電極駆動部ではデータインターフェース部１４ｃから提供されるデータの電圧レベルを適合な電圧レベルに高めて表示部２８に選択的記入が可能なようにする。
【００４８】
図６にはアドレス電極駆動部２０，２２の詳細構成を示す。各アドレス電極駆動部は２２個の駆動集積回路ＤＩＣ１−ＤＩＣ２２を含む。各駆動集積回路は４ビット入力ピンと６０ビット出力ピンを有して４ビットデータを総１５回入力してストリップ形態の６０個のＲＧＢ電極を駆動する。上部アドレス電極のうちＲ及びＢ電極は１ライン分量の奇数番目データに対応し、Ｇ電極は１ライン分量の偶数番目データに対応する。
【００４９】
このように構成された本発明の一実施例のＰＤＰの階調処理のための駆動方法はまず１フィールドをいくつかのサブフィールド２５６階調−８サブフィールドに該当する映像データを上下部アドレス電極駆動部２０，２２を通してライン単位に表示部２８に記入する。ＭＳＢデータが記入されるサブフィールドでＬＳＢサブフィールド順に放電維持パルスの個数を少なくしてこれらの組合による総放電維持期間に階調処理をする。
【００５０】
同一のデータを偶数フィールドに２回にディスプレイして、ノンインターレーススキャンによる点滅(flickering)をなくす。分けられたサブフィールド駆動順番は次のようである。
１）全画面記入及び消去
以前サブフィールドの放電維持後に選択された画素に残っている壁電荷を消去するために可視的でない程度の短い時間にすべての画素に壁電荷を記入させ、次にすべての画素を消去して残っている壁電荷をすべて消去させることによりＰＤＰを初期化させる。
【００５１】
２）データ記入
スキャン電極に順次にスキャンパルスをシフトさせながらアドレス電極を通して該当データをライン単位に記入して放電させようとする画素に選択的に壁電荷を形成させる。
【００５２】
３）放電維持
維持電極とスキャン電極との間に代わり代わりに維持パルスを供給して壁電荷が形成された画素の放電を開始維持させる。このとき、記入されなかった画素が記入された周辺画素により影響を受けて間違い放電をおこす可能性があるために維持パルス供給後ごとに小幅消去を行って正確な放電がなされるようにする。
【００５３】
第２実施例
第２実施例はメモリ部の１ライン分量のデータを６個のグループに区分する。１０７個の２４ビットＲＧＢデータ列のうちＡ＋６（ｎ−１）（Ａは各データグループの初期アドレス値、１≦ｎ≦１８）番目２４ビットＲＧＢデータを１８回にかけて順次に読み出す動作を６回にかけて反復遂行する。
【００５４】
データインターフェース部では各貯蔵領域では１８個の１２ビットデータが貯蔵される。各貯蔵領域は７６ビットデータを３回にかけて出力する。
【００５５】
すなわち、メモリ部からは図７のＡに示すように１ライン分の上部アドレス電極用１２８０個のデータを６個のデータグループＧ１−Ｇ６に区分して提供すると、データインターフェース部には図７のＢ及びＣに示すように、１グループのデータが貯蔵される間に以前に貯蔵された別のグループのデータが出力されるようにする。各グループデータは３回にかけて７６ビットデータに出力されるために図７のＤに示すように、上部アドレス電極用１ライン分量の１２８０個のデータが総１８回にかけて電極駆動部に提供される。
【００５６】
アドレス電極駆動部は１８個の駆動集積回路を含む。各駆動集積回路は４ビット入力ピンと７２ビット出力ピンを有して４ビットデータを総１８回入力してストリップ形態の７２個のＲＧＢ電極を駆動する。
【００５７】
第２実施例は一実施例に比べて処理速度が１５回から１８回にやや早くなるがデータ出力ピン数が８８個から７２個に減る。
【００５８】
第３実施例
第３実施例はメモリ部の１ライン分量のデータを１０個のグループに区分する。１０７個の２４ビットＲＧＢデータ列のうちＡ＋１０（ｎ−１）（Ａは各データグループの初期アドレス値、１≦ｎ≦１１）番目２４ビットＲＧＢデータを３０回にかけて順次に読み出す動作を１０回にかけて反復遂行する。
【００５９】
データインターフェース部では４個の貯蔵領域を有し各貯蔵領域には１１個の１２ビットデータが貯蔵される。各貯蔵領域は４４ビットデータを３回にかけて出力する。
【００６０】
すなわち、メモリ部からは図８のＡに示すように１ライン分の上部アドレス電極用１２８０個のデータを１０個のデータグループＧ１−Ｇ１０に区分して提供すると、データインターフェース部では図８のＢ及びＣに示すように、連続する２グループのデータが貯蔵される間に以前に貯蔵された連続する異なる２グループのデータが出力されるようにする。各グループデータは交互に６回にかけて４４ビットデータに出力されるために図８のＤに示すように、上部アドレス電極用１ライン分量の１２８０個のデータが総３０回にかけて電極駆動部に提供される。
【００６１】
アドレス電極駆動部は２２個の駆動集積回路を含む。２２個の駆動集積回路のうち奇数番目と偶数番目の集積回路に交互にそれぞれ１５回の４４ビットデータがロードされる。各駆動集積回路は４ビット入力ピンと６０ビット出力ピンを有して４ビットデータを総３０回入力してストリップ形態の６０個のＲＧＢ電極を駆動する。
【００６２】
第３実施例は前述した別の実施例に比べて処理速度が３０回に早くなるがデータインターフェース部のデータ出力ピン数が４４個に減る。
【００６３】
第４実施例
第４実施例はメモリ部の１ライン分量のデータを１２個のグループに区分する。１０７個の２４ビットＲＧＢデータ列のうちＡ＋１２（ｎ−１）（Ａは各データグループの初期アドレス値、１≦ｎ≦３６）番目２４ビットＲＧＢデータを３６回にかけて順次に読み出す動作を１２回にかけて反復遂行する。
【００６４】
データインターフェース部では４個の貯蔵領域を有し各貯蔵領域では９個の１２ビットデータが貯蔵される。各貯蔵領域は３６ビットデータを３回にかけて出力する。
【００６５】
すなわち、メモリ部からは図９のＡに示すように１ライン分の上部アドレス電極用１２８０個のデータを１２個のデータグループＧ１−Ｇ１２に区分して提供すると、データインターフェース部には図９のＢ及びＣに示すように、連続する２グループのデータが貯蔵される間に以前に貯蔵された連続する別の２グループのデータが出力されるようにする。各グループデータは交互に６回にかけて３６ビットデータに出力されるために図９のＤに示すように、上部アドレス電極用１ライン分量の１２８０個のデータが総３６回にかけて電極駆動部に提供される。
【００６６】
アドレス電極駆動部は１８個の駆動集積回路を含む。１８個の駆動集積回路のうち奇数番目と偶数番目の集積回路に交互にそれぞれ１８回の３６ビットデータがロードされる。各駆動集積回路は４ビット入力ピンと７２ビット出力ピンを有して４ビットデータを総３６回入力してストリップ形態の７２個のＲＧＢ電極を駆動する。
【００６７】
第３実施例は前述した別の実施例に比べて処理速度が３６回に早くなるがデータ出力ピン数が３６個に減る。
【００６８】
第５実施例
第５実施例は第３実施例に比較すると、メモリ部からは図１０のＡに示すように１ライン分の上部アドレス電極用１２８０個のデータを１０個のデータグループＧ１−Ｇ１０に区分して提供すると、データインターフェース部では図１０のＢ及びＣに示すように、１グループのデータが貯蔵される間に以前に貯蔵された別の１グループのデータが出力されるようにする。各グループデータは連続して３回にかけて４４ビットデータに出力されるために図１０のＤに示すように、上部アドレス電極用１ライン分量の１２８０個のデータが総３０回にかけて電極駆動部に提供される。
【００６９】
アドレス電極駆動部は２２個の駆動集積回路を含む。２２個の駆動集積回路のうち奇数番目と偶数番目の集積回路に交互にそれぞれ３回ずつ４４ビットデータが５回にかけてロードされる。各駆動集積回路は４ビット入力ピンと６０ビット出力ピンを有して４ビットデータを総３０回入力してストリップ形態の６０個のＲＧＢ電極を駆動する。
【００７０】
第５実施例は前述した第１及び第３の実施例に比べてデータインターフェース部の貯蔵領域の大きさを半分に減らすことができる。
【００７１】
第６実施例
第６実施例は第４実施例に比較すると、メモリ部からは図１１のＡに示すように１ライン分の上部アドレス電極用１２８０個のデータを１２個のデータグループＧ１−Ｇ１２に区分して提供すると、データインターフェース部では図１１のＢ及びＣに示すように、１グループのデータが貯蔵される間に以前に貯蔵された別の１グループのデータが出力されるようにする。各グループデータは連続して３回にかけて３６ビットデータに出力されるために図１１のＤに示すように、上部アドレス電極用１ライン分量の１２８０個のデータが総３６回にかけて電極駆動部に提供される。
【００７２】
アドレス電極駆動部は１８個の駆動集積回路を含む。１８個の駆動集積回路のうち奇数番目と偶数番目の集積回路に交互にそれぞれ３回ずつ３６ビットデータが６回にかけてロードされる。各駆動集積回路は４ビット入力ピンと７２ビット出力ピンを有して４ビットデータを総３６回入力してストリップ形態の７２個のＲＧＢ電極を駆動する。
【００７３】
第６実施例は前述した第２及び第４の実施例に比べてデータインターフェース部の貯蔵領域の大きさを半分に減らすことができる。
【００７４】
【発明の効果】
以上で説明したように、本発明ではデータインターフェース部の貯蔵領域の大きさを従来のライン分量のサイズで１／５、１／６、１／１０または１／１２に減らすことができ、データインターフェース部の回路設計を単純化することができ、内部制御のための外部制御信号用入力ピン数を大幅的に減らすことができる。従って、データインターフェース部のＡＳＩＣ設計費用を減らすことができ、周辺回路との連結性を向上させることができるために全体的にＰＤＰ−ＴＶの原価をダウンすることができる。
【００７５】
本発明を実施例によって詳細に説明したが、本発明は実施例によって限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できるであろう。
【図面の簡単な説明】
【図１】本発明による平板ディスプレイ装置の望ましい一実施例であるＰＤＰ−ＴＶの回路ブロック構成を示す。
【図２】図１のデータ処理部のデータ再配列部及びメモリ部の望ましい一実施例を示す。
【図３】図１のデータ処理部のデータインターフェース部の望ましい一実施例を示す。
【図４】図３のデータインターフェース部の詳細回路構成を示す。
【図５】本発明によるデータインターフェーシング方法の第１実施例を示す。
【図６】図１の上部及び下部アドレス電極駆動部の構成を示す。
【図７】本発明によるデータインターフェーシング方法の第２実施例を示す。
【図８】本発明によるデータインターフェーシング方法の第３実施例を示す。
【図９】本発明によるデータインターフェーシング方法の第４実施例を示す。
【図１０】本発明によるデータインターフェーシング方法の第５実施例を示す。
【図１１】本発明によるデータインターフェーシング方法の第６実施例を示す。
【符号の説明】
１０ 映像信号処理部
１２ ＡＤＣ
１４ データ処理部
１４ａ データ再配列部
１４ｂ メモリ部
１４ｃ データインターフェース部
１６ タイミングコントローラ部
１８ 高電圧発生部
２０ 上部アドレス電極駆動部
２２ 下部アドレス電極駆動部
２４ スキャン電極駆動部
２６ 維持電極駆動部
２８ 表示部
３０ 電源部
３２ 第１シフトレジスタ
３４ 第２シフトレジスタ
３６ マルチプレクサ
３８ 第１バッファ
４０ 第２バッファ
４２ ロジック制御部
４４ 第１フレームメモリ
４６ 第２フレームメモリ
４８ データセレクタ
５０ クロック発生部
５２ ライトアドレス生成部
５４ リードアドレス生成部
５６ アドレスセレクタ
６０，６２ データ貯蔵部
【発明の属する技術分野】
本発明は平板ディスプレイ装置（ＦＰＤ：Flat Panel Display)に関するものであり、より詳細にはＲＧＢストリップ形プラズマディスプレイパネル（ＰＤＰ：Plasma Display Panel)を使用した平板ディスプレイ装置で映像データを処理してアドレス電極駆動部にピクセルデータをインターフェースする映像データ処理に関するものである。
【０００２】
【従来の技術】
最近、テレビ需要がだんだん増加しながら消費者は大きな画面と設置が比較的簡単な薄いディスプレイ装置を要求するようになり、このような期待に応じるためには既存のＣＲＴは限界があった。それで、表示面積は大きく、厚さは薄いいわゆるＦＰＤ装置への転換がなされるようになり、最近国内外的に活発に研究が進行されている。
【０００３】
このような平板ディスプレイ素子は大きく放射(emissive)素子と非放射素子で分けられる。放射素子はよく能動発光素子といい、自体的に光を出す素子をいう。代表的には電界放出表示素子、蛍光表示形素子、電子発光形素子、プラズマディスプレイパネルなどがここに当たる。非放射素子は手動発光素子と言われ、液晶表示素子、ＥＣＤ、ＥＰＩＤなどがある。
【０００４】
現在卓上時計、計算機、ノートブックコンピュータなどの液晶表示素子を採用した商品が主流をなしている。しかし、この素子もパネル製造工程上の問題でテレビでの２１インチ級以上にはまだ限界を示しており、視野角が狭く、温度変化による応答速度に欠点がある。このような液晶表示素子の短所を補完できる次世代平板ディスプレイとしてプラズマディスプレイが最近新しく注目を浴びている。
【０００５】
ＰＤＰは蛍光灯と類似の原理であり、自体発光するために、まるでＣＲＴのように大画面であっても、明るさが均一で、コントラストが高く、視野角が略１４０度以上で２１〜５５インチ級の大画面表示装置であり、最も適合したものとして知られている。液晶表示素子に比べてパネル製造工程が比較的簡単で製作費用を減らすことができる長所を有する。しかし、未だにＰＤＰがＣＲＴに比べて製作費用が高いためにメーカではこれを減らすための研究が進行されている。
【０００６】
プラズマディスプレイは放電セルの構造的差異とこれによる駆動電圧の形式により大きくＤＣ形とＡＣ形で分類される。交流タイプは正弦波交流電圧またはパルス電圧に駆動され直流タイプは直流電圧に駆動される。構造的には交流タイプは誘電体層が電極を覆っているために、これが電流制限抵抗の役割をする反面直流タイプは電極が放電空間にそのまま露出されて放電電圧が供給される間放電電流が流れる。交流タイプは電極が誘電体で被服されており、イオン衝撃を受けないために直流タイプより寿命が長い。また、分極により誘電体表面に生じる壁電荷がセル内部に記憶機能を有する長所のために表示装置での応用がより多く活用されている。
【０００７】
カラーＰＤＰでは放電特性を向上させるために別の補助電極を具備して３極構造の形態になっている。すなわち、表示のための単位セル当たり３個の電極、すなわち、データ記入のためのアドレス電極、ラインを順次にスキャンしてセル放電を維持するための維持電極、放電維持を補助するバス電極で構成されている。
【０００８】
データ記入のためのアドレス電極数は水平解像度により決定される。例えば、ライン当たりサンプル数がＲＧＢそれぞれに対して８５３個である場合には総サンプル数は２５５９個になる。それで、アドレス電極数も２５５９個が要求される。アドレス電極の配列形態がストリップ形態である場合にはＲ，Ｇ，Ｂ電極が反復的に配列される。
【０００９】
このように、数千個のアドレス電極がパネルの一側のみに配列された場合には電極駆動部の回路配置上空間的制約を受けるために、一般に１２８０個の奇数番目電極の駆動部はパネルの上端に配置し１２７９個の偶数番目の電極の駆動部はパネルの下端に配置する上下電極駆動方式を採択している（米国特許４，６９５，８３８号参照）。
【００１０】
一方、ＮＴＳＣ方式のテレビ信号をＰＤＰパネルに表示するためには、データ処理部では飛越照査方式を順次走査方式に変換し、ＰＤＰ階調処理のためのサブフィールド方式にデータを変換し、ＰＤＰパネルの上下アドレス電極を駆動するための電極駆動部にライン当たり１２８０個ずつのＲＧＢピクセルデータをアドレス電極配置に合わせて提供する必要がある。
【００１１】
通常に、ＰＤＰの映像データ処理部はディジタルＲＧＢサンプルデータを階調処理するためのサブフィールドデータに再配列するデータ再配列部、走査方式を変換するためのフレームメモリ部と、データインターフェース部と、タイミングコントロール部を含む。特に、データインターフェース部はメモリから提供された１ライン分量の２５５９個のピクセルデータをラッチする間に以前にラッチされた２５５９個のピクセルデータを上下電極配置に合うように上部及び下部電極駆動部に出力する。このようなデータインターフェース部は応用注文形集積回路（ＡＳＩＣ：Application Specific Integrated Circuit)で構成され、２ライン分のピクセルデータを貯蔵するための５１１８個のデータラッチとデータ入力のためのデマルチプレクサ及びデータ出力のためのマルチプレクサで構成される。
【００１２】
ＡＳＩＣで構成されたデータインターフェース部の構成はメモリ部とアドレス電極駆動部のデータ入出力構成により従属されるために、システム設計者はデータインターフェース部の設計時入出力ピン数、内部回路構成の複雑度、データの入出力ラインパターンなどを深く考えなければならない。
【００１３】
【発明が解決しようとする課題】
従って、本発明は以上のような従来技術の問題点を解決するためのものであり、本発明の目的はデータインターフェース部のデータ臨時貯蔵領域のサイズを１ライン分量未満に減らすことにより、回路構成を簡単にし外部接続ピン数を減らして製品のコストをダウンすることができる平板ディスプレイ装置及びデータインターフェーシング方法を提供することにある。
【００１４】
【課題を解決するための手段】
前記目的を達成するための本発明の第１方法は、１ラインごとにＬ（≦３Ｎ×Ｍ；ＮはＲＧＢそれぞれの１ワードのビット数、ＭはＳ／Ｎの分け前より大きい最小常数、Ｓはライン当たりＲＧＢそれぞれのサンプル数）個の１ビットピクセルデータを貯蔵したフレームメモリからＮ／２個の入力ピンとＰ（Ｐは３とＮ／２の公倍数）個の出力ピンを有するＱ（ＱはＬ／２Ｐの分け前より大きい最小常数）個のアドレス電極駆動集積回路にピクセルデータをインターフェーシングするデータインターフェーシング方法において、前記フレームメモリから１／２ライン分量のデータごとにＭ個の３Ｎ／２ビットＲＧＢデータ列のうちＡ＋Ｇ（ｎ−１）（Ａは各データグループの初期アドレス値、ＧはＭ／Ｑの分け前より大きい最小常数でグループ数を示す。１≦ｎ≦Ｑ番目３Ｎ／２ビットＲＧＢデータをＱ回にかけて順次に読み出す動作を１／２ライン分量のデータごとにＧ回繰り返して遂行する段階と、前記読み出された３Ｎ／２ビットＲＧＢデータをＱ回にかけて第１貯蔵領域に貯蔵すると同時に、以前データが貯蔵された第２貯蔵領域から（Ｎ／２）×Ｑビットデータ列を３回にかけて出力する段階と、前記第１及び第２貯蔵領域に対して貯蔵及び出力することをかえながらＧ回反復実行する段階を具えることを特徴とする。
【００１５】
本発明の第１装置は３Ｓ＊Ｈ（Ｓはライン当たりＲ，Ｇ，Ｂそれぞれのサンプル数、Ｈは水平走査線数）解像度を有し、３Ｓ個のストリップ形Ｒ，Ｇ，Ｂアドレス電極を交互に分けてパネルの上下にそれぞれ配置された上部及び下部アドレス電極駆動部によりそれぞれ駆動する平板ディスプレイパネルを有する平板ディスプレイ装置において、１ラインごとにＬ（≦３Ｎ×Ｍ；ＮはＲＧＢそれぞれの１ワードのビット数、ＭはＳ／Ｎの分け前より大きい最小常数、Ｓはライン当たりＲＧＢそれぞれのサンプル数）個の１ビットピクセルデータを有しＨ／２個の走査線を有するＮ個のサブフィールドデータを飛越走査方式で第１フレームメモリ領域に記入し、同時に以前Ｎ個のサブフィールドデータが貯蔵された第２メモリ領域から１ライン分量のデータごとにＭ個の３ＮビットＲＧＢデータ列のうちＡ＋Ｇ（ｎ−１）（Ａは各データグループの初期アドレス値、ＧはＳ／Ｑの分け前より大きい最小常数でグループ数を示す。１≦ｎ≦Ｑ）番目３ＮビットＲＧＢデータをＱ回にかけて順次に読み出す動作を１ライン分量のデータごとにＧ回反復して順次走査方式で遂行するメモリ部と、上部及び下部駆動電極に対応するデータをそれぞれ臨時貯蔵するための一対のデータ貯蔵部を含み、前記各データ貯蔵部の第１貯蔵領域に３Ｎ／２ビットＲＧＢデータをＱ回にかけて順次に貯蔵すると同時に、以前データが貯蔵された第２貯蔵領域から（Ｎ／２）×Ｑビットデータを３回にかけて出力する動作をかえながらＧ回反復実行するデータインターフェース部と、前記データインターフェース部から提供される（Ｎ／２）×Ｑビットデータを３＊Ｇ回にかけて順次に並列入力し、入力されたピクセルデータにＬ／２個のアドレス電極を駆動するために、Ｎ／２個の入力ピンとＰ（Ｐは３とＮ／２の公倍数）個の出力ピンを有するＱ（ＱはＬ／２Ｐの分け前より大きい最小常数）個のアドレス電極駆動集積回路をそれぞれ含む上部及び下部アドレス電極駆動部を具えることを特徴とする。
【００１６】
本発明の第２方法は、１ラインごとにＬ（≦３Ｎ×Ｍ；ＮはＲＧＢそれぞれの１ワードのビット数、ＭはＳ／Ｎの分け前より大きい最小常数、Ｓはライン当たりＲＧＢそれぞれのサンプル数）個の１ビットピクセルデータを貯蔵したフレームメモリからＮ／２個の入力ピンとＰ（Ｐは３とＮ／２の公倍数）個の出力ピンを有するＱ（ＱはＬ／２Ｐの分け前より大きい最小常数）個のアドレス電極駆動集積回路にピクセルデータをインターフェーシングするデータインターフェーシング方法において、前記フレームメモリから１ライン分量のデータごとにＭ個の３Ｎ／２ビットＲＧＢデータ列のうちＡ＋Ｇ（ｎ−１）（Ａは各データグループの初期アドレス値、ＧはＳ／（Ｑ／２）の分け前より大きい最小常数でグループ数を示す。１≦ｎ≦Ｑ／２）番目３Ｎ／２ビットＲＧＢデータをＱ／２回にかけて順次に読み出す動作を１ライン分量のデータごとにＧ回繰り返して遂行する段階と、前記読み出された３Ｎ／２ビットＲＧＢデータをＱ／２回にかけて第１及び第２貯蔵領域に順次にそれぞれ貯蔵すると同時に、以前データが貯蔵された第３及び第４貯蔵領域から（Ｎ／２）×（Ｑ／２）ビットデータを交互に６回にかけて出力する段階と、前記第１及び第２貯蔵領域と前記第３及び第４貯蔵領域とに対して前記貯蔵及び出力することをかえながらＧ／２回反復実行する段階を具えることを特徴とする。
【００１７】
本発明の第２装置は、３Ｓ＊Ｈ（Ｓはライン当たりＲ，Ｇ，Ｂそれぞれのサンプル数、Ｈは水平走査線数）解像度を有し、３Ｓ個のストリップ形Ｒ，Ｇ，Ｂアドレス電極を交互に分けてパネルの上下でそれぞれ駆動する平板ディスプレイパネルを有する平板ディスプレイ装置において、１ラインごとにＬ（≦３Ｎ×Ｍ；ＮはＲＧＢそれぞれの１ワードのビット数、ＭはＳ／Ｎの分け前より大きい最小常数、Ｓはライン当たりＲＧＢそれぞれのサンプル数）個の１ビットピクセルデータを有しＨ／２個の走査線を有するＮ個のサブフィールドデータを飛越走査方式で第１フレームメモリ領域に記入し、同時に以前Ｎ個のサブフィールドデータが貯蔵された第２メモリ領域から１ライン分量のデータごとにＭ個の３ＮビットＲＧＢデータ列のうちＡ＋Ｇ（ｎ−１）（Ａは各データグループの初期アドレス値、ＧはＳ／Ｑの分け前より大きい最小常数でグループ数を示す。１≦ｎ≦Ｑ／２）番目３ＮビットＲＧＢデータをＱ回にかけて順次に読み出す動作を１ライン分量のデータごとにＧ回反復して順次走査方式で遂行するメモリ部と、上部及び下部駆動電極に対応するデータをそれぞれ臨時貯蔵するための一対のデータ貯蔵部を含み、前記各データ貯蔵部の第１及び第２貯蔵領域に３Ｎ／２ビットＲＧＢデータをＱ／２回にかけて順次に貯蔵すると同時に、以前データが貯蔵された第３及び第４貯蔵領域から（Ｎ／２）×（Ｑ／２）ビットデータを交互に６回にかけて出力する動作をかえながらＧ／２回反復実行するデータインターフェース部と、前記データインターフェース部から提供される（Ｎ／２）×（Ｑ／２）ビットデータを奇数番目と偶数番目の集積回路に交互に３＊（Ｇ／２）回にかけて順次に並列入力し、入力されたピクセルデータにＬ／２個のアドレス電極を駆動するために、Ｎ／２個の入力ピンとＰ（Ｐは３とＮ／２の公倍数）個の出力ピンを有するＱ（ＱはＬ／２Ｐの分け前より大きい最小常数）個のアドレス電極駆動集積回路をそれぞれ含む上部及び下部アドレス電極駆動部を具えることを特徴とする。
【００１８】
本発明の第３方法は、１ラインごとにＬ（≦３Ｎ×Ｍ；ＮはＲＧＢそれぞれの１ワードのビット数、ＭはＳ／Ｎの分け前より大きい最小常数、Ｓはライン当たりＲＧＢそれぞれのサンプル数）個の１ビットピクセルデータを貯蔵したフレームメモリからＮ／２個の入力ピンとＰ（Ｐは３とＮ／２の公倍数）個の出力ピンを有するＱ（ＱはＬ／２Ｐの分け前より大きい最小常数）個のアドレス電極駆動集積回路にピクセルデータをインターフェーシングするデータインターフェーシング方法において、前記フレームメモリから１／２ライン分量のデータごとにＭ個の３Ｎ／２ビットＲＧＢデータ列のうちＡ＋Ｇ（ｎ−１）（Ａは各データグループの初期アドレス値、ＧはＭ／Ｑの分け前より大きい最小常数でグループ数を示す。１≦ｎ≦Ｑ／２）番目３Ｎ／２ビットＲＧＢデータをＱ／２回にかけて順次に読み出す動作を１ライン分量のデータごとにＧ回繰り返して遂行する段階と、前記読み出された３Ｎ／２ビットＲＧＢデータをＱ／２回にかけて第１貯蔵領域に順次にそれぞれ貯蔵すると同時に、以前データが貯蔵された第２貯蔵領域から（Ｎ／２）×（Ｑ／２）ビットデータを３回にかけて連続的に出力する段階と、前記第１及び第２貯蔵領域に対して前記貯蔵及び出力することをかえながらＧ回反復実行する段階を具える。
【００１９】
本発明の第３装置は、３Ｓ＊Ｈ（Ｓはライン当たりＲ，Ｇ，Ｂそれぞれのサンプル数、Ｈは水平走査線数）解像度を有し、３Ｓ個のストリップ形Ｒ，Ｇ，Ｂアドレス電極を交互に分けてパネルの上下でそれぞれ駆動する平板ディスプレイパネルを有する平板ディスプレイ装置において、１ラインごとにＬ（≦３Ｎ×Ｍ；ＮはＲＧＢそれぞれの１ワードのビット数、ＭはＳ／Ｎの分け前より大きい最小常数、Ｓはライン当たりＲＧＢそれぞれのサンプル数）個の１ビットピクセルデータを有しＨ／２個の走査線を有するＮ個のサブフィールドデータを飛越走査方式で第１フレームメモリ領域に記入し、同時に以前Ｎ個のサブフィールドデータが貯蔵された第２メモリ領域から１ライン分量のデータごとにＭ個の３ＮビットＲＧＢデータ列のうちＡ＋Ｇ（ｎ−１）（Ａは各データグループの初期アドレス値、ＧはＳ／Ｑの分け前より大きい最小常数でグループ数を示す。１≦ｎ≦Ｑ／２）番目３ＮビットＲＧＢデータをＱ回にかけて順次に読み出す動作を１ライン分量のデータごとにＧ回反復して順次走査方式で遂行するメモリ部と、上部及び下部駆動電極に対応するデータをそれぞれ臨時貯蔵するための一対のデータ貯蔵部を含み、前記各データ貯蔵部の第１貯蔵領域に３Ｎ／２ビットＲＧＢデータをＱ／２回にかけて順次に貯蔵すると同時に、以前データが貯蔵された第２貯蔵領域から（Ｎ／２）×（Ｑ／２）ビットデータを３回にかけて連続的に出力する動作をかえながらＧ回反復実行するデータインターフェース部と、前記データインターフェース部から提供される（Ｎ／２）×（Ｑ／２）ビットデータを奇数番目と偶数番目の集積回路に連続して３回ずつ交互にＧ回にかけて順次に並列入力し、入力されたピクセルデータにＬ／２個のアドレス電極を駆動するために、Ｎ／２個の入力ピンとＰ（Ｐは３とＮ／２の公倍数）個の出力ピンを有するＱ（ＱはＬ／２Ｐの分け前より大きい最小常数）個のアドレス電極駆動集積回路をそれぞれ含む上部及び下部アドレス電極駆動部を具えることを特徴とする。
【００２０】
以上のような本発明の目的と別の特徴及び長所などは次ぎに参照する本発明のいくつかの好適な実施例に対する以下の説明から明確になるであろう。
【００２１】
【発明の実施の形態】
以下、添付図面に基づいて本発明の好適な実施例により説明する。
第１実施例
図１に本発明による平板ディスプレイ装置の望ましい一実施例であるＰＤＰ−ＴＶの回路ブロック構成を示す。一実施例のＰＤＰ−ＴＶ構成では大きくＮＴＳＣ複合映像信号をＰＤＰ−ＴＶシステムに適合な信号形態で転換する映像処理部と処理された映像データをパネルディスプレイするための駆動回路部で構成される。
【００２２】
概略的にアンテナを通して受信される複合映像信号は音声及び映像信号処理部１０でアナログ処理されＡＤＣ１２で一定の映像データでディジタル化される。この映像データは再びデータ処理部１４のデータ再配列部１４ａ、メモリ部１４ｂ、データインターフェース部１４ｃを通してＰＤＰの階調処理特性に符合されるデータストリームの形態でアドレス電極駆動部２０，２２に提供される。
【００２３】
そのほかに、タイミングコントローラ部１６と高電圧発生部１８はアドレス、スキャン及び維持電極駆動部２０，２２，２４，２６で必要とする高電圧制御パルスを出力し、電源部３０は交流電源ＡＣＶを入力にして全体システムで必要とするすべての直流電圧ＤＣＶを生成供給する。
【００２４】
音声及び映像信号処理部１０ではＮＴＳＣ複合映像信号の入力を受けてアナログＲＧＢと同期信号Ｈ．Ｖ ＳＹＮＣを分離し、輝度信号の平均値に該当する平均画面レベル（ＡＰＬ：Average Picture Level)を求めてＡＤＣ１２に提供する。
【００２５】
ＮＴＳＣ複合映像信号は飛越走査方式で１フレームが偶数と奇数の２フィールドで構成されており、水平同期信号は１５．７３ＫＨｚ、垂直同期信号は６０Ｈｚの周波数を有する。複合映像信号から分離した音声信号はオーディオ増幅器を経て直接スピーカに出力する。
【００２６】
ＡＤＣ１２はアナログＲＧＢ信号を入力されディジタルデータに変換してデータ処理部１４に出力し、ディジタルデータはＰＤＰ−ＴＶシステムの明るさの改善のために変換された形態の映像データである。ＡＤＣ１２ではアナログＲＧＢ及びＡＰＬ信号を量子化させるのに適切の信号レベルに増幅し、垂直及び水平同期信号を一定の位相に変換する。また、ＡＤＣ１２ではサンプリングクロックを入力同期信号に同期されたクロックに使用するためにＰＬＬを使用してクロックを生成する。
【００２７】
ＰＬＬは入力同期信号の位相とループから出力された可変パルスの位相を比較して入力同期信号に同期されたクロックを出力する。もしも、入力同期信号に同期されたクロックを使用しない場合にはディスプレイされる映像の垂直直線性が保障されない。
【００２８】
また、ＡＤＣ１２ではサンプリング領域の垂直位置と水平位置を設定する。垂直位置区間は入力信号のうち映像情報があるラインのみを設定し、水平位置区間は垂直位置に設定されたラインのうち映像情報がある時間のみを設定する。垂直位置区間と水平位置区間はサンプリングをする基準になる。垂直位置区間は次の＜表１＞に示すように２４０ラインずつ、総４８０ラインが選択される。水平位置区間はラインごとに最小８５３個のサンプリングクロックが存在できる時間にならなければならない。
【００２９】
【表１】
また、ＡＤＣ１２ではＲＧＢデータをＰＤＰの明るさ特性に符合するデータにマッピングして出力する。すなわち、ＡＤＣ１２はＲＯＭにいくつかのベクタテーブルを具備して、ディジタル化されたＡＰＬデータにより最適のベクタテーブルを１：１マッピングして改善されたＲＧＢデータ形態でデータ処理部１４に提供する。
【００３１】
データ処理部１４のデータ再配列部１４ａではＰＤＰの階調処理のためには１フィールドの映像データを複数個のサブフィールドに再構成した後に最再上位ビットから最下位ビットまで再配列する必要がある。
【００３２】
データ再配列部１４ａは第１及び第２シフトレジスタ３２，３４、Ｄフリップフロップ及びマルチプレクサ３６、第１及び第２バッファ３８，４０、ロジック制御部４２で構成され並列で提供される映像データがフレームメモリの一つのアドレスに同一の加重値を有するビットで貯蔵されるように再配列する。
【００３３】
第１シフトレジスタ３２が第１シフトクロック信号ＣＬＫ１に応じて８個の８ビットサンプル映像データをロードする間に、第２シフトレジスタ３４では第２シフトクロック信号ＣＬＫ２に応じて以前にロードされた８個の８ビットサンプル映像データが最上位ビットから最下位ビット順に順次にシフトしながら出力される。Ｄフリップフロップ及びマルチプレクサ３６は第１制御信号Ｓ１に応じてこれらのうちシフトモードで出力される同一加重値のデータを選択して第１及び第２バッファ３８，４０に供給する。第１及び第２バッファ３８，４０は第２制御信号Ｓ２に応じて再配列された映像データをライトモードのフレームメモリに連結させる動作を遂行する。
【００３４】
ロジック制御部４２では同期信号Ｈ．Ｖ ＳＹＮＣとメインクロック信号ＭＣＬＫを入力して第１及び第２シフトクロック信号ＣＬＫ１，ＣＬＫ２と第１及び第２制御信号Ｓ１，Ｓ２をそれぞれ発生する。
【００３５】
データ処理部１４のメモリ部１４ｂは第１及び第２フレームメモリ４４，４６、データセレクタ４８、クロック発生部５０、ライト及びリードアドレス生成部５２，５４、アドレスセレクタ５６で構成される。
【００３６】
各フレームメモリ４４，４６には奇数フィールドデータと偶数フィールドデータが飛越走査方式で順次貯蔵される。
【００３７】
データセレクタ４８は第１及び第２フレームメモリ４４，４６のうちリードライトモードで出力される映像データを選択してデータインターフェース部１４ｃに提供する。
【００３８】
クロック発生部５０は同期信号Ｈ．Ｖ ＳＹＮＣとメインクロックＭＣＬＫを入力してライト及びリードアドレスクロック及びメモリを駆動するのに必要なその他のすべてのロジック制御パルスを生成供給する。
【００３９】
ライト及びリードアドレス生成部５２，５４はインターレース方式で入力される映像データをノンインターレース方式に変換してディスプレイするためにライトアドレスとリードアドレスの順番が異なる。すなわち、ライト及びリードアドレス生成部５２，５４はメモリ部１４ｂに貯蔵された１フレームの映像データを読み出すために１ライン分量の奇数ラインデータをリードした後偶数ラインデータをリードする動作を反復遂行する。また、各ライン分量のデータリード動作はデータインターフェース部１４ｃの貯蔵領域の大きさにより数回にかけて反復遂行される。
【００４０】
例えば、貯蔵領域の大きさがラインサイズの１／５である場合にはライト及びリードアドレス生成部５２，５４は１０７個の２４ビットＲＧＢデータ列のうちＡ＋５（ｎ−１）（Ａは各データグループの初期アドレス値、１≦ｎ≦２２）番目２４ビットＲＧＢデータを２２回にかけて順次に読み出す動作を５回にかけて反復遂行する。
【００４１】
また、ＰＤＰ階調処理上１フィールドを８個のサブフィールドで分けて、各サブフィールドに該当する映像データを順にリードしてデータインターフェース部１６に提供しなければならないためにライト順番とは構造的に大変異なるリード順番を有する。それで、設計したメモリマップ構成によるライトアドレス生成器５２とリードアドレス生成器５４が必要であり、アドレスセレクタ５６は第１及び第２フレームメモリ４４，４６の各動作モードにより該当アドレスを提供する。
【００４２】
図３には本発明によるデータインターフェース部の望ましい一実施例の構成を示す。データインターフェース部１４ｃはメモリ部１４ｂから出力されるＲＧＢデータを表示部２８のＲＧＢ画素配置に合うように再配列してアドレス駆動ＩＣに供給する。すなわち、データインターフェース部はメモリから提供されるＲＧＢデータを臨時貯蔵して上部及び下部アドレス電極駆動部２０，２２で要求するデータ形態に合わせて提供する。
【００４３】
データインターフェース部１４ｃは一対のデータ貯蔵部６０，６２を含む。一対のデータ貯蔵部６０，６２は上部及び下部アドレス電極駆動部２０，２２にそれぞれ対応する。メモリから提供される２４ビットデータのうち上部アドレス電極に対応する１２ビットデータはデータ貯蔵部６０に提供され、下部アドレス電極に対応される１２ビットデータはデータ貯蔵部６２に提供される。
【００４４】
各データ貯蔵部６０，６２はそれぞれ第１貯蔵領域６０ａ，６２ａと第２貯蔵領域６０ｂ，６２ｂを含む。各貯蔵領域には２２個の１２ビットデータを貯蔵する。各貯蔵領域は８８ビットデータを３回にかけて出力する。
【００４５】
図４はデータ貯蔵部の詳細構成を示す。各貯蔵領域は２２個の１２ビット入力バッファ６４と、１２コラム＊２２ローのＤフリップフロップ６６、３個の８８ビット出力バッファ６８で構成される。各１２ビット入力バッファ６４は２２個のイネーブル信号ＩＥＮ１−ＩＥＮ２２にそれぞれ応じて順次にイネーブルされ１２ビットデータを各ローの１２個Ｄフリップフロップに提供する。各８８ビット出力バッファ６４は３個のイネーブル信号ＯＥＮ１−ＯＥＮ３にそれぞれ応じて順次にイネーブルされ４コラム＊２２ローのＤフリップフロップにラッチされた８８ビットデータを並列出力する。出力選択器７０は第１及び第２貯蔵領域から出力される３回の８８ビット出力データを５回にかけて交互に選択する。
【００４６】
図５を参照すると、一実施例のデータインターフェーシングはメモリから提供される２２回の１２ビットデータを第１貯蔵領域６０ａに順次に貯蔵し、同時に第２貯蔵領域６０ｂに以前に貯蔵されたデータを３回にかけて８８ビットデータに出力する。従って、このような貯蔵及び出力動作が５回にかけて反復実行されることにより１ライン分のデータがアドレス電極駆動部から要求されるデータ形態で提供される。すなわち、メモリからは図５のＡに示すように、１ライン分の上部アドレス電極用１２８０個のデータを５個のデータグループＧ１−Ｇ５に区分して提供すると、データインターフェース部では図５のＢ及びＣに示すように、１グループのデータが貯蔵される間に以前に貯蔵された別のグループのデータを出力する。各グループデータは３回にかけて８８ビットデータに出力されるために図５のＤに示すように、１ライン分量の１２８０個のデータが総１５回にかけて電極駆動部に提供される。
【００４７】
高電圧発生部１８はタイミングコントローラ部１６で出力される各種ロジックレベルの制御パルスにより直流高電圧を組合して上下部アドレス電極駆動部２０，２２、スキャン電極駆動部２４、維持電極駆動部２６で必要とする制御パルスを生成してＰＤＰが駆動できるようにする。アドレス電極駆動部ではデータインターフェース部１４ｃから提供されるデータの電圧レベルを適合な電圧レベルに高めて表示部２８に選択的記入が可能なようにする。
【００４８】
図６にはアドレス電極駆動部２０，２２の詳細構成を示す。各アドレス電極駆動部は２２個の駆動集積回路ＤＩＣ１−ＤＩＣ２２を含む。各駆動集積回路は４ビット入力ピンと６０ビット出力ピンを有して４ビットデータを総１５回入力してストリップ形態の６０個のＲＧＢ電極を駆動する。上部アドレス電極のうちＲ及びＢ電極は１ライン分量の奇数番目データに対応し、Ｇ電極は１ライン分量の偶数番目データに対応する。
【００４９】
このように構成された本発明の一実施例のＰＤＰの階調処理のための駆動方法はまず１フィールドをいくつかのサブフィールド２５６階調−８サブフィールドに該当する映像データを上下部アドレス電極駆動部２０，２２を通してライン単位に表示部２８に記入する。ＭＳＢデータが記入されるサブフィールドでＬＳＢサブフィールド順に放電維持パルスの個数を少なくしてこれらの組合による総放電維持期間に階調処理をする。
【００５０】
同一のデータを偶数フィールドに２回にディスプレイして、ノンインターレーススキャンによる点滅(flickering)をなくす。分けられたサブフィールド駆動順番は次のようである。
１）全画面記入及び消去
以前サブフィールドの放電維持後に選択された画素に残っている壁電荷を消去するために可視的でない程度の短い時間にすべての画素に壁電荷を記入させ、次にすべての画素を消去して残っている壁電荷をすべて消去させることによりＰＤＰを初期化させる。
【００５１】
２）データ記入
スキャン電極に順次にスキャンパルスをシフトさせながらアドレス電極を通して該当データをライン単位に記入して放電させようとする画素に選択的に壁電荷を形成させる。
【００５２】
３）放電維持
維持電極とスキャン電極との間に代わり代わりに維持パルスを供給して壁電荷が形成された画素の放電を開始維持させる。このとき、記入されなかった画素が記入された周辺画素により影響を受けて間違い放電をおこす可能性があるために維持パルス供給後ごとに小幅消去を行って正確な放電がなされるようにする。
【００５３】
第２実施例
第２実施例はメモリ部の１ライン分量のデータを６個のグループに区分する。１０７個の２４ビットＲＧＢデータ列のうちＡ＋６（ｎ−１）（Ａは各データグループの初期アドレス値、１≦ｎ≦１８）番目２４ビットＲＧＢデータを１８回にかけて順次に読み出す動作を６回にかけて反復遂行する。
【００５４】
データインターフェース部では各貯蔵領域では１８個の１２ビットデータが貯蔵される。各貯蔵領域は７６ビットデータを３回にかけて出力する。
【００５５】
すなわち、メモリ部からは図７のＡに示すように１ライン分の上部アドレス電極用１２８０個のデータを６個のデータグループＧ１−Ｇ６に区分して提供すると、データインターフェース部には図７のＢ及びＣに示すように、１グループのデータが貯蔵される間に以前に貯蔵された別のグループのデータが出力されるようにする。各グループデータは３回にかけて７６ビットデータに出力されるために図７のＤに示すように、上部アドレス電極用１ライン分量の１２８０個のデータが総１８回にかけて電極駆動部に提供される。
【００５６】
アドレス電極駆動部は１８個の駆動集積回路を含む。各駆動集積回路は４ビット入力ピンと７２ビット出力ピンを有して４ビットデータを総１８回入力してストリップ形態の７２個のＲＧＢ電極を駆動する。
【００５７】
第２実施例は一実施例に比べて処理速度が１５回から１８回にやや早くなるがデータ出力ピン数が８８個から７２個に減る。
【００５８】
第３実施例
第３実施例はメモリ部の１ライン分量のデータを１０個のグループに区分する。１０７個の２４ビットＲＧＢデータ列のうちＡ＋１０（ｎ−１）（Ａは各データグループの初期アドレス値、１≦ｎ≦１１）番目２４ビットＲＧＢデータを３０回にかけて順次に読み出す動作を１０回にかけて反復遂行する。
【００５９】
データインターフェース部では４個の貯蔵領域を有し各貯蔵領域には１１個の１２ビットデータが貯蔵される。各貯蔵領域は４４ビットデータを３回にかけて出力する。
【００６０】
すなわち、メモリ部からは図８のＡに示すように１ライン分の上部アドレス電極用１２８０個のデータを１０個のデータグループＧ１−Ｇ１０に区分して提供すると、データインターフェース部では図８のＢ及びＣに示すように、連続する２グループのデータが貯蔵される間に以前に貯蔵された連続する異なる２グループのデータが出力されるようにする。各グループデータは交互に６回にかけて４４ビットデータに出力されるために図８のＤに示すように、上部アドレス電極用１ライン分量の１２８０個のデータが総３０回にかけて電極駆動部に提供される。
【００６１】
アドレス電極駆動部は２２個の駆動集積回路を含む。２２個の駆動集積回路のうち奇数番目と偶数番目の集積回路に交互にそれぞれ１５回の４４ビットデータがロードされる。各駆動集積回路は４ビット入力ピンと６０ビット出力ピンを有して４ビットデータを総３０回入力してストリップ形態の６０個のＲＧＢ電極を駆動する。
【００６２】
第３実施例は前述した別の実施例に比べて処理速度が３０回に早くなるがデータインターフェース部のデータ出力ピン数が４４個に減る。
【００６３】
第４実施例
第４実施例はメモリ部の１ライン分量のデータを１２個のグループに区分する。１０７個の２４ビットＲＧＢデータ列のうちＡ＋１２（ｎ−１）（Ａは各データグループの初期アドレス値、１≦ｎ≦３６）番目２４ビットＲＧＢデータを３６回にかけて順次に読み出す動作を１２回にかけて反復遂行する。
【００６４】
データインターフェース部では４個の貯蔵領域を有し各貯蔵領域では９個の１２ビットデータが貯蔵される。各貯蔵領域は３６ビットデータを３回にかけて出力する。
【００６５】
すなわち、メモリ部からは図９のＡに示すように１ライン分の上部アドレス電極用１２８０個のデータを１２個のデータグループＧ１−Ｇ１２に区分して提供すると、データインターフェース部には図９のＢ及びＣに示すように、連続する２グループのデータが貯蔵される間に以前に貯蔵された連続する別の２グループのデータが出力されるようにする。各グループデータは交互に６回にかけて３６ビットデータに出力されるために図９のＤに示すように、上部アドレス電極用１ライン分量の１２８０個のデータが総３６回にかけて電極駆動部に提供される。
【００６６】
アドレス電極駆動部は１８個の駆動集積回路を含む。１８個の駆動集積回路のうち奇数番目と偶数番目の集積回路に交互にそれぞれ１８回の３６ビットデータがロードされる。各駆動集積回路は４ビット入力ピンと７２ビット出力ピンを有して４ビットデータを総３６回入力してストリップ形態の７２個のＲＧＢ電極を駆動する。
【００６７】
第３実施例は前述した別の実施例に比べて処理速度が３６回に早くなるがデータ出力ピン数が３６個に減る。
【００６８】
第５実施例
第５実施例は第３実施例に比較すると、メモリ部からは図１０のＡに示すように１ライン分の上部アドレス電極用１２８０個のデータを１０個のデータグループＧ１−Ｇ１０に区分して提供すると、データインターフェース部では図１０のＢ及びＣに示すように、１グループのデータが貯蔵される間に以前に貯蔵された別の１グループのデータが出力されるようにする。各グループデータは連続して３回にかけて４４ビットデータに出力されるために図１０のＤに示すように、上部アドレス電極用１ライン分量の１２８０個のデータが総３０回にかけて電極駆動部に提供される。
【００６９】
アドレス電極駆動部は２２個の駆動集積回路を含む。２２個の駆動集積回路のうち奇数番目と偶数番目の集積回路に交互にそれぞれ３回ずつ４４ビットデータが５回にかけてロードされる。各駆動集積回路は４ビット入力ピンと６０ビット出力ピンを有して４ビットデータを総３０回入力してストリップ形態の６０個のＲＧＢ電極を駆動する。
【００７０】
第５実施例は前述した第１及び第３の実施例に比べてデータインターフェース部の貯蔵領域の大きさを半分に減らすことができる。
【００７１】
第６実施例
第６実施例は第４実施例に比較すると、メモリ部からは図１１のＡに示すように１ライン分の上部アドレス電極用１２８０個のデータを１２個のデータグループＧ１−Ｇ１２に区分して提供すると、データインターフェース部では図１１のＢ及びＣに示すように、１グループのデータが貯蔵される間に以前に貯蔵された別の１グループのデータが出力されるようにする。各グループデータは連続して３回にかけて３６ビットデータに出力されるために図１１のＤに示すように、上部アドレス電極用１ライン分量の１２８０個のデータが総３６回にかけて電極駆動部に提供される。
【００７２】
アドレス電極駆動部は１８個の駆動集積回路を含む。１８個の駆動集積回路のうち奇数番目と偶数番目の集積回路に交互にそれぞれ３回ずつ３６ビットデータが６回にかけてロードされる。各駆動集積回路は４ビット入力ピンと７２ビット出力ピンを有して４ビットデータを総３６回入力してストリップ形態の７２個のＲＧＢ電極を駆動する。
【００７３】
第６実施例は前述した第２及び第４の実施例に比べてデータインターフェース部の貯蔵領域の大きさを半分に減らすことができる。
【００７４】
【発明の効果】
以上で説明したように、本発明ではデータインターフェース部の貯蔵領域の大きさを従来のライン分量のサイズで１／５、１／６、１／１０または１／１２に減らすことができ、データインターフェース部の回路設計を単純化することができ、内部制御のための外部制御信号用入力ピン数を大幅的に減らすことができる。従って、データインターフェース部のＡＳＩＣ設計費用を減らすことができ、周辺回路との連結性を向上させることができるために全体的にＰＤＰ−ＴＶの原価をダウンすることができる。
【００７５】
本発明を実施例によって詳細に説明したが、本発明は実施例によって限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できるであろう。
【図面の簡単な説明】
【図１】本発明による平板ディスプレイ装置の望ましい一実施例であるＰＤＰ−ＴＶの回路ブロック構成を示す。
【図２】図１のデータ処理部のデータ再配列部及びメモリ部の望ましい一実施例を示す。
【図３】図１のデータ処理部のデータインターフェース部の望ましい一実施例を示す。
【図４】図３のデータインターフェース部の詳細回路構成を示す。
【図５】本発明によるデータインターフェーシング方法の第１実施例を示す。
【図６】図１の上部及び下部アドレス電極駆動部の構成を示す。
【図７】本発明によるデータインターフェーシング方法の第２実施例を示す。
【図８】本発明によるデータインターフェーシング方法の第３実施例を示す。
【図９】本発明によるデータインターフェーシング方法の第４実施例を示す。
【図１０】本発明によるデータインターフェーシング方法の第５実施例を示す。
【図１１】本発明によるデータインターフェーシング方法の第６実施例を示す。
【符号の説明】
１０ 映像信号処理部
１２ ＡＤＣ
１４ データ処理部
１４ａ データ再配列部
１４ｂ メモリ部
１４ｃ データインターフェース部
１６ タイミングコントローラ部
１８ 高電圧発生部
２０ 上部アドレス電極駆動部
２２ 下部アドレス電極駆動部
２４ スキャン電極駆動部
２６ 維持電極駆動部
２８ 表示部
３０ 電源部
３２ 第１シフトレジスタ
３４ 第２シフトレジスタ
３６ マルチプレクサ
３８ 第１バッファ
４０ 第２バッファ
４２ ロジック制御部
４４ 第１フレームメモリ
４６ 第２フレームメモリ
４８ データセレクタ
５０ クロック発生部
５２ ライトアドレス生成部
５４ リードアドレス生成部
５６ アドレスセレクタ
６０，６２ データ貯蔵部
Claims (18)
- １ラインごとにＬ（≦３Ｎ×Ｍ；ＮはＲＧＢそれぞれの１ワードのビット数、ＭはＳ／Ｎの分け前より大きい最小常数、Ｓはライン当たりＲＧＢそれぞれのサンプル数）個の１ビットピクセルデータを貯蔵したフレームメモリからＮ／２個の入力ピンとＰ（Ｐは３とＮ／２の公倍数）個の出力ピンを有するＱ（ＱはＬ／２Ｐの分け前より大きい最小常数）個のアドレス電極駆動集積回路にピクセルデータをインターフェーシングするデータインターフェーシング方法において、
前記フレームメモリから１ライン分量のデータごとにＭ個の３Ｎ／２ビットＲＧＢデータ列のうちＡ＋Ｇ（ｎ−１）（Ａは各データグループの初期アドレス値、ＧはＭ／Ｑの分け前より大きい最小常数でグループ数を示す。１≦ｎ≦Ｑ）番目３Ｎ／２ビットＲＧＢデータをＱ回にかけて順次に読み出す動作を１／２ライン分量のデータごとにＧ回繰り返して遂行する段階と、
前記読み出された３Ｎ／２ビットＲＧＢデータをＱ回にかけて第１貯蔵領域に貯蔵すると同時に、以前データが貯蔵された第２貯蔵領域から（Ｎ／２）×Ｑビットデータ列を３回にかけて出力する段階と、
前記第１及び第２貯蔵領域に対して前記貯蔵及び出力することをかえながらＧ回反復実行する段階を具えることを特徴とする平板ディスプレイ装置のデータインターフェーシング方法。 - 前記各変数Ｓ，Ｌ，Ｍ，Ｎ，Ｐ，Ｑ，Ｇは８５３，２５５９，１０７，８，６０，２２，５であることを特徴とする請求項１に記載の平板ディスプレイ装置のデータインターフェーシング方法。
- 前記各変数Ｓ，Ｌ，Ｍ，Ｎ，Ｐ，Ｑ，Ｇは８５３，２５５９，１０７，８，７２，１８，６であることを特徴とする請求項１に記載の平板ディスプレイ装置のデータインターフェーシング方法。
- ３Ｓ＊Ｈ（Ｓはライン当たりＲ，Ｇ，Ｂそれぞれのサンプル数、Ｈは水平走査線数）解像度を有し、３Ｓ個のストリップ形Ｒ，Ｇ，Ｂアドレス電極を交互に分けてパネルの上下にそれぞれ配置された上部及び下部アドレス電極駆動部によりそれぞれ駆動する平板ディスプレイパネルを有する平板ディスプレイ装置において、
１ラインごとにＬ（≦３Ｎ×Ｍ；ＮはＲＧＢそれぞれの１ワードのビット数、ＭはＳ／Ｎの分け前より大きい最小常数、Ｓはライン当たりＲＧＢそれぞれのサンプル数）個の１ビットピクセルデータを有しＨ／２個の走査線を有するＮ個のサブフィールドデータを飛越走査方式で第１フレームメモリ領域に記入し、同時に以前Ｎ個のサブフィールドデータが貯蔵された第２メモリ領域から１ライン分量のデータごとにＭ個の３ＮビットＲＧＢデータ列のうちＡ＋Ｇ（ｎ−１）（Ａは各データグループの初期アドレス値、ＧはＳ／Ｑの分け前より大きい最小常数でグループ数を示す。１≦ｎ≦Ｑ）番目３ＮビットＲＧＢデータをＱ回にかけて順次に読み出す動作を１ライン分量のデータごとにＧ回反復して順次走査方式で遂行するメモリ部と、
上部及び下部駆動電極に対応するデータをそれぞれ臨時貯蔵するための一対のデータ貯蔵部を含み、前記各データ貯蔵部の第１貯蔵領域に３Ｎ／２ビットＲＧＢデータをＱ回にかけて順次に貯蔵すると同時に、以前データが貯蔵された第２貯蔵領域から（Ｎ／２）×Ｑビットデータを３回にかけて出力する動作をかえながらＧ回反復実行するデータインターフェース部と、
前記データインターフェース部から提供される（Ｎ／２）×Ｑビットデータを３＊Ｇ回にかけて順次に並列入力し、入力されたピクセルデータにＬ／２個のアドレス電極を駆動するために、Ｎ／２個の入力ピンとＰ（Ｐは３とＮ／２の公倍数）個の出力ピンを有するＱ（ＱはＬ／２Ｐの分け前より大きい最小常数）個のアドレス電極駆動集積回路をそれぞれ含む上部及び下部アドレス電極駆動部を具えることを特徴とする平板ディスプレイ装置。 - 前記各変数Ｓ，Ｌ，Ｍ，Ｎ，Ｐ，Ｑ，Ｇは８５３，２５５９，１０７，８，６０，２２，５であることを特徴とする請求項４に記載の平板ディスプレイ装置。
- 前記各変数Ｓ，Ｌ，Ｍ，Ｎ，Ｐ，Ｑ，Ｇは８５３，２５５９，１０７，８，７２，１８，６であることを特徴とする請求項４に記載の平板ディスプレイ装置。
- １ラインごとにＬ（≦３Ｎ×Ｍ；ＮはＲＧＢそれぞれの１ワードのビット数、ＭはＳ／Ｎの分け前より大きい最小常数、Ｓはライン当たりＲＧＢそれぞれのサンプル数）個の１ビットピクセルデータを貯蔵したフレームメモリからＮ／２個の入力ピンとＰ（Ｐは３とＮ／２の公倍数）個の出力ピンを有するＱ（ＱはＬ／２Ｐの分け前より大きい最小常数）個のアドレス電極駆動集積回路にピクセルデータをインターフェーシングするデータインターフェーシング方法において、
前記フレームメモリから１ライン分量のデータごとにＭ個の３Ｎ／２ビットＲＧＢデータ列のうちＡ＋Ｇ（ｎ−１）（Ａは各データグループの初期アドレス値、ＧはＳ／（Ｑ／２）の分け前より大きい最小常数でグループ数を示す。１≦ｎ≦Ｑ／２）番目３Ｎ／２ビットＲＧＢデータをＱ／２回にかけて順次に読み出す動作を１ライン分量のデータごとにＧ回繰り返して遂行する段階と、
前記読み出された３Ｎ／２ビットＲＧＢデータをＱ／２回にかけて第１及び第２貯蔵領域に順次にそれぞれ貯蔵すると同時に、以前データが貯蔵された第３及び第４貯蔵領域から（Ｎ／２）×（Ｑ／２）ビットデータを交互に６回にかけて出力する段階と、
前記第１及び第２貯蔵領域と前記第３及び第４貯蔵領域とに対して前記貯蔵及び出力することをかえながらＧ／２回反復実行する段階を具えることを特徴とする平板ディスプレイ装置のデータインターフェーシング方法。 - 前記各変数Ｓ，Ｌ，Ｍ，Ｎ，Ｐ，Ｑ，Ｇは８５３，２５５９，１０７，８，６０，２２，１０であることを特徴とする請求項７に記載の平板ディスプレイ装置のデータインターフェーシング方法。
- 前記各変数Ｓ，Ｌ，Ｍ，Ｎ，Ｐ，Ｑ，Ｇは８５３，２５５９，１０７，８，７２，１８，１２であることを特徴とする請求項７に記載の平板ディスプレイ装置のデータインターフェーシング方法。
- ３Ｓ＊Ｈ（Ｓはライン当たりＲ，Ｇ，Ｂそれぞれのサンプル数、Ｈは水平走査線数）解像度を有し、３Ｓ個のストリップ形Ｒ，Ｇ，Ｂアドレス電極を交互に分けてパネルの上下でそれぞれ駆動する平板ディスプレイパネルを有する平板ディスプレイ装置において、
１ラインごとにＬ（≦３Ｎ×Ｍ；ＮはＲＧＢそれぞれの１ワードのビット数、ＭはＳ／Ｎの分け前より大きい最小常数、Ｓはライン当たりＲＧＢそれぞれのサンプル数）個の１ビットピクセルデータを有しＨ／２個の走査線を有するＮ個のサブフィールドデータを飛越走査方式で第１フレームメモリ領域に記入し、同時に以前Ｎ個のサブフィールドデータが貯蔵された第２メモリ領域から１ライン分量のデータごとにＭ個の３ＮビットＲＧＢデータ列のうちＡ＋Ｇ（ｎ−１）（Ａは各データグループの初期アドレス値、ＧはＳ／Ｑの分け前より大きい最小常数でグループ数を示す。１≦ｎ≦Ｑ／２）番目３ＮビットＲＧＢデータをＱ回にかけて順次に読み出す動作を１ライン分量のデータごとにＧ回反復して順次走査方式で遂行するメモリ部と、
上部及び下部駆動電極に対応するデータをそれぞれ臨時貯蔵するための一対のデータ貯蔵部を含み、前記各データ貯蔵部の第１及び第２貯蔵領域に３Ｎ／２ビットＲＧＢデータをＱ／２回にかけて順次に貯蔵すると同時に、以前データが貯蔵された第３及び第４貯蔵領域から（Ｎ／２）×（Ｑ／２）ビットデータを交互に６回にかけて出力する動作をかえながらＧ／２回反復実行するデータインターフェース部と、
前記データインターフェース部から提供される（Ｎ／２）×（Ｑ／２）ビットデータを奇数番目と偶数番目の集積回路に交互に３＊（Ｇ／２）回にかけて順次に並列入力し、入力されたピクセルデータにＬ／２個のアドレス電極を駆動するために、Ｎ／２個の入力ピンとＰ（Ｐは３とＮ／２の公倍数）個の出力ピンを有するＱ（ＱはＬ／２Ｐの分け前より大きい最小常数）個のアドレス電極駆動集積回路をそれぞれ含む上部及び下部アドレス電極駆動部を具えることを特徴とする平板ディスプレイ装置。 - 前記各変数Ｓ，Ｌ，Ｍ，Ｎ，Ｐ，Ｑ，Ｇは８５３，２５５９，１０７，８，６０，２２，５であることを特徴とする請求項１０に記載の平板ディスプレイ装置。
- 前記各変数Ｓ，Ｌ，Ｍ，Ｎ，Ｐ，Ｑ，Ｇは８５３，２５５９，１０７，８，７２，１８，６であることを特徴とする請求項１０に記載の平板ディスプレイ装置。
- １ラインごとにＬ（≦３Ｎ×Ｍ；ＮはＲＧＢそれぞれの１ワードのビット数、ＭはＳ／Ｎの分け前より大きい最小常数、Ｓはライン当たりＲＧＢそれぞれのサンプル数）個の１ビットピクセルデータを貯蔵したフレームメモリからＮ／２個の入力ピンとＰ（Ｐは３とＮ／２の公倍数）個の出力ピンを有するＱ（ＱはＬ／２Ｐの分け前より大きい最小常数）個のアドレス電極駆動集積回路にピクセルデータをインターフェーシングするデータインターフェーシング方法において、
前記フレームメモリから１／２ライン分量のデータごとにＭ個の３Ｎ／２ビットＲＧＢデータ列のうちＡ＋Ｇ（ｎ−１）（Ａは各データグループの初期アドレス値、ＧはＭ／Ｑの分け前より大きい最小常数でグループ数を示す。１≦ｎ≦Ｑ／２）番目３Ｎ／２ビットＲＧＢデータをＱ／２回にかけて順次に読み出す動作を１ライン分量のデータごとにＧ回繰り返して遂行する段階と、
前記読み出された３Ｎ／２ビットＲＧＢデータをＱ／２回にかけて第１貯蔵領域に順次にそれぞれ貯蔵すると同時に、以前データが貯蔵された第２貯蔵領域から（Ｎ／２）×（Ｑ／２）ビットデータを３回にかけて連続的に出力する段階と、
前記第１及び第２貯蔵領域に対して前記貯蔵及び出力することをかえながらＧ回反復実行する段階を具えることを特徴とする平板ディスプレイ装置のデータインターフェーシング方法。 - 前記各変数Ｓ，Ｌ，Ｍ，Ｎ，Ｐ，Ｑ，Ｇは８５３，２５５９，１０７，８，６０，２２，１０であることを特徴とする請求項１３に記載の平板ディスプレイ装置のデータインターフェーシング方法。
- 前記各変数Ｓ，Ｌ，Ｍ，Ｎ，Ｐ，Ｑ，Ｇは８５３，２５５９，１０７，８，７２，１８，１２であることを特徴とする請求項１３に記載の平板ディスプレイ装置のデータインターフェーシング方法。
- ３Ｓ＊Ｈ（Ｓはライン当たりＲ，Ｇ，Ｂそれぞれのサンプル数、Ｈは水平走査線数）解像度を有し、３Ｓ個のストリップ形Ｒ，Ｇ，Ｂアドレス電極を交互に分けてパネルの上下でそれぞれ駆動する平板ディスプレイパネルを有する平板ディスプレイ装置において、
１ラインごとにＬ（≦３Ｎ×Ｍ；ＮはＲＧＢそれぞれの１ワードのビット数、ＭはＳ／Ｎの分け前より大きい最小常数、Ｓはライン当たりＲＧＢそれぞれのサンプル数）個の１ビットピクセルデータを有しＨ／２個の走査線を有するＮ個のサブフィールドデータを飛越走査方式で第１フレームメモリ領域に記入し、同時に以前Ｎ個のサブフィールドデータが貯蔵された第２メモリ領域から１ライン分量のデータごとにＭ個の３ＮビットＲＧＢデータ列のうちＡ＋Ｇ（ｎ−１）（Ａは各データグループの初期アドレス値、ＧはＳ／Ｑの分け前より大きい最小常数でグループ数を示す。１≦ｎ≦Ｑ／２）番目３ＮビットＲＧＢデータをＱ回にかけて順次に読み出す動作を１ライン分量のデータごとにＧ回反復して順次走査方式で遂行するメモリ部と、
上部及び下部駆動電極に対応するデータをそれぞれ臨時貯蔵するための一対のデータ貯蔵部を含み、前記各データ貯蔵部の第１貯蔵領域に３Ｎ／２ビットＲＧＢデータをＱ／２回にかけて順次に貯蔵すると同時に、以前データが貯蔵された第２貯蔵領域から（Ｎ／２）×（Ｑ／２）ビットデータを３回にかけて連続的に出力する動作をかえながらＧ回反復実行するデータインターフェース部と、
前記データインターフェース部から提供される（Ｎ／２）×（Ｑ／２）ビットデータを奇数番目と偶数番目の集積回路に連続して３回ずつ交互にＧ回にかけて順次に並列入力し、入力されたピクセルデータにＬ／２個のアドレス電極を駆動するために、Ｎ／２個の入力ピンとＰ（Ｐは３とＮ／２の公倍数）個の出力ピンを有するＱ（ＱはＬ／２Ｐの分け前より大きい最小常数）個のアドレス電極駆動集積回路をそれぞれ含む上部及び下部アドレス電極駆動部を具えることを特徴とする平板ディスプレイ装置。 - 前記各変数Ｓ，Ｌ，Ｍ，Ｎ，Ｐ，Ｑ，Ｇは８５３，２５５９，１０７，８，６０，２２，５であることを特徴とする請求項１６に記載の平板ディスプレイ装置。
- 前記各変数Ｓ，Ｌ，Ｍ，Ｎ，Ｐ，Ｑ，Ｇは８５３，２５５９，１０７，８，７２，１８，６であることを特徴とする請求項１６に記載の平板ディスプレイ装置。
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