JP2002519736A - 交流形プラズマディスプレイパネルシステムのデータインターフェーシング装置 - Google Patents

交流形プラズマディスプレイパネルシステムのデータインターフェーシング装置

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Abstract

(57)【要約】 フレームメモリと上部及び下部アドレス電極駆動チップとのあいだでＲＧＢデータをインターフェーシングするための交流形プラズマディスプレイパネルシステムのデータインターフェーシング装置が開示される。データインターフェーシング装置は上部アドレス電極駆動チップを担当する上部データインターフェーシングチップと下部アドレス電極駆動チップを担当する下部データインターフェーシングチップとを具備する。上部及び下部データインターフェーシングチップは同一なロジックを有するのでお互いに互換可能である。上部及び下部データインターフェーシングチップの夫々はフレームメモリより伝達されたＲＧＢデータをプラズマパネルの各画素の配置に合う配列に臨時に貯蔵し、貯蔵されたＲＧＢデータを第１順序及び第１順序の逆順である第２順序に並列に出力するためのデータマッピング部と、第１順序のＲＧＢデータ或いは第２順序のＲＧＢデータの中で、ある一つを出力データとして選択するための出力データ選択部とを具備する。データインターフェーシングチップは出力データ選択部より並列に伝達される複数のビットのデータを同期的に出力するための出力同期部をさらに具備する。

Description

【発明の詳細な説明】
【０００１】技術分野 本発明はフラットパネルディスプレイ装置に関するものであり、特に、ＲＧＢ
ストリップ形プラズマディスプレイパネル（ＰＤＰ）を使用したフラットパネル
ディスプレイシステムのアドレス電極を駆動するためのアドレス電極駆動手段と
フレームメモリとの間をインターフェーシングするためのデータインターフェー
シング装置に関するものである。
【０００２】背景技術 最近、ＴＶの需要が段々高まるにつれて消費者達は大画面であり、設置が割り
に簡単な薄いディスプレイ装置を要求するようになり、このような期待に照らし
て既存のＣＲＴの限界が現れるようになった。従って、表示面積は大きく、厚さ
は比較に薄い所謂フラットパネルディスプレイ（ＦＰＤ）装置への転換が出来る
ようになり、最近、国内外で研究が活発に進行されている。
【０００３】 このようなＦＰＤ装置は大きく放出素子（ｅｍｉｓｓｉｖｅ ｄｅｖｉｃｅ）
と非放出素子（ｎｏｎ― ｅｍｉｓｓｉｖｅ ｄｅｖｉｃｅ）とに分けられる。
放出素子は能動発光素子とも言われ、自ら光を発光する素子を意味する。代表的
には電界放出素子（ｆｉｅｌｄ ｅｍｉｓｓｉｏｎ ｄｉｓｐｌａｙ）、蛍光表
示素子（ｖａｃｕｕｍ ｆｌｕｏｒｅｓｃｅｎｔ ｄｉｓｐｌａｙ）、電界発光
（ｅｌｅｃｔｒｏ−ｌｕｍｉｎｅｓｃｅｎｃｅ）形素子、プラズマディスプレイ
パネル等がこれに該当される。非放出素子は受動発光素子とも言われ、ＬＣＤ（
ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｅｖｉｃｅ）、ＥＣＤ（ｅｌｅｃｔｒｏ−ｃ
ｈｒｏｍｉｃ ｄｉｓｐｌａｙ）、及びＥＰＩＤ（ｅｌｅｃｔｒｏ−ｐｈｏｒｅ
ｔｉｃ ｉｍａｇｅ ｄｉｓｐｌａｙ）等が代表的な例である。
【０００４】 現在、卓上用の時計、計算器、ノートブックコンピュータ等の製品ではＬＣＤ
素子が主流になっている。しかし、この素子もやはりパネルの製造プロセスの問
題により２１インチの以上のＴＶでは限界がある。又、視野角が狭く、温度の変
化による応答速度に短所がある。このようなＬＣＤ素子の短所を補完することが
出来るＦＰＤとしてＰＤＰが新しく注目されている。
【０００５】 ＰＤＰは蛍光灯と類似した原理であり、自ら発光するので、まるでＣＲＴのよ
うに大画面であっても明るさが均一であり、コントラストが高く、視野角が約１
４０度以上である２１〜５５インチの表示装置として最も適切な物であると知ら
れている。これはＬＣＤ素子に比べてパネルの製造プロセスが比較的に簡単であ
り、製作の費用を減らすことが出来るという長所を有する。しかしながら、今ま
ではＰＤＰがＣＲＴに比べて製作の費用が高いのでメーカ（ｍａｋｅｒ）ではこ
れを減らす為の研究が進行されている。
【０００６】 ＰＤＰは放電セルの構造的な差とこれによる駆動電圧とにより大きくＤＣ形と
ＡＣ形とに分類される。交流形は正弦波の交流電圧或いはパルス電圧により駆動
され、直流形は直流電圧により駆動される。構造的には、交流形は誘電体層が電
極を覆っているので、これが電流制限の抵抗の役割を行うが、直流形は電極が放
電空間の中にそのまま露出されているので、放電電圧が提供される間には放電電
流が流れるようになる。交流形は電極が誘電体により被服されていて、イオン衝
撃を受けないので、直流形より寿命が長い。又、分極により誘電体の表面に発生
される壁電荷によりセルが記憶機能を持つようになるので、表示装置としての応
用の範囲が広い。
【０００７】 カラーＰＤＰでは放電の特性を高めるために別の補助電極を有する３極構造の
形態になっている。即ち、表示のための単位セル当り３個の電極を有する。この
３個の電極はデータを記入する為のアドレス電極、ラインをスキャンし、セルの
放電を維持するための維持電極、そして放電維持を補助する為のバス電極で構成
されている。
【０００８】 データを記入(enter)する為のアドレス電極の数は水平解像度によって決定さ
れる。例えば、ライン当りサンプルの数がＲＧＢの夫々に対して８５３個である
場合には、総サンプルの数が２５５９個になる。それゆえに、アドレス電極の数
も２５５９個が要求される。アドレス電極の配列の形態がストリームの形態であ
る場合にはＲ、Ｇ、Ｂ電極らが反復的に配列される。
【０００９】 このように、数千個のアドレス電極がパネルの片方にだけ配列された場合には
電極駆動部の回路の配置に照らして空間的な制約があるので、一般的に１２８０
個の奇数番目の電極らの駆動部はパネルの上段に配置し、１２７９個の愚数番目
の電極らの駆動部はパネルの下段に配置する上下電極の駆動方式を適用している
（米国特許４，６９５，８３８参照）。
【００１０】 一方、ＮＴＳＣ方式のＴＶ信号をＰＤＰに表示する為には、データ処理部では
飛越走査方式を順次走査方式に変換し、ＰＤＰ階調処理の為のサブフィールド方
式でデータを変換し、ＰＤＰの上下のアドレス電極を駆動する為の電極駆動部に
ライン当り１２８０個ずつのＲＧＢピクセルデータをアドレス電極の配置に符合
されるように提供しなければならない。
【００１１】 一般的に、ＰＤＰの映像データ処理部はデジタルＲＧＢサンプルデータの階調
処理のためのサブフィールドデータに再配列するためのデータ再配列部、走査方
式を変換するためのフレームメモリ部、データインターフェース部、及びタイミ
ングコントロール部を有する。
【００１２】 アンテナを通じて受信される複合映像信号は音声及び映像信号処理部でアナロ
グ処理され、ＡＤＣで一定な映像データにデジタル化される。この映像データは
再びデータ処理部のデータ再配列部、フレームメモリ部、データインターフェー
ス部を通じてＰＤＰの階調処理の特性に符合されるデータストリームの形態でア
ドレス電極駆動部に提供される。タイミングコントロール部では各部のタイミン
グを制御するためにメインクロックの周波数を分割して各部のタイミング制御信
号を発生する。
【００１３】 アドレス電極がプラズマパネルの上部と下部とに配列されたＰＤＰ−ＴＶシス
テムで、アドレス電極駆動部は上部アドレス電極駆動部と下部アドレス電極駆動
部とで構成される。また、上下部アドレス電極駆動部の夫々に適切なＲＧＢデー
タを供給するデータインターフェース部も上部データインターフェースチップと
下部データインターフェースチップとで構成される。ところが、同一なデータイ
ンターフェースチップを上部用と下部用とに共通的に使用するためには、下部用
データインターフェースチップが上部用データインターフェースチップの装着方
向より１８０度回転されて装着されなければならない。即ち、上部データインタ
ーフェースチップの出力ピンが上部アドレス電極に向けるように装着し、下部イ
ンターフェースチップの出力ピンが下部アドレス電極に向けるように装着しなけ
ればならない。このように装着すると、上下部用データインターフェースチップ
の出力ピンの配列の位置はお互いに正反対になる。従って、上下部データインタ
ーフェースチップより出力されるデータストリームのデータ配列はお互いに反対
になる。その結果、上部データインターフェースチップは上部アドレス電極駆動
部にデータを正確に伝達することが出来るが、下部データインターフェースチッ
プは下部アドレス電極にもともと供給しようとするデータ配列とは正反対の不正
確なデータストリームを供給するようになる。
【００１４】 このような問題点を解決するためには、下部データインターフェースチップの
出力ピンと下部アドレス電極駆動部の入力ピンとをクロス（ｃｒｏｓｓ）配線す
る方法がある。しかし、このようなクロス配線の方法は配線ラインが複雑になる
だけでなく、現実性がない方法である。従って、従来では、各々違った設計した
二種類のデータインターフェースチップを上下部用データインターフェースチッ
プとして使用された。結局、二種類のデータインターフェースチップを開発する
ための努力と費用とが投与されなければならない。
【００１５】 一方、データインターフェース部は水平ラインのＲＧＢデータを一回に数十ビ
ットずつ数十回に亙ってアドレス電極駆動ＩＣ部に反復的に伝達する。データの
伝達のためにはシフト信号が用いられる。シフト信号の各上昇エッジごとに数十
ビットのデータが同時に出力されなければならない。ところが、データインター
フェース部の各出力ピンに連結された内部ロジックの経路が均一ではないので、
データインターフェース部の各出力ピンを通じて並列に出力される数十ビットの
データの出力時間は時間差を有する。出力の時間差が許容範囲内に含まれると正
確なデータが伝達されるが、許容範囲を外れると、映像データの論理レベルが元
々とは違いになって不正確なデータがアドレス電極駆動ＩＣに伝達される現像が
起きるかもしれない。不正確なデータの伝達は結果的に不正確な映像を表示する
ようになる。
【００１６】発明の開示 このような従来の技術の問題点を解決するために、本発明の第１目的はデータ
インターフェースチップの必要によってデータストリームの配列順序を逆に変更
することが出来る機能を付与して一種類のデータインターフェースチップが上下
部アドレス電極の駆動に共通的に適用されることが出来るようにすることである
。
【００１７】 また、本発明の第２目的はデータインターフェースチップが数十ビットのデー
タを並列に出力するとき、同期に合わせて出力してアドレス電極駆動ＩＣが正確
な映像データを受け入れることが出来るようにすることである。
【００１８】 前記第１目的を達成するために本発明は、交流形プラズマディスプレイパネル
システムのフレームメモリ手段と上下部アドレス電極駆動手段との間のＲＧＢデ
ータをインターフェーシングするためのデータインターフェーシング装置におい
て、前記上部アドレス電極駆動手段のインターフェーシングを担当するための上
部データインターフェーシング手段と、そして前記下部アドレス電極駆動手段の
インターフェーシングを担当するための下部データインターフェーシング手段と
を具備し、前記上部及び下部データインターフェーシング手段はお互いに互換可
能であり、前記上部及び下部データインターフェーシング手段の各々は、前記フ
レームメモリ手段より伝達されたＲＧＢデータをプラズマパネルの画素の配列に
合う配列に臨時に貯蔵し、前記ＲＧＢデータを第１順序と前記第１順序の逆順で
ある第２順序とに並列に出力するためのデータマッピング手段と、前記第１順序
のＲＧＢデータ或いは第２順序のＲＧＢデータの中で或一つを出力データとして
選択するための出力データ選択手段とを有するデータインターフェーシング装置
を提案する。前記データインターフェーシング装置は、前記出力データ選択手段
より並列に伝達される複数のビットのデータを同期的に出力するための出力同期
手段をさらに具備する。
【００１９】 前記第２目的を達成するために本発明は、交流形プラズマディスプレイパネル
システムのフレームメモリ手段と上下部アドレス電極駆動手段との間のＲＧＢデ
ータをインターフェーシングするためのデータインターフェーシング装置におい
て、前記上部アドレス電極駆動手段のインターフェーシングを担当するための上
部データインターフェーシング手段と、そして前記下部アドレス電極駆動手段の
インターフェーシングを担当するための下部データインターフェーシング手段と
を具備し、前記上部及び下部データインターフェーシング手段の各々は、前記フ
レームメモリ手段より伝達されたＲＧＢデータをプラズマパネルの画素の配列に
合う配列に臨時に貯蔵し、前記ＲＧＢデータを第１順序と前記第１順序の逆順で
ある第２順序とに並列に出力するためのデータマッピング手段と、前記第１順序
のＲＧＢデータ或いは第２順序のＲＧＢデータの中で或一つを出力データとして
選択するための出力データ選択手段とを有するデータインターフェーシング装置
を提案する。
【００２０】 前記交流形ＰＤＰシステムで、前記出力選択手段は前記フレームメモリ手段よ
り並列に同時に伝達される前記ＲＧＢデータのビット数（ＭｘＧ）と等しい数の
複数のマルチプレクサを具備し、前記複数のマルチプレクサはＧ個のマルチプレ
クサグループにグループ化させ、前記Ｇ個のマルチプレクサグループの夫々は前
記第１順序及び第２順序のＲＧＢデータを第１入力段と第２入力段を通じて各々
受け入れ、選択信号の論理レベルに基づいて前記第１入力段と前記第２入力段を
通じて入力されるデータの中で択一して出力データとして出力する。又、前記出
力同期手段は前記出力データ選択手段より一つの周期の間に出力されるデータビ
ット数に十分な(sufficient)数（同じ数）のＤ−フリップ−フロップを具備し、
前記Ｄ−フリップーフロップの各々は同一なクロック信号に応答してラッチ中の
データを同期させて出力する。
【００２１】発明の実施の形態 以下、図面を参照して本発明の実施例を説明する。 図１を参照すると、ＰＤＰ−ＴＶの構成では大きくＮＴＳＣ複合映像信号をＰＤ
Ｐ−ＴＶシステムに適切な信号形態に転換するための映像処理部と処理された映
像データをパネルを通じてディスプレイするための駆動回路部とで構成される。
【００２２】 概略的に、アンテナを通じて受信される複合映像信号は音声及び映像（Ａ／Ｖ
）信号処理部１０でアナログ処理され、ＡＤＣ１２により一定の映像データにデ
ジタル化される。この映像データは再びデータ処理部１４のデータ再配列部１４
ａ、フレームメモリ部１４ｂ、データインターフェーシング部１４ｃを通じてＰ
ＤＰの階調処理の特性に符合されるデータストリームの形態として上部及び下部
アドレス電極駆動部２０、２２に提供される。
【００２３】 タイミングコントロール部１６の制御に応答して高電圧発生部１８は上部アド
レス電極駆動部２０、下部アドレス電極駆動部２２、スキャン電極駆動部２４、
及び維持電極駆動部２６より要求される高電圧制御パルスを出力し、電源部３０
は交流電源ＡＣを受け入れて全体のシステムで必要とする全ての直流電圧ＤＣを
供給する。
【００２４】 Ａ／Ｖ信号処理部１０ではＮＴＳＣの複合映像信号を受け入れてアナログＲＧ
Ｂと水平或いは垂直同期信号Ｈ・ＶＳＹＮＣとに分離し、輝度信号の平均値に該
当する平均画面レベル（ＡＰＬ：Ａｖｅｒａｇｅ Ｐｉｃｔｕｒｅ Ｌｅｖｅｌ
）をＡＤＣ１２に提供する。
【００２５】 ＮＴＳＣの複合映像信号は飛越走査方式に１フレームが奇数と偶数との２個の
フィールドで構成され、水平同期信号と垂直同期信号とは夫々１５．７３ＫＨｚ
と６０Ｈｚの周波数を有する。複合映像信号より分離した音声信号はオーディオ
増幅器を通じて直接にスピーカーに出力される。
【００２６】 ＡＤＣ１２はアナログＲＧＢ信号を受け入れてデジタルデータに変換してデー
タ処理部１４に出力し、デジタルデータはＰＤＰ−ＴＶシステムの明るさを改善
するために変換された形態の映像データである。ＡＤＣ１２ではアナログＲＧＢ
信号とＡＰＬ信号とを量子化させる為の適切な信号レベルまで増幅し、垂直及び
水平同期信号を一定の位相に変換する。また、ＡＤＣ１２ではサンプリングクロ
ックを必ず入力同期信号に同期されたクロックとして使用するためにＰＬＬを使
用してクロックを発生する。
【００２７】 ＰＬＬは入力同期信号の位相とループで出力された可変パルスの位相とを比較
し、入力同期信号に同期されたクロックを出力する。もし、入力同期信号に同期
されたクロックを使用しない場合にはディスプレイされる映像の垂直直線性が保
障されない。
【００２８】 また、ＡＤＣ１２ではサンプリングの領域の垂直位置と水平位置とを設定する
。垂直位置区間は入力の中で映像情報があるラインだけを設定し、水平位置区間
は垂直位置に設定されたラインの中で映像情報がある時間だけを設定する。垂直
位置区間と水平位置区間とはサンプリングをする為の基準になる。垂直位置区間
は次の表１に示したように２４０ラインずつ、総計４８０ラインが選択される。
水平位置区間はラインごとに少なくとも８５３個のサンプリングクロックが存在
することが出来る時間にならなければならない。
【００２９】 また、ＡＤＣ１２ではＲＧＢデータをＰＤＰの明るさの特性に符合するデータ
にマッピングし出力する。即ち、ＲＯＭに幾らかのベクトルテーブルを準備して
置き、デジタル化されたＡＰＬデータにより最適のベクトルテーブルを１：１に
マッピングし改善されたＲＧＢ形態にデータ処理部１４に提供する。
【表１】
【００３０】 データ処理部１４のデータ再配列部１４ａではＰＤＰの階調処理のためには１
フィールドの映像データを複数個のサブフィールドに再構成した後、最上位のビ
ット（ＭＳＢ）から最下位のビット（ＬＳＢ）まで再配列する必要がある。デー
タ再配列部１４ａは並列に提供される映像データがフレームメモリのある一つの
アドレスに同一な加重値を有するビットらで貯蔵されるように再配列する。
【００３１】 ここで、上部アドレス電極用のデータと下部アドレス電極用のデータとを区分
するため、前記再配列されたＲとＢとに対しては夫々の８個の１ビットのデータ
の中で奇数番目の４個の１ビットデータを上位ビットにし、偶数番目の４個の１
ビットデータを下位ビットにし、前記再配列されたＧに対しては８個の１ビット
データの中で奇数番目の４個の１ビットデータを下位ビットにし、偶数番目の４
個の１ビットデータを上位ビットにする１ワードに構成する。
【００３２】 データ処理部１４のフレームメモリ部１４ｂはＰＤＰの階調処理において１フ
ィールドを８個のサブフィールドに分け、各サブフィールドに該当する映像デー
タを電極の配列順序に合うように順次に読出してデータインターフェース部１４
ｃに提供しなければならないので、書込の順序とは構造的に相当違った読出の順
序を有するようになる。
【００３３】 データインターフェース部１４ｃではフレームメモリ部１４ｂより出力される
ＲＧＢデータは表示部２８のＲＧＢ画素の配置に合うように再配列してアドレス
駆動ＩＣに供給する。即ち、データインターフェース部１４ｃはフレームメモリ
部１４ｂより提供されるＲＧＢデータを臨時に貯蔵した後、上部及び下部アドレ
ス電極駆動部２０，２２より要求されるデータの形態に合わせて提供する役割を
行う。
【００３４】 高電圧発生部１８はタイミングコントロール部１６より出力される各種のロジ
ックレベルの制御パルスによって直流の高電圧を組合して上部アドレス電極駆動
部２０、下部アドレス電極駆動部２２、スキャン電極駆動部２４、維持電極駆動
部２６より要求される制御パルスを発生してＰＤＰを駆動することが出来るよう
にする。アドレス電極駆動部ではデータインターフェース部１４ｃより提供され
るデータも適合な電圧レベルまで高めて表示部２８に選択的に記入が可能にする
。
【００３５】 即ち、本発明ではＰＤＰの階調処理のための駆動方法は、まず１フィールドを
幾らかのサブフィールド（２５６階調―８サブフィールド）に分け、各サブフィ
ールドに該当する映像データを上下部アドレス電極駆動部２０、２２を通じてラ
イン単位に表示部２８に記入する。ＭＳＢデータが記入されるサブフィールドよ
りＬＳＢサブフィールドの方にいくにつれて放電維持パルスの個数を減らし、こ
れらの組合による総放電維持期間に基づいて階調処理をするようになる。
【００３６】 上下部アドレス電極駆動部２０，２２は夫々４ビットの入力端子と６４ビット
の出力端子とを有する。各駆動部はデータインターフェース部１４ｃより１ライ
ンに該当するデータを４０ユニットで総計３２回に亙って奇数番目と愚数番目と
を交代にロードし、１ラインの電極を同時に駆動する。
【００３７】 同一のデータを偶数と奇数とのフィールドに２回ディスプレイして非飛越走査
（ｎｏｎ−ｉｎｔｅｒｌａｃｅｄ ｓｃａｎ）によるちらつくこと（ｆｌｉｃｋ
ｅｒｉｎｇ）を無くすことが出来るようになる。分けられたサブフィールドの駆
動順序は次のようである。
【００３８】 １）全画素の記入及び消去 以前のサブフィールドの放電維持の後、選択された画素に残っている壁電荷を
消去するために可視的ではないほどの短い第１所定時間の間に全ての画素に壁電
荷を記入させ、次に全ての画素を消去し残っている壁電荷を全部消去させてＰＤ
Ｐを初期化させる。
【００３９】 ２）データの記入 第２所定時間のあいだ、スキャン電極に順次にスキャンパルスをシフトさせな
がらアドレス電極を通じて該当されるデータをライン単位で記入し放電させよう
とする画素に選択的に壁電荷を形成させる。
【００４０】 ３）放電維持 維持電極とスキャン電極との間に交互的に維持パルスを適用して壁電荷が形成
された画素の放電を開始及び維持させる。このとき、記入されていない画素が記
入された周辺の画素により影響を受けて誤謬放電を起こす可能性があるので、維
持パルスの適用の後ごとに狭い幅の消去を行って正確な放電が出来るようにする
。放電維持はサブフィールドの加重値により放電維持の時間が変わる。
【００４１】 図２はプラズマパネル２８の背面で見るとき、上下部アドレス電極５０ｕ、５
０ｄ、上下部アドレス電極駆動部２０、２２、及び上下部データインターフェー
スチップ１４ｕ、１４ｄのあいだの結合関係を示す。
【００４２】 プラズマパネル２８を上部サブパネルと下部サブパネルとに分けるとき、上部
サブパネルと下部サブパネルとは夫々１２８０個のアドレス電極を有する。上部
と下部アドレス電極において、アドレス電極の一連番号＃１、＃２、…、＃１２
８０は右より左に増加する。
【００４３】 上部アドレス電極５０ｕを駆動するための上部アドレス電極駆動部２０は２０
個の駆動ＩＣチップＤＲＶ＿ＩＣ１，ＤＲＶ＿ＩＣ３，…、ＤＲＶ＿ＩＣ３９で
構成され、下部アドレス電極を駆動するための下部アドレス電極駆動部２２も２
０個の駆動ＩＣチップＤＲＶ＿ＩＣ２、ＤＲＶ＿ＩＣ４、…、ＤＲＶ＿ＩＣ４０
で構成される。上下部に割当てされる駆動ＩＣチップの数は、出力ピンの数によ
って定まる。
【００４４】 データインターフェース部１４ｃは上部アドレス電極駆動部２０の各駆動ＩＣ
チップにＲＧＢデータを供給する上部データインターフェースチップ１４ｕと、
下部アドレス電極駆動部２２の各駆動ＩＣチップにＲＧＢデータを供給する下部
データインターフェースチップ１４ｄとで構成される。
【００４５】 上部データインターフェースチップ１４ｕはフレームメモリ１４ｂより入力さ
れる２５５９ビット（８５３ｘ３）の１水平ラインＲＧＢデータの中で１２８０
ビットのデータを臨時に貯蔵し、プラズマパネル２８の各画素の配列に合うよう
にデータを再配列した後、４０ビットのデータストリームの形態で上部アドレス
電極駆動部２０の各駆動ＩＣチップＤＲＶ＿ＩＣ１、…、ＤＲＶ＿ＩＣ３９に反
復的に伝達する。下部データインターフェースチップ１４ｄはフレームメモリ１
４ｂより入力される２５５９ビットのＲＧＢデータの中で残りの１２７９ビット
のデータを臨時に貯蔵し、プラズマパネル２８の各画素の配列に合うようにデー
タを再配列した後、４０ビットのデータストリームの形態で下部アドレス電極駆
動部２２の各駆動ＩＣチップＤＲＶ＿ＩＣ２、…、ＤＲＶ＿ＩＣ４０に反復的に
伝達する。
【００４６】 図３は図２に示した各アドレス電極駆動ＩＣチップＤＲＶ−ＩＣ１、…、ＤＲ
Ｖ−ＩＣ４０の入出力ピンの配列の構成を示す。一つの駆動ＩＣチップは８個の
入力ピンと６４個の出力ピンとを有する。一つの駆動ＩＣチップのロジックは次
のように設計されている。右側に配置された４個の入力ピンＢ１〜Ｂ４を通じて
４ビットずつ１６回に亙って入力される６４ビットのＲＧＢデータは６４個の出
力ピンＰ１＿１〜Ｐ４＿１６を通じて反時計の方向の順序にＰ１＿１→Ｐ４＿１
６順次に出力され、左側に配置された４個の入力ピンＡ１〜Ａ４通じて４ビット
ずつ１６回に亙って入力される６４ビットのＲＧＢデータは６４個の出力ピンＰ
１＿１〜Ｐ４＿１６を通じて時計の方向の順序にＰ４＿１６→Ｐ１＿１順次に出
力される。即ち、右側の入力ピンＢ１〜Ｂ４を通じて最初に入力される４ビット
のデータは４個の出力ピンＰ１＿１〜Ｐ４＿１を通じて出力され、最後に入力さ
れる４ビットのデータは４個の出力ピンＰ１＿１６〜Ｐ４＿１６を通じて出力さ
れる。左側の入力ピンＡ１〜Ａ４を通じて最初に入力される４ビットのデータは
４個の出力ピンＰ１＿１６〜Ｐ４＿１６を通じて出力され、最後に入力される４
ビットのデータは４個の出力ピンＰ１＿１〜Ｐ４＿１を通じて出力される。従っ
て、駆動ＩＣチップは前記のように装着されるので、同一の駆動ＩＣチップが上
部及び下部アドレス電極５０ｕ、５０ｄの両方に適用することが出来る。 以下、図４乃至図６を参照して、データインターフェースチップ１４ｕ、１４
ｄの装着の方向が１８０度回転される場合にも、アドレス電極の配列の順序に合
うデータストリームを出力することが出来るようにするための内部ロジックの構
成を開示する。
【００４７】 図４は本発明の望ましい一実施例によるデータインターフェースチップ１４ｕ
又１４ｄの内部ロジックの構成を示したブロック図である。図５は図４に示した
フィルタの詳細なロジックを示す。図６は図４に示したデータインターフェース
チップに係る入出力データと制御信号とのタイミングチャートである。
【００４８】 データインターフェースチップ１４ｕ又１４ｄはデータマッピング部とフィル
タ部１４０とを有する。データマッピング部はメモリ選択部１１０、マッピング
入力部１２０、マッピング出力部１３０、第１シフト１５０そして第２シフト１
６０を有する。ここで、最後の二つのシフト１５０、１６０は制御動作に係り、
三つの部１１０乃至１３０はデータの流れに係る。
【００４９】 メモリ選択部１１０は入力部に該当するサブブロックとして二つのメモリＭＥ
Ｍ＿Ａ、ＭＥＭ＿Ｂより出力されるデータを選択信号ＦＳＥＬに応答して交代に
選択する２４個の２入力ｘ１出力のマルチプレクサで構成される。ＡＤ［２４．
．．１］とＢＤ［２４．．．１］は夫々第１メモリＭＥＭ＿Ａと第２メモリＭＥ
Ｍ＿Ｂよりシフトされた８ビットのデータを意味する。選択信号ＦＳＥＬのロジ
ックレベルは垂直同期により周期ごとに反転される。メモリ選択部１１０は選択
信号のロジックレベルがハイであるとき、ＡＤ［２４．．．１］を伝達し、選択
信号のロジックレベルがローであるとき、ＢＤ［２４．．．１］を伝達する。
【００５０】 第１シフト１５０は５４ビットシフトレジスタ（示されない）を有する。第１
シフト１５０はシステムデータの基準クロックである２５ＭＨｚのクロックＣＬ
Ｋ＿２５Ｍと５４ビットシフトレジスタの最初の始点を知らせる信号Ｆ＿５４Ｓ
ＦＴとを受け入れ、ＰＤＰ−ＴＶのラインスキャンと係る信号である選択信号Ｓ
ＬＣＴと組合して総１０８ビットのシフト信号をマッピング出力部１２０に伝達
する。ライン単位にハイとローとに反転される選択信号ＳＬＣＴがハイレベルで
あると、クロック信号ＣＬＫＡ［１．．．５４］が出力され、選択信号ＳＬＣＴ
がローレベルであると、クロック信号ＣＬＫＢ［１．．．５４］が出力される。
【００５１】 マッピング入力部１２０は第１シフト部１５０より出力される順序の信号であ
るＣＬＫＡ［１．．．５４］とＣＬＫＢ［１．．．５４］との各のタイミングに
合わせてメモリ選択部１１０より提供されるデータを貯蔵する。メモリ選択部１
１０より出力された２４ビットのデータを受け入れて貯蔵するために、マッピン
グ入力部１２０はデータ貯蔵所ＡとＢとの二つの部分に夫々２４個のフリップ−
フロップが５４個ずつ存在する。２４個のフリップ−フロップに夫々には同一な
クロックが入力される。データ貯蔵部ＭＡＰ＿ＩＮ＿Ａは２４ｘ５４ＲＧＢデー
タ（ＤＡ［１．．．５４］Ｑ「２４．．．１」）を出力し、データ貯蔵部ＭＡＰ
＿ＩＮ＿Ｂも２４ｘ５４ＲＧＢデータ（ＤＢ［１．．．５４］Ｑ「２４．．．１
」）を出力する。電源システムがターンオンされると、電源リセット信号ＰＷＲ
＿ＲＳＴは全てのフリップ−フロップをクリアするために使用される。
【００５２】 第２シフト１６０は３２ビットシフトレジスタで構成され、各々のレジスタの
出力は３２ビットの順次な信号である。３２ビットシフトレジスタは１２．４Ｍ
Ｈｚの周波数を有するクロック信号ＣＬＫ１２＿５Ｍにより動作される。信号Ｆ
＿３２ＳＦＴは３２ビットシフトレジスタの最初の動作を知らせる信号であり、
データがマッピング入力部１２０より出力される各ラインの始点を知らせる。
【００５３】 マッピング出力部１３０は二つの出力データ選択部ＭＡＰ＿ＯＵＴ＿Ａ、ＭＡ
Ｐ＿ＯＵＴ＿Ｂを有する。出力データ選択部ＭＡＰ＿ＯＵＴ＿Ａ、ＭＡＰ＿ＯＵ
Ｔ＿Ｂはマッピング入力部１２０よりＲＧＢデータＤＡ［１．．．５４］Ｑ［２
４．．．１］とＤＢ［１．．．５４］Ｑ［２４．．．１］を受け入れ、選択信号
ＳＬＣＴと第２シフタ１６０の出力信号ＳＦＴ３２［１．．．３２］とを用いる
ことによりフィルタ部１４０に出力データＩＣ［１．．．１０］Ｂ［４．．．１
］を伝達する。選択信号ＳＬＣＴの論理レベルがハイであると、出力データ選択
部ＭＡＰ＿ＯＵＴ＿Ｂは出力動作を行う。選択信号ＳＬＣＴの論理レベルがロー
であると、出力データ選択部ＭＡＰ＿ＯＵＴ＿Ａは出力動作を行う。
【００５４】 マッピング入力部１２０とマッピング出力部１３０とがデュアルタイプで構成
されたのは映像データの連続性を保障するためである。即ち、データインターフ
ェースチップがフレームメモリ１４ｂより水平ラインのデータの中で１／２を受
け入れると同時に以前に受け入れた１／２のデータを出力することによりデータ
の連続性を保障するのである。
【００５５】 フィルタ１４０は出力データ選択部２１０と出力同期部２２０とを有する。出
力データ選択部２１０は４０個のマルチプレクサ（２入力、１出力）を有する。
４個のマルチプレクサが一つのグループになり、各マルチプレクサグループは一
つのアドレス電極駆動ＩＣチップを担当する。従って、総計１０個のグループの
マルチプレクサＭＵＸ１、ＭＵＸ２、…、ＭＵＸ１０は上部あるいは下部アドレ
ス電極駆動ＩＣチップ２０，２２の１／２を担当する。１０個のグループのマル
チプレクサＭＵＸ１、ＭＵＸ２、…、ＭＵＸ１０の第１入力段（上段）には第１
から第１０までのアドレス電極駆動ＩＣチップのデータが入力され、第２入力段
には第１０から第１までのアドレス電極駆動ＩＣチップのデータが入力される。
【００５６】 出力データ選択部２１０はデータインターフェースチップ１４ｃが印刷回路基
板（示されない）の上で上部アドレス電極駆動部２０を担当するか、下部アドレ
ス電極駆動部２２を担当するかを選択信号ＨＩＧＨ＿ＬＯＷにより決定してデー
タインターフェースチップ１４ｃの出力ピンの方向を換える。選択信号ＨＩＧＨ
＿ＬＯＷのロジックレベルがハイであると、データインターフェースチップ１４
ｃが上部アドレス電極駆動部２０を担当するためにマルチプレクサグループＭＵ
Ｘ１、ＭＵＸ２、…、ＭＵＸ１０の第１入力段（上段）を通じて入力されるマッ
ピング出力部１３０の出力データＩＣ１Ｂ［４．．．１］、ＩＣ２Ｂ［４．．．
１］、…、ＩＣ１０Ｂ［４．．．１］がマルチプレクサを通じて伝達される。選
択信号ＨＩＧＨ＿ＬＯＷのロジックレベルがローであると、マルチプレクサグル
ープＭＵＸ１、ＭＵＸ２、…、ＭＵＸ１０の第２入力段（下段）を通じて入力さ
れるマッピング出力部１３０の出力データＩＣ１０Ｂ［４．．．１］、ＩＣ９Ｂ
［４．．．１］、…、ＩＣ１Ｂ［４．．．１］がマルチプレクサを通じて伝達さ
れる。即ち、データインターフェースチップ１４ｃが上部アドレス電極駆動部２
０を担当するときにはデータマッピング部の出力部であるマッピング出力部１３
０より出力される４０ビットのデータストリームのデータ配列は上部アドレス電
極５０ｕの配列の順序と一致するので、出力データ選択部２１０はハイレベルの
選択信号ＨＩＧＨ＿ＬＯＷに応答してマッピング出力部１３０より伝達されたデ
ータの配列を変形しないで、そのままに出力する。しかし、データインターフェ
ースチップ１４ｃが下部アドレス電極駆動部２２を担当するときには１８０度に
回転されて印刷回路基板に装着されるので、マッピング出力部１３０より出力さ
れる４０ビットのデータストリームのデータの配列は上部アドレス電極５０ｕの
配列順序とは逆順になる。従って、この場合には、出力データ選択部２１０はロ
ーレベルの選択信号ＨＩＧＨ＿ＬＯＷに応答して伝達されたデータストリームの
データ配列をクロススイッチングして逆順に変形して出力する。従って、上部及
び下部アドレス電極駆動部２０、２２へのデータインターフェーシングのために
一種類のデータインターフェースチップだけを用いることが出来るようになる。
【００５７】 一方、出力データ選択部２１０より出力される４０ビットのデータＺＩＣ１Ｂ
［４．．．１］、ＺＩＣ２Ｂ［４．．．１］、…、ＺＩＣ１０Ｂ［４．．．１］
は望ましくは第２シフタ１６０の出力信号ＳＦＴ３２［１．．３２］の各上昇エ
ッジごとに同時に出力されなければならないが、実際には、時間差を持ちながら
出力される。出力時間差が許容範囲を外れる場合には前記したように間違ったデ
ータが伝達される。
【００５８】 この問題を解決するために、本発明はデータインターフェースチップの内部の
出力データ選択部２１０の後段に出力同期部２２０を加える。出力同期部２２０
は４０個のＤ−フリップ−フロップＦ／Ｆ１、Ｆ／Ｆ２、…、Ｆ／Ｆ１０で構成
される。Ｄ−フリップ−フロップＦ／Ｆ１、Ｆ／Ｆ２、…、Ｆ／Ｆ１０のＤ入力
端子は出力データ選択部２１０のマルチプレクサグループＭＵＸ１、ＭＵＸ２、
…、ＭＵＸ１０の出力端子と１対１で連結され、クロック端子にはクロック信号
ＣＬＫ１２＿５Ｍが入力される。
【００５９】 出力同期部２２０の各フリップ−フロップＦ／Ｆ１〜Ｆ／Ｆ１０はクロック信
号ＣＬＫ１２＿５Ｍの１周期の間に出力データ選択部２１０より各々のＤ入力端
子に並列に伝達される４０ビットのデータＺＩＣ１Ｂ［４．．．１］、ＺＩＣ２
Ｂ［４．．．１］、…、ＺＩＣ１０Ｂ［４．．．１］を１ビットずつラッチして
いる。各フリップ−フロップＦ／Ｆ１~Ｆ／Ｆ１０は各々のクロック端子に入力
されるクロック信号ＣＬＫ１２＿５Ｍの次の周期の始点（上昇エッジ）でラッチ
していたデータを夫々のＱ出力端子を通じて同時に出力する。Ｄ−フリップ−フ
ロップはデータラッチの機能を具備しているので、複数のＤ−フリップ−フロッ
プに並列に入力されるデータが時間差を持ちながら伝達されても複数の並列の出
力データは同一なクロック信号を出力トリガ信号として使用しながら同じ時間に
(synchronously)出力される。ここで、各々のＤ−フリップ−フロップＦ／Ｆ１
〜Ｆ／Ｆ１０がラッチしているデータを出力するとき、第２シフタ１６０の各シ
フトレジスタもその上昇エッジに応答してエネーブル（ｅｎａｂｌｅ）され、そ
れにより出力データ選択部２１０も次の周期に出力される４０ビットのデータを
マッピング出力部１３０より受け入れる。
【００６０】 従って、出力同期部２２０はデータインターフェースチップがフレームメモリ
部より受け入れて臨時に貯蔵していたデータをアドレス電極駆動部に伝達すると
き、各出力データを同期に合わせて伝達し、アドレス電極駆動部が正確な映像デ
ータを受け入れることが出来るので、プラズマパネル２８に表示される映像にエ
ラーが起こらない。
【００６１】 以上、本発明を前記した実施例で具体的に説明したが、本発明はこれに限定さ
れることがなく、当業者の通常の知識の範囲内でその変形でも改良が可能である
。
【図面の簡単な説明】
【図１】 ＰＤＰ−ＴＶセットの回路の構成を示したブロック図である。
【図２】 本発明の一実施例によるアドレス電極、アドレス電極駆動ＩＣチップ
及びデータインターフェーシングチップの結合関係を示した図である。
【図３】 アドレス電極駆動ＩＣチップの入力ピンと出力ピンとの配列を示した
図である。
【図４】 本発明の実施例によるデータインターフェーシングチップのロジック
構成を示したブロック図である。
【図５】 図４に示したデータインターフェーシングチップのフィルタのロジッ
クを詳細に示した図である。
【図６】 図４に示したデータインターフェーシングチップの入力データ、出力
データ及び制御信号のタイミングチャートである。
───────────────────────────────────────────────────── 【要約の続き】 ータを同期的に出力するための出力同期部をさらに具備 する。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 交流形プラズマディスプレイパネルシステムのフレームメモリ手
    段と上下部アドレス電極駆動手段との間のＲＧＢデータをインターフェーシング
    するためのデータインターフェーシング装置において、 前記上部アドレス電極駆動手段のインターフェーシングを担当するための上部
    データインターフェーシング手段と、そして 前記下部アドレス電極駆動手段のインターフェーシングを担当するための下部
    データインターフェーシング手段とを具備し、前記上部及び下部データインター
    フェーシング手段はお互いに互換可能であり、 前記上部及び下部データインターフェーシング手段の各々は、前記フレームメ
    モリ手段より伝達されたＲＧＢデータをプラズマパネルの画素の配列に合う配列
    に臨時に貯蔵し、前記ＲＧＢデータを第１順序と前記第１順序の逆順である第２
    順序とに並列に出力するためのデータマッピング手段と、前記第１順序のＲＧＢ
    データ或いは第２順序のＲＧＢデータの中である一つを出力データとして選択す
    るための出力データ選択手段とを有することを特徴とするデータインターフェー
    シング装置。
  2. 【請求項２】 前記出力選択手段は前記フレームメモリ手段より並列に同時に伝
    達される前記ＲＧＢデータのビット数（ＭｘＧ）と等しい数の複数のマルチプレ
    クサを具備し、前記複数のマルチプレクサはＧ個のマルチプレクサグループにグ
    ループ化させ、前記Ｇ個のマルチプレクサグループの夫々は前記第１順序及び第
    ２順序のＲＧＢデータを第１入力段と第２入力段とを通じて各々受け入れ、選択
    信号の論理レベルに基づいて前記第１入力段と前記第２入力段を通じて入力され
    るデータの中で択一して出力データとして出力することを特徴とする請求項１に
    記載のデータインターフェーシング装置。
  3. 【請求項３】 前記データインターフェーシング装置は、前記出力データ選択手
    段より並列に伝達される複数のビットのデータを同期的に出力するための出力同
    期手段をさらに有することを特徴とする請求項１に記載のデータインターフェー
    シング装置。
  4. 【請求項４】 前記出力同期手段は前記出力データ選択手段より一つの周期の間
    に出力されるデータビット数に十分な数のＤ−フリップ−フロップを具備し、前
    記Ｄ−フリップーフロップの各々は同一なクロック信号に応答してラッチ中のデ
    ータを同期させて出力することを特徴とする請求項３に記載のデータインターフ
    ェーシング装置。
  5. 【請求項５】 交流形プラズマディスプレイパネルシステムのフレームメモリ手
    段と上下部アドレス電極駆動手段との間のＲＧＢデータをインターフェーシング
    するためのデータインターフェーシング装置において、 前記上部アドレス電極駆動手段のインターフェーシングを担当するための上部
    データインターフェーシング手段と、そして 前記下部アドレス電極駆動手段のインターフェーシングを担当するための下部
    データインターフェーシング手段とを具備し、 前記上部及び下部データインターフェーシング手段の各々は、前記フレームメ
    モリ手段より伝達されたＲＧＢデータをプラズマパネルの画素の配列に合う配列
    に臨時に貯蔵し、前記ＲＧＢデータを第１順序と前記第１順序の逆順である第２
    順序とに並列に出力するためのデータマッピング手段と、前記第１順序のＲＧＢ
    データ或いは第２順序のＲＧＢデータの中である一つを出力データとして選択す
    るための出力データ選択手段とを有することを特徴とするデータインターフェー
    シング装置。
  6. 【請求項６】 前記出力同期手段は前記データマッピング手段より一つの周期の
    間に出力されるデータビット数に十分な数のＤ−フリップ−フロップを具備し、
    前記Ｄ−フリップ−フロップの各々は同一なクロック信号に応答してラッチ中の
    データを同期させて出力することを特徴とする請求項５に記載のデータインター
    フェーシング装置。
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