KR100220704B1

KR100220704B1 - 피디피의 입/출력 데이터 인터페이스 장치 및 방법

Info

Publication number: KR100220704B1
Application number: KR1019970016656A
Authority: KR
Inventors: 김세용
Original assignee: 전주범; 대우전자주식회사
Priority date: 1997-04-30
Filing date: 1997-04-30
Publication date: 1999-09-15
Also published as: US6271809B1; KR19980079007A; GB9809184D0; GB2325813B; JPH11234692A; JP3899183B2; GB2325813A

Abstract

본 발명은 피디피의 데이터 전송 과정에 있어서 카운터로부터 발생하는 클럭 신호를 이용하여 피디피에 수신된 데이터를 입력하는 피디피의 입력 데이터 인터페이스 장치 및 방법에 관한 것으로, 변환된 각 R, G, B 데이터를 저장하며, 출력 인에이블 신호에 응답하여 상기 저장된 R, G, B 데이터를 각각 m 비트씩 순차적으로 출력하는 메모리 수단, 한 라인 분의 기록 인에이블 신호 구간내에서 n 비트의 입력 클럭에 응답하여 상기 메모리 수단에서 순차적으로 출력되는 상기 한 라인 분의 데이터중 각 m 비트의 R, G, B 데이터를 순차적으로 입력하며, 출력 인에이블 신호와 n/2 비트의 출력 클럭에 응답하여 상기 입력된 R, G, B 데이터를 상기 드라이버단으로 m/2 비트씩 순차적으로 인터페이스하는 인터페이스 수단, 상기 메모리 수단에 저장된 상기 R, G, B 데이터를 판독하기 위한 상기 출력 인에이블 신호를 발생하며, 상기 한 라인 분의 기록 인에이블 신호와 상기 인터페이스 수단에 저장된 상기 R, G, B 데이터를 출력하기 위한 상기 출력 인에이블 신호를 발생하는 제어수단, 상기 각 m 비트의 R, G, B 데이터를 순차적으로 인터페이스하기 위한 상기 n 비트의 입력 클럭 및 상기 n/2 비트의 출력 클럭을 발생하여 상기 인터페이스 수단에 제공하는 카운트 수단을 포함한다.

Description

피디피의 입/출력 데이터 인터페이스 장치 및 방법

본 발명은 플라즈마 디스플레이 패널(Plasma Display Panel 이하, PDP라 약칭함)에 관한 것으로, 더욱 상세하게는 PDP에 수신된 영상신호의 R, G, B 데이터를 카운터로부터 발생하는 클럭 신호를 이용하여 PDP의 인터페이스단에 제공하도록 하는 피디피의 입/출력 데이터 인터페이스 장치 및 인터페이스 방법에 관한 것이다.

최근 들어, 영상 표시장치의 대표 주자격인 CRT는 사이즈가 크고 높은 동작 전압을 필요로 하기 때문에 이를 대처하기 위한 기술개발이 도처에서 진행되어 박형화가 가능하고 고화질을 실현할 수 있는 EL(Electro Luminescence), LED(Light Emitting Diode), PDP등의 능동소자와 LCD(Liquid Crystal Display), ECD(Electro Chromic Display) 등의 수동소자가 개발되었으며, 본 발명은 능동소자 중의 하나인 PDP를 이용한 디스플레이 장치에 관련된다.

한편, 일반적인 PDP에 있어서 수신된 영상신호의 전송 과정을 살펴보면, 수신된 영상신호는 신호 분리부로부터 각각의 색 신호 및 동기신호, 그리고 휘도신호 등이 분리된 후 A/D 변환부에 의해 각각의 아날로그 색신호가 디지탈 데이터로 변환되고, 변환된 R, G, B 디지탈 데이터는 복수개의 서브필드(Subfield)로 재배열되어 메모리부에 저장된다.

그리고, 다시 메모리부의 데이터는 타이밍 제어부의 제어신호(예를 들어, 데이터 입/출력 인에이블 신호)와 클럭신호에 의거하여 인터페이스부에 전송된 후 드라이버단을 통해 모니터에 디스플레이 되는데, 상술한 인터페이스부는 메모리부로부터 전송되는 R, G, B 데이터를 PDP 패널의 화소 배치에 맞게 재배열하여 드라이버단에 공급하는 역할을 한다.

도 1은 종래 기술에 따른 일반적인 피디피에 있어서 인터페이스부의 기능을 나타내기 위한 주요부분의 블록구성도로써, 메모리부(10), 인터페이스부(20), 드라이버단(30), 타이밍 제어부(40)를 포함한다.

메모리부(10)는 PDP에서 수신된 영상 신호의 R, G, B 데이터를 저장하게 되고, 타이밍 제어부(40)는 메모리부(10)에 R/E(Read Enable) 신호와 인터페이스부(20)에는 W/E(Write Enable) 신호 및 입력 클럭을 제공하므로써 메모리부(10)의 데이터를 인터페이스부(20)로 전송하게 된다.

이때, 메모리부(10)는 16 : 9의 화면비를 갖는 PDP일 경우 영상 신호의 1 라인당 853개 각각의 R, G, B 데이터(4 : 3의 PDP일 경우 640개) 즉, 총 2559개의 데이터를 도 2에 도시된 바와 같이, 타이밍 제어부(40)로부터 발생하는 107개의 시프트(shift) 클럭에 의거하여 24비트씩(R, G, B 각 8비트씩) 107번에 걸쳐 인터페이스부(20)에 전송하게 된다.

그리고, 드라이버단(30)은 16 : 9의 화면비를 갖는 PDP일 경우에 40개의 드라이버 IC로 구성되며, 하나의 드라이버 IC는 64개의 전극과 연결되어 인터페이스부(20)로부터 제공되는 R, G, B 데이터를 각각 4 비트씩 16번에 걸쳐 64개의 전극에 데이터를 전달하게 된다.

따라서, 이러한 종래의 피디피 입력 데이터 인터페이스 장치에 있어서는 도 2에 도시된 바와 같이 타이밍 제어부(40)는 영상 신호의 한 라인에 해당하는 데이터를 인터페이스부(20)에 전송하기 위해서 107번의 입력 클럭을 발생해야하고, 그에 따른 인터페이스부(20)와 타이밍 제어부(40) 사이에 107개의 클럭 전송 라인이 필요하게 된다.

또한, 상술한 인터페이스부(20)에 입력된 데이터를 출력하기 위해서 타이밍 제어부(40)는 도 2에 도시된 바와 같이, 16번의 시프트(shift) 클럭을 발생하여 인터페이스부(20)에 병렬 제공해야 하므로 그에 따른 하드웨어 설계가 복잡해지는 문제점이 있다.

따라서, 본 발명은 상술한 종래 기술의 문제점을 해결하기 위한 것으로, 피디피의 인터페이스부에 데이터 입력을 위한 클럭 신호를 8비트 카운터를 이용하여 발생하고, 피디피의 인터페이스부에 저장된 데이터를 출력하기 위한 클럭 신호를 4비트 카운터로부터 발생하여 제공하는 피디피의 출력 데이터 인터페이스 장치 및 인터페이스 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 일관점에서 따른 본 발명은, 변환된 각 R, G, B 데이터를 저장하며, 출력 인에이블 신호에 응답하여 상기 저장된 R, G, B 데이터를 각각 m 비트씩 순차적으로 출력하는 메모리 수단, 한 라인 분의 기록 인에이블 신호 구간내에서 n 비트의 입력 클럭에 응답하여 상기 메모리 수단에서 순차적으로 출력되는 상기 한 라인 분의 데이터중 각 m 비트의 R, G, B 데이터를 순차적으로 입력하며, 출력 인에이블 신호와 n/2 비트의 출력 클럭에 응답하여 상기 입력된 R, G, B 데이터를 상기 드라이버단으로 m/2 비트씩 순차적으로 인터페이스하는 인터페이스 수단, 상기 메모리 수단에 저장된 상기 R, G, B 데이터를 판독하기 위한 상기 출력 인에이블 신호를 발생하며, 상기 한 라인 분의 기록 인에이블 신호와 상기 인터페이스 수단에 저장된 상기 R, G, B 데이터를 출력하기 위한 상기 출력 인에이블 신호를 발생하는 제어수단, 상기 각 m 비트의 R, G, B 데이터를 순차적으로 인터페이스하기 위한 상기 n 비트의 입력 클럭 및 상기 n/2 비트의 출력 클럭을 발생하여 상기 인터페이스 수단에 제공하는 카운트 수단을 포함하는 피디피의 입/출력 데이터 인터페이스 장치를 제공한다.

상기 목적을 달성하기 위한 다른 관점에 따른 본 발명은, 변환된 각 R, G, B 데이터를 메모리 수단에 저장하며, 출력 인에이블 신호에 응답하여 상기 저장된 R, G, B 데이터를 각각 m 비트씩 순차적으로 출력하는 제 1 단계, 한 라인 분의 기록 인에이블 신호 구간내에서 n 비트의 입력 클럭에 응답하여 상기 메모리 수단에서 순차적으로 출력되는 상기 한 라인 분의 데이터중 각 m 비트의 R, G, B 데이터를 인터페이스 수단에 순차적으로 입력하며, 출력 인에이블 신호와 n/2 비트의 출력 클럭에 응답하여 상기 입력된 R, G, B 데이터를 상기 드라이버단으로 m/2 비트씩 순차적으로 인터페이스하는 제 2 단계를 포함하는 피디피의 입/출력 데이터 인터페이스 방법을 제공한다.

도 1은 종래 기술에 따른 일반적인 피디피에 있어서 인터페이스부의 기능을 나타내기 위한 주요부분의 블록구성도,

도 2는 종래의 일반적인 피디피에 있어서 데이터 입력 클럭의 신호 파형을 도시한 도면,

도 3은 종래의 일반적인 피디피에 있어서 데이터 출력 클럭의 신호 파형을 도시한 도면,

도 4는 본 발명의 바람직한 실시예에 따른 피디피의 클럭 발생에 관한 주요부분의 블록구성도,

도 5는 본 발명의 바람직한 실시예에 따른 피디피의 데이터 입력 클럭을 발생하는 타이밍 제어부에 대한 상세 도면.

도 6은 본 발명의 바람직한 실시예에 따른 피디피의 데이터 출력 클럭을 발생하는 타이밍 제어부에 대한 상세 도면.

* 도면의 주요부분에 대한 부호의 설명

10 : 메모리부 20 : 인터페이스부

30 : 드라이버단 40 : 타이밍 제어부

본 발명의 상기 및 기타 목적과 여러 가지 장점은 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시예로부터 더욱 명확하게 될 것이다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.

도 4는 본 발명의 바람직한 실시예에 따른 피디피의 클럭 발생에 관한 주요부분의 블록구성도로써, 메모리부(10), 인터페이스부(20), 드라이버단(30), 그리고 제어부(41)와 제 1 카운터부(42) 및 제 2 카운터부(43)로 구성된 타이밍 제어부(40)를 포함한다.

외부로부터 수신된 영상 신호는 PDP내에서 R, G, B 색신호로 분리되어 각각 8비트의 디지탈 데이터로 변환된 후 메모리부(10)에 저장되는데, 타이밍 제어부(40)는 메모리부(10)에 R/E신호를, 그리고 인터페이스부(20)에는 W/E신호와 입력 클럭을 발생하므로써, 메모리부(10)에 저장된 R, G, B 데이터를 인터페이스부(20)에 전송하게 된다.

도 5는 본 발명의 바람직한 실시예에 따른 피디피의 입력 데이터 인터페이스 장치에 있어서 타이밍 제어부(40)에 대한 상세 도면으로써, 제어부(41)와 제 1 카운터부(42) 및 제 2 카운터부(43)를 포함한다.

먼저, 동도면을 참조하여 본 발명에 따른 피디피의 입력 인터페이스 장치 및 인터페이스 방법을 설명하면, 8비트 카운터로 구성된 제 1 카운터부(42)는 8개의 출력 라인으로 구성되어 인터페이스부(20)에 카운트 비트를 제공하게 된다.

제어부(41)는 메모리부(10)에 각각 8비트의 크기로 구성된 853개의 R, G, B 데이터, 즉 총 2559개(853개×3)의 데이터를 인터페이스부(20)로 전송하기 위한 입력 클럭을 발생하게 되는데, 도 2에 도시된 바와 같이 영상 신호의 한 라인을 전송하기 위해 소요되는 시간은 2.994㎲이다.

그리고, 제 1 카운터부(42)는 8비트의 카운터로 구성되어 있기 때문에

, 즉 256개의 카운트 신호를 발생할 수 있지만, PDP에서 데이터 전송을 위해 발생되는 기준 클럭은 50㎒이므로 기준 클럭의 주기는 20㎱가 되고, 8비트 카운터로부터 발생되는 카운트 비트는 2.994㎲/20㎱=149.7개, 즉 0∼149까지의 카운트가 가능해진다.

도 4와 도 5를 참조하여 상세히 설명하면, PDP에 입력된 영상 신호가 R, G, B 디지탈 데이터로 변환되어 각각 메모리부(10)에 저장되고, 제어부(41)가 메모리부(10)의 데이터를 인터페이스부(20)에 전송하기 위해 R/E 신호를 발생하여 메모리부(10)에 제공하면, 메모리부(10)는 저장된 R, G, B 데이터를 출력하게 되고, 인터페이스부(20)는 제어부(41)로부터 발생하는 W/E 신호와 제 1 카운터부(42)로부터 발생하는 8비트 입력 클럭에 의거하여 메모리부(10)로부터 출력되는 R, G, B 데이터를 입력하게 된다.

예를 들어, 8개의 출력라인으로 구성된 제 1 카운터부(42)의 출력 클럭 신호가 '0000 0001'일 경우 인터페이스부(20)는 메모리부(10)에 저장된 2559개(8 53×3)의 R, G, B 데이터중 맨 처음에 위치한 24개(R, G, B 각 8비트씩)의 데이터를 그에 상응하는 위치의 임시 저장 영역에 입력하게 되고, 다시 제 1 카운터부(42)로부터 '0000 0010'의 클럭 신호가 발생할 경우 메모리부(10)에 저장된 데이터중 그 다음에 위치한 24개의 데이터를 역시 그에 상응하는 위치에 입력하게 된다.

따라서, 인터페이스부(20)는 상술한 과정을 반복하여 제 1 카운터부(42)로부터 발생하는 8비트 클럭 신호에 의거하여 한 라인의 영상 데이터에 해당하는 2559개의 데이터를 24비트씩 107번에 걸쳐 입력하게 된다.

한편, 인터페이스부(20)의 데이터 입력을 위한 클럭 신호는 107개가 필요하지만 제 1 카운터부(42)는 149까지의 카운트가 가능하므로 107에 해당하는 '0110 1011'의 신호를 발생한 후에도 계속해서 카운트를 수행하게 되는데, 이는 제어부(41)로부터 발생되는 W/E 신호가 한 라인의 데이터를 전송하기 위한 시간동안, 즉 2.994㎲ 동안만 발생하므로 제 1 카운터부(42)는 한 라인에 해당하는 데이터중 마지막 데이터의 전송을 위한 '0110 1011'의 클럭 신호를 발생한 후에는 제어부(41)의 W/E신호가 'LOW'가 되므로써 초기화 된다.

그리고, 다시 제어부(41)의 W/E신호가 다시 'HIGH'가 되면 제 1 카운터부(42)는 다시 카운트를 시작하여 상술한 바와 같은 8비트의 클럭 신호를 발생하므로써 메모리부(10)에 저장된 다음 라인의 R, G, B 데이터가 인터페이스부(20)에 전송된다.

따라서, 상술한 바와 같이 인터페이스부(20)의 데이터 입력을 위해 타이밍 제어부(40)로부터 발생되는 클럭 신호를 8개로 줄일 수 있고, 그에 따른 클럭 전송 라인 또한 8개의 라인만으로 구성할 수 있게 된다.

도 6은 본 발명의 바람직한 실시예에 따른 피디피의 데이터 출력 클럭을 발생하는 타이밍 제어부에 대한 상세 도면으로써 동 도면을 참조하여 본 발명에 따른 피디피의 출력 인터페이스 장치에 대해 상세히 설명하면 다음과 같다.

제 2 카운터부(43)는 4 비트 카운터로 구성되며 4개의 출력 라인에 의해 인터페이스부(20)에 제공된 R, G, B 데이터를 드라이버단(30)으로 전송하기 위한 데이터 출력 클럭을 발생하게 되는데, 제 2 카운터부(43)는 4비트의 카운터로 구성되어 있기 때문에

, 즉 16개의 카운트 클럭을 발생하여 인터페이스부(20)에 제공하게 된다.

도 4와 도 6을 참조하여 본 발명의 바람직한 실시예에 따른 피디피의 출력 데이터 인터페이스 장치에 대해 상세히 설명하면 다음과 같다.

PDP에서 수신된 영상신호의 R, G, B 데이터는 각각 8비트의 디지탈 데이터로 변환되어 메모리부(10)에 저장하게 되고, 제어부(41)는 메모리부(10)에 R/E신호를, 그리고 인터페이스부(20)에는 W/E신호를 발생하므로써, 메모리부(10)에 저장된 R, G, B 데이터가 인터페이스부(20)에 전송된다.

그리고, 다시 인터페이스부(20)는 제어부(41)로부터 R/E 신호가 발생하면 입력된 R, G, B 데이터를 제 2 카운터부(43)로부터 발생하는 4비트의 출력 클럭에 의거하여 한 라인에 해당하는 영상신호의 R, G, B 데이터를 각각 4비트씩 16번에 걸쳐 40개의 드라이버 IC로 구성된 드라이버단(30)으로 전송하게 된다.

예를 들어 제 2 카운터부(43)로부터 발생하는 클럭 신호가 '0001'일 경우 인터페이스부(20)는 저장된 R, G, B 데이터중 맨 처음에 위치한 각 4비트의 데이터를 드라이버단(30)에 전송하게 되고, 다시 제 2 카운터부(43)로부터 '0010'의 클럭 신호가 발생하게 되면 그 다음에 위치한 4비트 데이터를 전송하게 된다.

결과적으로, 상술한 과정을 반복하여 인터페이스부(20)에 저장된 R, G, B 데이터를 드라이버단(30)으로 전송하게 되는데, 제 2 카운터부(43)로부터 발생하는 클럭 신호가 '1111'에서 다음 단계인 '0000'이 되면, 인터페이스부(20)는 한 라인에 해당하는 영상신호의 데이터중 맨 마지막에 위치한 4비트의 데이터를 드라이버단(30)으로 전송하고 다시 다음라인의 맨 처음에 위치한 R, G, B 각각 4비트의 데이터를 제 2 카운터부(43)로부터 발생하는 클럭 신호 '0001'에 의거하여 드라이버단(30)에 제공하게 된다.

따라서, 인터페이스부(20)는 상술한 과정을 반복하여 제 2 카운터부(43)로부터 발생하는 4비트 출력 클럭 신호에 의거하여 각 라인에 해당하는 R, G, B 데이터를 4 비트씩 16번에 걸쳐 드라이버단(30)에 위치한 40개의 드라이버 IC에 출력하게 된다.

상술한 본 발명의 바람직한 실시예에서는 16 : 9의 화면비(853×480)를 갖는 PDP를 예로 들어 설명하였으며, 4 : 3의 화면비(640×480)를 갖는 PDP에 있어서도 본 발명에 따른 PDP 데이터 입력 클럭 발생 방법과 동일한 방법을 적용할 수 있다.

이상 설명한 바와 같이 본 발명에 따르면, 인터페이스부에 데이터를 입/출력하기 위한 신호를 병렬 형태의 시프트 클럭이 아닌 카운터로부터 발생되는 비트 신호를 이용함으로써, 데이터 입력을 위해 발생시켜야 하는 신호의 수를 최소화 할 수 있고, 그에 따른 신호선의 갯수 또한 최소화 할 수 있어 피디피의 인터페이스 장치에 대한 하드웨어 설계가 용이한 효과가 있다.

Claims

외부로부터 수신되는 영상신호로부터 변환된 R, G, B 디지탈 데이터를 PDP 패널상에 디스플레이하기 위해 드라이버단으로 인터페이스하는 피디피의 입/출력 데이터 인터페이스 장치에 있어서,

상기 변환된 각 R, G, B 데이터를 저장하며, 출력 인에이블 신호에 응답하여 상기 저장된 R, G, B 데이터를 각각 m 비트씩 순차적으로 출력하는 메모리 수단;

한 라인 분의 기록 인에이블 신호 구간내에서 n 비트의 입력 클럭에 응답하여 상기 메모리 수단에서 순차적으로 출력되는 상기 한 라인 분의 데이터중 각 m 비트의 R, G, B 데이터를 순차적으로 입력하며, 출력 인에이블 신호와 n/2 비트의 출력 클럭에 응답하여 상기 입력된 R, G, B 데이터를 상기 드라이버단으로 m/2 비트씩 순차적으로 인터페이스하는 인터페이스 수단;

상기 메모리 수단에 저장된 상기 R, G, B 데이터를 판독하기 위한 상기 출력 인에이블 신호를 발생하며, 상기 한 라인 분의 기록 인에이블 신호와 상기 인터페이스 수단에 저장된 상기 R, G, B 데이터를 출력하기 위한 상기 출력 인에이블 신호를 발생하는 제어수단;

상기 각 m 비트의 R, G, B 데이터를 순차적으로 인터페이스하기 위한 상기 n 비트의 입력 클럭 및 상기 n/2 비트의 출력 클럭을 발생하여 상기 인터페이스 수단에 제공하는 카운트 수단을 포함하는 피디피의 입/출력 데이터 인터페이스 장치.
제 1 항에 있어서, 상기 메모리 수단으로부터 출력되는 상기 R, G, B 데이터는, 각각 8비트로 구성된 것을 특징으로 하는 피디피의 입/출력 데이터 인터페이스 장치.
제 1 항 또는 제 2 항에 있어서, 상기 카운트 수단은, 8비트의 카운터로 구성하여 8비트의 입력 클럭을 발생하는 것을 특징으로 하는 피디피의 입/출력 데이터 인터페이스 장치.
제 1 항에 있어서, 상기 카운트 수단은,

4비트의 카운터로 구성하여 4비트의 출력 클럭을 발생하는 것을 특징으로 하는 피디피의 입/출력 데이터 인터페이스 장치.
제 1 항 또는 제 4 항에 있어서, 상기 인터페이스 수단으로부터 출력되는 상기 R, G, B 데이터는,

4비트로 구성된 것을 특징으로 하는 피디피의 입/출력 데이터 인터페이스 장치.
외부로부터 수신되는 영상신호로부터 변환된 R, G, B 디지탈 데이터를 PDP 패널상에 디스플레이하기 위해 드라이버단으로 인터페이스하는 피디피의 입/출력 데이터 인터페이스 방법에 있어서,

상기 변환된 각 R, G, B 데이터를 메모리 수단에 저장하며, 출력 인에이블 신호에 응답하여 상기 저장된 R, G, B 데이터를 각각 m 비트씩 순차적으로 출력하는 제 1 단계;

한 라인 분의 기록 인에이블 신호 구간내에서 n 비트의 입력 클럭에 응답하여 상기 메모리 수단에서 순차적으로 출력되는 상기 한 라인 분의 데이터중 각 m 비트의 R, G, B 데이터를 인터페이스 수단에 순차적으로 입력하며, 출력 인에이블 신호와 n/2 비트의 출력 클럭에 응답하여 상기 입력된 R, G, B 데이터를 상기 드라이버단으로 m/2 비트씩 순차적으로 인터페이스하는 제 2 단계를 포함하는 피디피의 입/출력 데이터 인터페이스 방법.
제 6 항에 있어서, 상기 제 1 단계는,

상기 메모리 수단으로부터 각각 8비트의 R, G, B 데이터를 출력하는 것을 특징으로 하는 피디피의 입/출력 데이터 인터페이스 방법.
제 6 항 또는 제 7 항에 있어서, 상기 제 2 단계는,

상기 카운트 수단으로부터 8비트의 입력 클럭을 발생하는 것을 특징으로 하는 피디피의 입/출력 데이터 인터페이스 방법.
제 6 항에 있어서, 상기 제 2 단계는,

상기 카운트 수단으로부터 4비트의 출력 클럭을 발생하는 것을 특징으로 하는 피디피의 입/출력 데이터 인터페이스 방법.
제 6 항 또는 제 9 항에 있어서, 상기 제 1 단계는,

상기 인터페이스 수단으로부터 4비트의 R, G, B 데이터를 출력하는 것을 특징으로 하는 피디피의 입/출력 데이터 인터페이스 방법.