JPH1124627A - 交流プラズマディスプレイ平板装置のタイミング制御装置及び方法 - Google Patents
交流プラズマディスプレイ平板装置のタイミング制御装置及び方法Info
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- JPH1124627A JPH1124627A JP10132005A JP13200598A JPH1124627A JP H1124627 A JPH1124627 A JP H1124627A JP 10132005 A JP10132005 A JP 10132005A JP 13200598 A JP13200598 A JP 13200598A JP H1124627 A JPH1124627 A JP H1124627A
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Abstract
(57)【要約】 （修正有）
【課題】 タイミングコントローラのノイズを除去して
ロジック構成を簡略化する。 【解決手段】 ａ）第１一定時間全画素記入、消去段
階、ｂ）第２一定時間データ記入段階、ｃ）サブフィー
ルド毎に異なる時間の放電維持の３段階の駆動装置にお
いて、第１、第２クロック発生器３２，３４と、垂直同
期信号に応じて第２クロック信号より第１、第２一定時
間と異なる時間を設定する第１、第２パルス信号を発生
する第１カウンタ３６と、ａ）、ｂ）段階の区間をカウ
ンティングする第２カウンタ３８と、異なる時間をカウ
ンティングする第３カウンタ４０と、第２、第３カウン
タの出力と第２クロック信号を入力してスキャン電極、
維持電極、アドレス電極を駆動するタイミング制御信号
のための第１制御信号発生器４２と、第２カウンタの出
力と第１クロック信号を入力してデータ記入のためのタ
イミング制御信号を発生する第２制御信号発生器４４を
具備する。
ロジック構成を簡略化する。 【解決手段】 ａ）第１一定時間全画素記入、消去段
階、ｂ）第２一定時間データ記入段階、ｃ）サブフィー
ルド毎に異なる時間の放電維持の３段階の駆動装置にお
いて、第１、第２クロック発生器３２，３４と、垂直同
期信号に応じて第２クロック信号より第１、第２一定時
間と異なる時間を設定する第１、第２パルス信号を発生
する第１カウンタ３６と、ａ）、ｂ）段階の区間をカウ
ンティングする第２カウンタ３８と、異なる時間をカウ
ンティングする第３カウンタ４０と、第２、第３カウン
タの出力と第２クロック信号を入力してスキャン電極、
維持電極、アドレス電極を駆動するタイミング制御信号
のための第１制御信号発生器４２と、第２カウンタの出
力と第１クロック信号を入力してデータ記入のためのタ
イミング制御信号を発生する第２制御信号発生器４４を
具備する。
Description
【０００１】
【発明の属する技術分野】本発明は平板ディスプレイ装
置（ＦＰＤ：Flat Panel Display)に関するものであ
り、より詳細にはＲＧＢストリップ形プラズマディスプ
レイパネル（ＰＤＰ：Plasma Display Panel) を使用し
た平板ディスプレイ装置のタイミング制御装置及びその
制御方法に関するものである。
置（ＦＰＤ：Flat Panel Display)に関するものであ
り、より詳細にはＲＧＢストリップ形プラズマディスプ
レイパネル（ＰＤＰ：Plasma Display Panel) を使用し
た平板ディスプレイ装置のタイミング制御装置及びその
制御方法に関するものである。
【０００２】
【従来の技術】最近、テレビ需要がだんだん増加しなが
ら消費者は大きな画面と設置が比較的簡単な薄いディス
プレイ装置を要求するようになり、このような期待に応
じるためには既存のＣＲＴは限界があった。それで、表
示面積は大きく、厚さは薄いいわゆるＦＰＤ装置への転
換がなされるようになり、最近国内外的に活発に研究が
進められている。
ら消費者は大きな画面と設置が比較的簡単な薄いディス
プレイ装置を要求するようになり、このような期待に応
じるためには既存のＣＲＴは限界があった。それで、表
示面積は大きく、厚さは薄いいわゆるＦＰＤ装置への転
換がなされるようになり、最近国内外的に活発に研究が
進められている。
【０００３】このような平板ディスプレイ素子は、大き
く、放射(emissive)素子と非放射素子に分けられる。放
射素子は、よく能動発光素子といわれ、自体的に光を出
す素子をいう。代表的には電界放出表示素子、蛍光表示
形素子、電子発光形素子、プラズマディスプレイパネル
などがここに当たる。非放射素子は受動発光素子と言わ
れ、液晶表示素子、ＥＣＤ、ＥＰＩＤなどがある。
く、放射(emissive)素子と非放射素子に分けられる。放
射素子は、よく能動発光素子といわれ、自体的に光を出
す素子をいう。代表的には電界放出表示素子、蛍光表示
形素子、電子発光形素子、プラズマディスプレイパネル
などがここに当たる。非放射素子は受動発光素子と言わ
れ、液晶表示素子、ＥＣＤ、ＥＰＩＤなどがある。
【０００４】現在卓上時計、計算機、ノートブックコン
ピュータなどの液晶表示素子を採用した商品が主流をな
している。しかし、この素子もパネル製造工程上の問題
でテレビでの２１インチ級以上にはまだ限界を示してお
り、視野角が狭く、温度変化による応答速度に欠点があ
る。このような液晶表示素子の短所を補完できる次世代
平板ディスプレイとしてプラズマディスプレイが最近新
しく注目を浴びている。
ピュータなどの液晶表示素子を採用した商品が主流をな
している。しかし、この素子もパネル製造工程上の問題
でテレビでの２１インチ級以上にはまだ限界を示してお
り、視野角が狭く、温度変化による応答速度に欠点があ
る。このような液晶表示素子の短所を補完できる次世代
平板ディスプレイとしてプラズマディスプレイが最近新
しく注目を浴びている。
【０００５】ＰＤＰは蛍光灯と類似の原理であり、自体
発光するために、まるでＣＲＴのように大画面であって
も、明るさが均一で、コントラストが高く、視野角が略
１４０度以上で２１〜５５インチ級の大画面表示装置で
あり、最も適合したものとして知られている。液晶表示
素子に比べてパネル製造工程が比較的簡単で製作費用を
減らすことができる長所を有する。しかし、未だにＰＤ
ＰがＣＲＴに比べて製作費用が高いためにメーカではこ
れを減らすための研究が進行されている。
発光するために、まるでＣＲＴのように大画面であって
も、明るさが均一で、コントラストが高く、視野角が略
１４０度以上で２１〜５５インチ級の大画面表示装置で
あり、最も適合したものとして知られている。液晶表示
素子に比べてパネル製造工程が比較的簡単で製作費用を
減らすことができる長所を有する。しかし、未だにＰＤ
ＰがＣＲＴに比べて製作費用が高いためにメーカではこ
れを減らすための研究が進行されている。
【０００６】プラズマディスプレイは放電セルの構造的
差異とこれによる駆動電圧の形式により大きくＤＣ形と
ＡＣ形で分類される。交流タイプは正弦波交流電圧また
はパルス電圧で駆動され直流タイプは直流電圧で駆動さ
れる。構造的には交流タイプは誘電体層が電極を覆って
いるために、これが電流制限抵抗の役割をする反面、直
流タイプは電極が放電空間にそのまま露出されて放電電
圧が供給される間放電電流が流れる。交流タイプは電極
が誘電体で被覆されており、イオン衝撃を受けないため
に直流タイプより寿命が長い。また、分極により誘電体
表面に生じる壁電荷がセル内部に記憶機能を有する長所
のために表示装置での応用がより多く活用されている。
差異とこれによる駆動電圧の形式により大きくＤＣ形と
ＡＣ形で分類される。交流タイプは正弦波交流電圧また
はパルス電圧で駆動され直流タイプは直流電圧で駆動さ
れる。構造的には交流タイプは誘電体層が電極を覆って
いるために、これが電流制限抵抗の役割をする反面、直
流タイプは電極が放電空間にそのまま露出されて放電電
圧が供給される間放電電流が流れる。交流タイプは電極
が誘電体で被覆されており、イオン衝撃を受けないため
に直流タイプより寿命が長い。また、分極により誘電体
表面に生じる壁電荷がセル内部に記憶機能を有する長所
のために表示装置での応用がより多く活用されている。
【０００７】カラーＰＤＰでは放電特性を向上させるた
めに別の補助電極を具備して３極構造の形態になってい
る。すなわち、表示のための単位セル当たり３個の電
極、すなわち、データ記入（書き込み）のためのアドレ
ス電極、ラインを順次にスキャンしてセル放電を維持す
るための維持電極、放電維持を補助するバス電極で構成
されている。
めに別の補助電極を具備して３極構造の形態になってい
る。すなわち、表示のための単位セル当たり３個の電
極、すなわち、データ記入（書き込み）のためのアドレ
ス電極、ラインを順次にスキャンしてセル放電を維持す
るための維持電極、放電維持を補助するバス電極で構成
されている。
【０００８】データ記入のためのアドレス電極数は水平
解像度により決定される。例えば、ライン当たりサンプ
ル数がＲＧＢそれぞれに対して８５３個である場合には
総サンプル数は２５５９個になる。それで、アドレス電
極数も２５５９個が要求される。アドレス電極の配列形
態がストリップ形態である場合にはＲ，Ｇ，Ｂ電極が反
復的に配列される。
解像度により決定される。例えば、ライン当たりサンプ
ル数がＲＧＢそれぞれに対して８５３個である場合には
総サンプル数は２５５９個になる。それで、アドレス電
極数も２５５９個が要求される。アドレス電極の配列形
態がストリップ形態である場合にはＲ，Ｇ，Ｂ電極が反
復的に配列される。
【０００９】このように、数千個のアドレス電極がパネ
ルの一側のみに配列された場合には電極駆動部の回路配
置上空間的制約を受けるために、一般に１２８０個の奇
数番目電極の駆動部はパネルの上端に配置し１２７９個
の偶数番目の電極の駆動部はパネルの下端に配置する上
下電極駆動方式を採択している（米国特許４，６９５，
８３８号参照）。
ルの一側のみに配列された場合には電極駆動部の回路配
置上空間的制約を受けるために、一般に１２８０個の奇
数番目電極の駆動部はパネルの上端に配置し１２７９個
の偶数番目の電極の駆動部はパネルの下端に配置する上
下電極駆動方式を採択している（米国特許４，６９５，
８３８号参照）。
【００１０】一方、ＮＴＳＣ方式のテレビ信号をＰＤＰ
パネルに表示するためには、データ処理部では飛越走査
方式を順次走査方式に変換し、ＰＤＰ階調処理のための
サブフィールド方式にデータを変換し、ＰＤＰパネルの
上下アドレス電極を駆動するための電極駆動部にライン
当たり１２８０個ずつのＲＧＢピクセルデータをアドレ
ス電極配置に合わせて提供する必要がある。
パネルに表示するためには、データ処理部では飛越走査
方式を順次走査方式に変換し、ＰＤＰ階調処理のための
サブフィールド方式にデータを変換し、ＰＤＰパネルの
上下アドレス電極を駆動するための電極駆動部にライン
当たり１２８０個ずつのＲＧＢピクセルデータをアドレ
ス電極配置に合わせて提供する必要がある。
【００１１】通常に、ＰＤＰの映像データ処理部はディ
ジタルＲＧＢサンプルデータを階調処理するためのサブ
フィールドデータに再配列するデータ再配列部、走査方
式を変換するためのフレームメモリ部と、データインタ
ーフェース部と、タイミングコントロール部を含む。
ジタルＲＧＢサンプルデータを階調処理するためのサブ
フィールドデータに再配列するデータ再配列部、走査方
式を変換するためのフレームメモリ部と、データインタ
ーフェース部と、タイミングコントロール部を含む。
【００１２】タイミングコントロール部は各部のタイミ
ングを制御するためにメインクロックを分周して各部の
タイミング制御信号を発生する。
ングを制御するためにメインクロックを分周して各部の
タイミング制御信号を発生する。
【００１３】一般に、ＰＤＰでは階調表示のために毎フ
ィールドごとに複数のサブフィールドに分けてピクセル
データを表示する。各サブフィールドは全画素記入及び
消去、データ記入、放電維持の３工程に分けて駆動され
る。従って、大変短い時間、例えば、毎スキャンライン
当たり３μｓの間２５５９個のピクセルデータを処理し
なければならないためにシステムのメインクロックの周
波数が大変高くなる。すなわち、ＰＤＰの解像度が３×
８５３×４８０である場合にはデータ処理のためにメイ
ンクロックの周波数が５０ＭＨｚ程度が要求される。そ
れで、タイミングコントロール部では１垂直期間の間に
５０ＭＨｚをカウンティングして各種タイミング制御信
号を発生する。従って、ＮＴＳＣ方式の場合には１垂直
期間が１６．６７ｍｓであるためにこれを５０ＭＨｚに
カウンティングするためには２０ビットカウンタが要求
される。
ィールドごとに複数のサブフィールドに分けてピクセル
データを表示する。各サブフィールドは全画素記入及び
消去、データ記入、放電維持の３工程に分けて駆動され
る。従って、大変短い時間、例えば、毎スキャンライン
当たり３μｓの間２５５９個のピクセルデータを処理し
なければならないためにシステムのメインクロックの周
波数が大変高くなる。すなわち、ＰＤＰの解像度が３×
８５３×４８０である場合にはデータ処理のためにメイ
ンクロックの周波数が５０ＭＨｚ程度が要求される。そ
れで、タイミングコントロール部では１垂直期間の間に
５０ＭＨｚをカウンティングして各種タイミング制御信
号を発生する。従って、ＮＴＳＣ方式の場合には１垂直
期間が１６．６７ｍｓであるためにこれを５０ＭＨｚに
カウンティングするためには２０ビットカウンタが要求
される。
【００１４】
【発明が解決しようとする課題】しかしながら、このよ
うなビット数が多いカウンタを使用する場合には下位席
の出力に比べて上位席の出力にスキューが発生するため
に出力値のデコーディング時にグリッチ(glitch)が発生
する問題があった。また、このようなノイズ問題を減ら
すためにすべての出力を同期させようとする場合にはカ
ウンタの設計が複雑になる問題があった。
うなビット数が多いカウンタを使用する場合には下位席
の出力に比べて上位席の出力にスキューが発生するため
に出力値のデコーディング時にグリッチ(glitch)が発生
する問題があった。また、このようなノイズ問題を減ら
すためにすべての出力を同期させようとする場合にはカ
ウンタの設計が複雑になる問題があった。
【００１５】従って、本発明は以上のような従来技術の
問題点を解決するためのものであり、本発明の目的はデ
ータ記入時のみに高い周波数のクロック信号を使用し、
残りの動作では相対的に低い周波数のクロック信号を使
用することにより、タイミングコントローラのノイズが
除去できてロジック構成が簡略化できるＡＣプラズマデ
ィスプレイパネル装置のタイミングコントローラ及びそ
の制御方法を提供することにある。
問題点を解決するためのものであり、本発明の目的はデ
ータ記入時のみに高い周波数のクロック信号を使用し、
残りの動作では相対的に低い周波数のクロック信号を使
用することにより、タイミングコントローラのノイズが
除去できてロジック構成が簡略化できるＡＣプラズマデ
ィスプレイパネル装置のタイミングコントローラ及びそ
の制御方法を提供することにある。
【００１６】
【課題を解決するための手段】前記目的を達成するため
の本発明の装置は、ａ）毎サブフィールド初期に第１の
一定時間全画素に壁電荷を記入し記入された壁電荷をす
べて消去する工程と、ｂ）毎サブフィールドごとに第２
の一定時間複数のスキャンラインを順次にスキャンしな
がらライン単位にデータを記入し放電しようとする画素
に選択的に壁電荷を形成する工程と、ｃ）毎サブフィー
ルドごとに互いに異なる時間壁電荷が形成された画素の
放電を開始し開始された放電を維持させる工程の３段階
に毎フィールドごとに複数のサブフィールドをそれぞれ
駆動する交流プラズマディスプレイ平板装置において、
データ処理のために高い周波数を有する第１クロック信
号を発生するための第１クロック発生器と、システム駆
動のために低い周波数を有する第２クロック信号を発生
するための第２クロック発生器と、垂直同期信号に応じ
て前記第２クロック信号をカウンティングし、各サブフ
ィールド区間のうち前記ａ）工程及びｂ）工程の第１及
び第２の一定時間を設定する第１パルス信号と前記ｃ）
工程の互いに異なる時間を設定するのに第２パルス信号
をそれぞれ発生する第１カウンタと、前記第１パルス信
号に応じて前記第２クロック信号に前記ａ）及びｂ）工
程の区間をカウンティングする第２カウンタと、前記第
２パルス信号に応じて前記第２クロック信号に前記ｃ）
工程の互いに異なる時間をカウンティングする第３カウ
ンタと、前記第２及び第３カウンタの出力と前記第２ク
ロック信号をそれぞれ入力してスキャン電極、維持電
極、アドレス電極を駆動するためのタイミング制御信号
を発生するための第１制御信号発生器と、前記第２カウ
ンタの出力と前記第１クロック信号をそれぞれ入力して
データ記入のためのタイミング制御信号を発生する第２
制御信号発生器を具備することを特徴とする。
の本発明の装置は、ａ）毎サブフィールド初期に第１の
一定時間全画素に壁電荷を記入し記入された壁電荷をす
べて消去する工程と、ｂ）毎サブフィールドごとに第２
の一定時間複数のスキャンラインを順次にスキャンしな
がらライン単位にデータを記入し放電しようとする画素
に選択的に壁電荷を形成する工程と、ｃ）毎サブフィー
ルドごとに互いに異なる時間壁電荷が形成された画素の
放電を開始し開始された放電を維持させる工程の３段階
に毎フィールドごとに複数のサブフィールドをそれぞれ
駆動する交流プラズマディスプレイ平板装置において、
データ処理のために高い周波数を有する第１クロック信
号を発生するための第１クロック発生器と、システム駆
動のために低い周波数を有する第２クロック信号を発生
するための第２クロック発生器と、垂直同期信号に応じ
て前記第２クロック信号をカウンティングし、各サブフ
ィールド区間のうち前記ａ）工程及びｂ）工程の第１及
び第２の一定時間を設定する第１パルス信号と前記ｃ）
工程の互いに異なる時間を設定するのに第２パルス信号
をそれぞれ発生する第１カウンタと、前記第１パルス信
号に応じて前記第２クロック信号に前記ａ）及びｂ）工
程の区間をカウンティングする第２カウンタと、前記第
２パルス信号に応じて前記第２クロック信号に前記ｃ）
工程の互いに異なる時間をカウンティングする第３カウ
ンタと、前記第２及び第３カウンタの出力と前記第２ク
ロック信号をそれぞれ入力してスキャン電極、維持電
極、アドレス電極を駆動するためのタイミング制御信号
を発生するための第１制御信号発生器と、前記第２カウ
ンタの出力と前記第１クロック信号をそれぞれ入力して
データ記入のためのタイミング制御信号を発生する第２
制御信号発生器を具備することを特徴とする。
【００１７】前記目的を達成するための本発明の方法
は、ａ）毎サブフィールド初期に第１の一定時間全画素
に壁電荷を記入し記入された壁電荷をすべて消去する工
程と、ｂ）毎サブフィールドごとに第２の一定時間複数
のスキャンラインを順次にスキャンしながらライン単位
にデータを記入し放電しようとする画素に選択的に壁電
荷を形成する工程と、ｃ）毎サブフィールドごとに互い
に異なる時間壁電荷が形成された画素の放電を開始し開
始された放電を維持させる工程の３段階に毎フィールド
ごとに複数のサブフィールドをそれぞれ駆動する交流プ
ラズマディスプレイ平板装置のタイミング制御方法にお
いて、ｉ）データ処理のために高い周波数を有する第１
クロック信号と、システム駆動のために低い周波数を有
する第２クロック信号をそれぞれ発生する工程と、 ｉｉ）垂直同期信号に応じて前記第２クロック信号をカ
ウンティングし、各サブフィールド区間のうち前記ａ）
工程及びｂ）工程の第１及び第２の一定時間を設定する
第１パルス信号と前記ｃ）工程の互いに異なる時間を設
定するのに第２パルス信号をそれぞれ発生する工程と、 ｉｉｉ）前記第１パルス信号に応じて前記第２クロック
信号に前記ａ）及びｂ）工程の区間をカウンティングす
る工程と、 ｉｖ）前記第２パルス信号に応じて前記第２クロック信
号に前記ｃ）工程の互いに異なる時間をカウンティング
する工程と、 ｖ）前記第２及び第３カウンタの出力と前記第２クロッ
ク信号をそれぞれ入力してスキャン電極、維持電極、ア
ドレス電極を駆動するためのタイミング制御信号を発生
する工程と、 ｖｉ）前記第２カウンタの出力と前記第１クロック信号
をそれぞれ入力してデータ記入のためのタイミング制御
信号を発生する工程を具備することを特徴とする。
は、ａ）毎サブフィールド初期に第１の一定時間全画素
に壁電荷を記入し記入された壁電荷をすべて消去する工
程と、ｂ）毎サブフィールドごとに第２の一定時間複数
のスキャンラインを順次にスキャンしながらライン単位
にデータを記入し放電しようとする画素に選択的に壁電
荷を形成する工程と、ｃ）毎サブフィールドごとに互い
に異なる時間壁電荷が形成された画素の放電を開始し開
始された放電を維持させる工程の３段階に毎フィールド
ごとに複数のサブフィールドをそれぞれ駆動する交流プ
ラズマディスプレイ平板装置のタイミング制御方法にお
いて、ｉ）データ処理のために高い周波数を有する第１
クロック信号と、システム駆動のために低い周波数を有
する第２クロック信号をそれぞれ発生する工程と、 ｉｉ）垂直同期信号に応じて前記第２クロック信号をカ
ウンティングし、各サブフィールド区間のうち前記ａ）
工程及びｂ）工程の第１及び第２の一定時間を設定する
第１パルス信号と前記ｃ）工程の互いに異なる時間を設
定するのに第２パルス信号をそれぞれ発生する工程と、 ｉｉｉ）前記第１パルス信号に応じて前記第２クロック
信号に前記ａ）及びｂ）工程の区間をカウンティングす
る工程と、 ｉｖ）前記第２パルス信号に応じて前記第２クロック信
号に前記ｃ）工程の互いに異なる時間をカウンティング
する工程と、 ｖ）前記第２及び第３カウンタの出力と前記第２クロッ
ク信号をそれぞれ入力してスキャン電極、維持電極、ア
ドレス電極を駆動するためのタイミング制御信号を発生
する工程と、 ｖｉ）前記第２カウンタの出力と前記第１クロック信号
をそれぞれ入力してデータ記入のためのタイミング制御
信号を発生する工程を具備することを特徴とする。
【００１８】前記第１クロック信号は５０ＭＨｚであ
り、第２クロック信号は２ＭＨｚであることが望まし
い。前記第３カウンタ手段は前記ｃ）工程の互いに異な
る時間のうち最小時間を単位時間にし、この単位時間の
間前記第２クロック信号をカウンティングすることを繰
り返すことが望ましい。前記第２制御信号発生手段は前
記第２カウンタの出力をデコーディングし、前記ｂ）工
程の第２一の定時間を前記複数のスキャンライン数で分
割し、各分割された時間を単位時間にしてこの単位時間
の間前記第１クロック信号をカウンティングすることが
望ましい。
り、第２クロック信号は２ＭＨｚであることが望まし
い。前記第３カウンタ手段は前記ｃ）工程の互いに異な
る時間のうち最小時間を単位時間にし、この単位時間の
間前記第２クロック信号をカウンティングすることを繰
り返すことが望ましい。前記第２制御信号発生手段は前
記第２カウンタの出力をデコーディングし、前記ｂ）工
程の第２一の定時間を前記複数のスキャンライン数で分
割し、各分割された時間を単位時間にしてこの単位時間
の間前記第１クロック信号をカウンティングすることが
望ましい。
【００１９】以上のような本発明の目的と別の特徴及び
長所などは次ぎに参照する本発明のいくつかの好適な実
施例に対する以下の説明から明確になるであろう。
長所などは次ぎに参照する本発明のいくつかの好適な実
施例に対する以下の説明から明確になるであろう。
【００２０】
【発明の実施の形態】以下、添付図面に基づいて本発明
の好適な実施例をよるＰＤＰ−ＴＶ装置の構成と動作を
説明する。図１に本発明による平板ディスプレイ装置の
望ましい一実施例であるＰＤＰ−ＴＶの回路ブロック構
成を示す。一実施例のＰＤＰ−ＴＶ構成では、大きく分
けて、ＮＴＳＣ複合映像信号をＰＤＰ−ＴＶシステムに
適合な形態で転換する映像処理部と処理された映像デー
タをパネルディスプレイするための駆動回路部で構成さ
れる。
の好適な実施例をよるＰＤＰ−ＴＶ装置の構成と動作を
説明する。図１に本発明による平板ディスプレイ装置の
望ましい一実施例であるＰＤＰ−ＴＶの回路ブロック構
成を示す。一実施例のＰＤＰ−ＴＶ構成では、大きく分
けて、ＮＴＳＣ複合映像信号をＰＤＰ−ＴＶシステムに
適合な形態で転換する映像処理部と処理された映像デー
タをパネルディスプレイするための駆動回路部で構成さ
れる。
【００２１】概略的にアンテナを通して受信される複合
映像信号は音声及び映像信号処理部１０でアナログ処理
されＡＤＣ１２で一定の映像データでディジタル化され
る。この映像データは再びデータ処理部１４のデータ再
配列部１４ａ、メモリ部１４ｂ、データインターフェー
ス部１４ｃを通してＰＤＰの階調処理特性に符合される
データストリームの形態でアドレス電極駆動部２０，２
２に提供される。
映像信号は音声及び映像信号処理部１０でアナログ処理
されＡＤＣ１２で一定の映像データでディジタル化され
る。この映像データは再びデータ処理部１４のデータ再
配列部１４ａ、メモリ部１４ｂ、データインターフェー
ス部１４ｃを通してＰＤＰの階調処理特性に符合される
データストリームの形態でアドレス電極駆動部２０，２
２に提供される。
【００２２】タイミングコントローラ部１６は垂直同期
信号Ｖｓｙｎｃに応答して毎フィールド単位でデータ処
理部１４と高電圧発生部１８にタイミング制御信号を提
供する。より具体的な説明は後で述べる。
信号Ｖｓｙｎｃに応答して毎フィールド単位でデータ処
理部１４と高電圧発生部１８にタイミング制御信号を提
供する。より具体的な説明は後で述べる。
【００２３】高電圧発生部１８はアドレス、スキャン及
び維持電極駆動部２０，２２，２４，２６で必要とする
高電圧制御パルスを出力し、電源部３０は交流電源ＡＣ
Ｖを入力にして全体システムに必要とするすべての直流
電圧ＤＣＶを生成供給する。
び維持電極駆動部２０，２２，２４，２６で必要とする
高電圧制御パルスを出力し、電源部３０は交流電源ＡＣ
Ｖを入力にして全体システムに必要とするすべての直流
電圧ＤＣＶを生成供給する。
【００２４】音声及び映像信号処理部１０ではＮＴＳＣ
複合映像信号の入力を受けてアナログＲＧＢと同期信号
Ｈ．Ｖ ＳＹＮＣを分離し、輝度信号の平均値に該当す
る平均画面レベル（ＡＰＬ：Average Picture Level)を
求めてＡＤＣ１２に提供する。
複合映像信号の入力を受けてアナログＲＧＢと同期信号
Ｈ．Ｖ ＳＹＮＣを分離し、輝度信号の平均値に該当す
る平均画面レベル（ＡＰＬ：Average Picture Level)を
求めてＡＤＣ１２に提供する。
【００２５】ＮＴＳＣ複合映像信号は飛越走査方式で１
フレームが偶数と奇数の２フィールドで構成されてお
り、水平同期信号は１５．７３ＫＨｚ、垂直同期信号は
６０Ｈｚの周波数を有する。複合映像信号から分離した
音声信号はオーディオ増幅器を経て直接スピーカに出力
する。
フレームが偶数と奇数の２フィールドで構成されてお
り、水平同期信号は１５．７３ＫＨｚ、垂直同期信号は
６０Ｈｚの周波数を有する。複合映像信号から分離した
音声信号はオーディオ増幅器を経て直接スピーカに出力
する。
【００２６】ＡＤＣ１２はアナログＲＧＢ信号を入力さ
れディジタルデータに変換してデータ処理部１４に出力
し、ディジタルデータはＰＤＰ−ＴＶシステムの明るさ
の改善のために変換された形態の映像データである。Ａ
ＤＣ１２ではアナログＲＧＢ及びＡＰＬ信号を量子化さ
せるのに適切の信号レベルに増幅し、垂直及び水平同期
信号を一定の位相に変換する。また、ＡＤＣ１２ではサ
ンプリングクロックを入力同期信号に同期されたクロッ
クに使用するためにＰＬＬを使用してクロックを生成す
る。
れディジタルデータに変換してデータ処理部１４に出力
し、ディジタルデータはＰＤＰ−ＴＶシステムの明るさ
の改善のために変換された形態の映像データである。Ａ
ＤＣ１２ではアナログＲＧＢ及びＡＰＬ信号を量子化さ
せるのに適切の信号レベルに増幅し、垂直及び水平同期
信号を一定の位相に変換する。また、ＡＤＣ１２ではサ
ンプリングクロックを入力同期信号に同期されたクロッ
クに使用するためにＰＬＬを使用してクロックを生成す
る。
【００２７】ＰＬＬは入力同期信号の位相とループで出
力された可変パルスの位相を比較して入力同期信号に同
期されたクロックを出力する。もしも、入力同期信号に
同期されたクロックを使用しない場合にはディスプレイ
される映像の垂直直線性が保障されない。
力された可変パルスの位相を比較して入力同期信号に同
期されたクロックを出力する。もしも、入力同期信号に
同期されたクロックを使用しない場合にはディスプレイ
される映像の垂直直線性が保障されない。
【００２８】また、ＡＤＣ１２ではサンプリング領域の
垂直位置と水平位置を設定する。垂直位置区間は入力信
号のうち映像情報があるラインのみを設定し、水平位置
区間は垂直位置に設定されたラインのうち映像情報があ
る時間のみを設定する。垂直位置区間と水平位置区間は
サンプリングをする基準になる。垂直位置区間は次の＜
表１＞に示すように２４０ラインずつ、総（計）４８０
ラインが選択される。水平位置区間はラインごとに最小
８５３個のサンプリングクロックが存在できる時間にな
らなければならない。
垂直位置と水平位置を設定する。垂直位置区間は入力信
号のうち映像情報があるラインのみを設定し、水平位置
区間は垂直位置に設定されたラインのうち映像情報があ
る時間のみを設定する。垂直位置区間と水平位置区間は
サンプリングをする基準になる。垂直位置区間は次の＜
表１＞に示すように２４０ラインずつ、総（計）４８０
ラインが選択される。水平位置区間はラインごとに最小
８５３個のサンプリングクロックが存在できる時間にな
らなければならない。
【００２９】
【表１】
【００３０】また、ＡＤＣ１２ではＲＧＢデータをＰＤ
Ｐの明るさ特性に符合するデータにマッピングして出力
する。すなわち、ＡＤＣ１２はＲＯＭにいくつかのベク
タテーブルを具備して、ディジタル化されたＡＰＬデー
タにより最適のベクタテーブルを１：１マッピングして
改善されたＲＧＢデータ形態でデータ処理部１４に提供
する。
Ｐの明るさ特性に符合するデータにマッピングして出力
する。すなわち、ＡＤＣ１２はＲＯＭにいくつかのベク
タテーブルを具備して、ディジタル化されたＡＰＬデー
タにより最適のベクタテーブルを１：１マッピングして
改善されたＲＧＢデータ形態でデータ処理部１４に提供
する。
【００３１】データ処理部１４のデータ再配列部１４ａ
ではＰＤＰの階調処理のためには１フィールドの映像デ
ータを複数個のサブフィールドに再構成した後に最再上
位ビットから最下位ビットまで再配列する必要がある。
データ再配列部１４ａは並列で提供される映像データが
フレームメモリの一つのアドレスに同一の加重値を有す
るビットで貯蔵されるように再配列する。
ではＰＤＰの階調処理のためには１フィールドの映像デ
ータを複数個のサブフィールドに再構成した後に最再上
位ビットから最下位ビットまで再配列する必要がある。
データ再配列部１４ａは並列で提供される映像データが
フレームメモリの一つのアドレスに同一の加重値を有す
るビットで貯蔵されるように再配列する。
【００３２】ここで、上部アドレス電極用データと、下
部アドレス電極用データを区分するために、前記再配列
されたＲ，Ｂに対してはそれぞれの８個の１ビットデー
タのうち、奇数番目４個の１ビットデータを上位ビット
にし偶数番目４個の１ビットデータを下位ビットにし
て、前記再配列されたＧに対しては８個の１ビットデー
タのうち奇数番目４個の１ビットデータを下位ビットに
して偶数番目４個の１ビットデータを上位ビットにする
１ワードで構成する。
部アドレス電極用データを区分するために、前記再配列
されたＲ，Ｂに対してはそれぞれの８個の１ビットデー
タのうち、奇数番目４個の１ビットデータを上位ビット
にし偶数番目４個の１ビットデータを下位ビットにし
て、前記再配列されたＧに対しては８個の１ビットデー
タのうち奇数番目４個の１ビットデータを下位ビットに
して偶数番目４個の１ビットデータを上位ビットにする
１ワードで構成する。
【００３３】データ処理部１４のメモリ部１４ｂはま
た、ＰＤＰ階調処理上１フィールドを８個のサブフィー
ルドに分けて、各サブフィールドに該当する映像データ
を電極配列順番に合うように順にリードしてデータイン
ターフェース部１６に提供する必要があるためにライト
順番とは構造的に大変異なるリード順番を有する。
た、ＰＤＰ階調処理上１フィールドを８個のサブフィー
ルドに分けて、各サブフィールドに該当する映像データ
を電極配列順番に合うように順にリードしてデータイン
ターフェース部１６に提供する必要があるためにライト
順番とは構造的に大変異なるリード順番を有する。
【００３４】データインターフェース部１４ｃではメモ
リ部１４ｂで出力されるＲＧＢデータを表示部２８のＲ
ＧＢ画素配置に合うように再配列してアドレス駆動ＩＣ
に供給する。すなわち、データインターフェース部１４
ｃはメモリ部１４ｂから伝達されるＲＧＢデータを臨時
貯蔵して上部及び下部アドレス電極駆動部２０，２２で
要求するデータ形態に合わせて提供する役割をする。
リ部１４ｂで出力されるＲＧＢデータを表示部２８のＲ
ＧＢ画素配置に合うように再配列してアドレス駆動ＩＣ
に供給する。すなわち、データインターフェース部１４
ｃはメモリ部１４ｂから伝達されるＲＧＢデータを臨時
貯蔵して上部及び下部アドレス電極駆動部２０，２２で
要求するデータ形態に合わせて提供する役割をする。
【００３５】タイミングコントロール部１６では同期信
号を入力して各部で必要とするクロック信号と制御パル
スを発生して各部に提供する。より具体的な説明は後で
述べる。
号を入力して各部で必要とするクロック信号と制御パル
スを発生して各部に提供する。より具体的な説明は後で
述べる。
【００３６】高電圧発生部１８はタイミングコントロー
ラ部１６で出力される各種ロジックレベルの制御パルス
により直流高電圧を組合して上下部アドレス電極駆動部
２０，２２、スキャン電極駆動部２４、維持電極駆動部
２６で必要とする制御パルスを生成してＰＤＰが駆動で
きるようにする。上下アドレス電極駆動部２０，２２で
はデータインターフェース部１４ｃから提供されるデー
タを適合な電圧レベルに高めて表示部２８に選択的記入
が可能なようにする。
ラ部１６で出力される各種ロジックレベルの制御パルス
により直流高電圧を組合して上下部アドレス電極駆動部
２０，２２、スキャン電極駆動部２４、維持電極駆動部
２６で必要とする制御パルスを生成してＰＤＰが駆動で
きるようにする。上下アドレス電極駆動部２０，２２で
はデータインターフェース部１４ｃから提供されるデー
タを適合な電圧レベルに高めて表示部２８に選択的記入
が可能なようにする。
【００３７】すなわち、本発明ではＰＤＰの階調処理の
ための駆動方法はまず、１フィールドをいくつかのサブ
フィールド（２５６階調−８サブフィールド）で分け
て、各サブフィールドに該当する映像データを上下部ア
ドレス電極駆動部２０，２２を通してライン単位に表示
部２８に記入する。ＭＳＢデータが記入されるサブフィ
ールドでＬＳＢサブフィールド順に放電維持パルスの個
数を少なくしてこれらの組合による総放電維持期間に階
調処理をする。
ための駆動方法はまず、１フィールドをいくつかのサブ
フィールド（２５６階調−８サブフィールド）で分け
て、各サブフィールドに該当する映像データを上下部ア
ドレス電極駆動部２０，２２を通してライン単位に表示
部２８に記入する。ＭＳＢデータが記入されるサブフィ
ールドでＬＳＢサブフィールド順に放電維持パルスの個
数を少なくしてこれらの組合による総放電維持期間に階
調処理をする。
【００３８】同一のデータを偶数フィールドに２回にデ
ィスプレイして、ノンインターレーススキャンによる点
滅(flickering)をなくす。分けられたサブフィールド駆
動順番は次のようである。 ａ）全画素記入及び消去段階 以前サブフィールドの放電維持後に選択された画素に残
っている壁電荷を消去するために可視的でない程度の短
い第１の一定時間にすべての画素に壁電荷を記入させ、
次にすべての画素を消去して残っている壁電荷をすべて
消去させることによりＰＤＰを初期化させる。
ィスプレイして、ノンインターレーススキャンによる点
滅(flickering)をなくす。分けられたサブフィールド駆
動順番は次のようである。 ａ）全画素記入及び消去段階 以前サブフィールドの放電維持後に選択された画素に残
っている壁電荷を消去するために可視的でない程度の短
い第１の一定時間にすべての画素に壁電荷を記入させ、
次にすべての画素を消去して残っている壁電荷をすべて
消去させることによりＰＤＰを初期化させる。
【００３９】ｂ）データ記入段階 第２の一定時間スキャン電極に順次にスキャンパルスを
シフトさせながらアドレス電極を通して該当データをラ
イン単位に記入して放電させようとする画素に選択的に
壁電荷を形成させる。
シフトさせながらアドレス電極を通して該当データをラ
イン単位に記入して放電させようとする画素に選択的に
壁電荷を形成させる。
【００４０】ｃ）放電維持段階 維持電極とスキャン電極との間に代わり代わりに維持パ
ルスを供給して壁電荷が形成された画素の放電を開始維
持させる。このとき、記入されなかった画素が記入され
た周辺画素により影響を受けて間違い放電をおこす可能
性があるために維持パルス供給後ごとに小幅消去を行っ
て正確な放電がなされるようにする。放電維持段階は、
サブフィールドの加重値により放電維持時間が異なる。
例えば、ＭＳＢ値で構成されたサブフィールドの放電維
持時間が最も長く、ＬＳＢ値で構成されたサブフィール
ドの放電維持時間が最も短く設定される。これらサブフ
ィールドの放電維持時間は指数関数的に増加することが
通常的であるが実験により視覚的に最も自然な階調表現
になるように適切に調整される。
ルスを供給して壁電荷が形成された画素の放電を開始維
持させる。このとき、記入されなかった画素が記入され
た周辺画素により影響を受けて間違い放電をおこす可能
性があるために維持パルス供給後ごとに小幅消去を行っ
て正確な放電がなされるようにする。放電維持段階は、
サブフィールドの加重値により放電維持時間が異なる。
例えば、ＭＳＢ値で構成されたサブフィールドの放電維
持時間が最も長く、ＬＳＢ値で構成されたサブフィール
ドの放電維持時間が最も短く設定される。これらサブフ
ィールドの放電維持時間は指数関数的に増加することが
通常的であるが実験により視覚的に最も自然な階調表現
になるように適切に調整される。
【００４１】図２は本発明によるタイミングコントロー
ラの望ましい一実施例の回路構成を示す。図２の一実施
例は第１クロック発生器３２、第２クロック発生器３
４、第１カウンタ３６、第２カウンタ３８、第３カウン
タ４０、第１制御信号発生器４２、第２制御信号発生器
４４を含む。
ラの望ましい一実施例の回路構成を示す。図２の一実施
例は第１クロック発生器３２、第２クロック発生器３
４、第１カウンタ３６、第２カウンタ３８、第３カウン
タ４０、第１制御信号発生器４２、第２制御信号発生器
４４を含む。
【００４２】第１クロック発生器３２はデータ処理のた
めに５０ＭＨｚの高い周波数を有する第１クロック信号
ＣＬＫ１を発生する。第２クロック発生器３４はシステ
ム駆動のために２ＭＨｚの低い周波数を有する第２クロ
ック信号ＣＬＫ２を発生する。
めに５０ＭＨｚの高い周波数を有する第１クロック信号
ＣＬＫ１を発生する。第２クロック発生器３４はシステ
ム駆動のために２ＭＨｚの低い周波数を有する第２クロ
ック信号ＣＬＫ２を発生する。
【００４３】第１カウンタ３６はシステム駆動のための
メインクロックを提供するために垂直同期信号Ｖｓｙｎ
ｃにより初期化され１垂直期間を第２クロック信号ＣＬ
Ｋ２にカウンティングする。１垂直期間がＮＴＳＣ方式
では１６．６７ｍｓであるためにこれを２ＭＨｚクロッ
クにカウンティングするためには１６．６７ｍｓ／５０
０ｎｓ＝３３，３４０クロックが要求される。従って、
第１カウンタは１６ビット２進カウンタで構成される。
それで、５０ＭＨｚクロックでカウントする場合には２
０ビット２進カウンタが要求されるが、本発明では１６
ビット２進カウンタでロジック構成を減らすことができ
る。カウンタの出力値は予め設定されたデコーダにより
組合され各サブフィールド区間のうち前記ａ）段階及び
ｂ）段階の第１及び第２一定時間を設定する第１パルス
信号ｐ＿ｓｔａｔと前記ｃ）段階の互いに違う時間を設
定する第２パルス信号ｐ＿ｖａｒｉでそれぞれ出力され
る。
メインクロックを提供するために垂直同期信号Ｖｓｙｎ
ｃにより初期化され１垂直期間を第２クロック信号ＣＬ
Ｋ２にカウンティングする。１垂直期間がＮＴＳＣ方式
では１６．６７ｍｓであるためにこれを２ＭＨｚクロッ
クにカウンティングするためには１６．６７ｍｓ／５０
０ｎｓ＝３３，３４０クロックが要求される。従って、
第１カウンタは１６ビット２進カウンタで構成される。
それで、５０ＭＨｚクロックでカウントする場合には２
０ビット２進カウンタが要求されるが、本発明では１６
ビット２進カウンタでロジック構成を減らすことができ
る。カウンタの出力値は予め設定されたデコーダにより
組合され各サブフィールド区間のうち前記ａ）段階及び
ｂ）段階の第１及び第２一定時間を設定する第１パルス
信号ｐ＿ｓｔａｔと前記ｃ）段階の互いに違う時間を設
定する第２パルス信号ｐ＿ｖａｒｉでそれぞれ出力され
る。
【００４４】第２カウンタ３８は前記第１パルス信号ｐ
＿ｓｔａｔの上昇エッジで第２クロック信号ＣＬＫ２を
カウントし始め下降エッジでリセットされる１１ビット
２進カウンタで構成される。従って、第２カウンタ３８
はａ）及びｂ）段階の第１の予定時間（例えば、１００
μｓ）及び第２の一定時間（例えば、３μｓ×４８１ス
キャンライン数＝１４４３μｓをカウントしそのカウン
ト値を出力する。
＿ｓｔａｔの上昇エッジで第２クロック信号ＣＬＫ２を
カウントし始め下降エッジでリセットされる１１ビット
２進カウンタで構成される。従って、第２カウンタ３８
はａ）及びｂ）段階の第１の予定時間（例えば、１００
μｓ）及び第２の一定時間（例えば、３μｓ×４８１ス
キャンライン数＝１４４３μｓをカウントしそのカウン
ト値を出力する。
【００４５】第３カウンタ４０は前記第２パルス信号ｐ
＿ｖａｒｉの上昇エッジで第２クロック信号ＣＬＫ２を
カウントし始め下降エッジでリセットされる５ビット２
進カウンタで構成される。従って、第２カウンタ３８は
ｃ）段階の放電維持時間のうち最小単位時間（例えば、
最小１０μｓ）を第２パルス信号のアクチブ区間で反復
カウントしそのカウント値を出力する。すなわち、ＭＳ
Ｂサブフィールドの放電維持期間が１２８０μｓである
とこの放電維持期間の間第３カウンタは１２８回繰り返
してカウントする。
＿ｖａｒｉの上昇エッジで第２クロック信号ＣＬＫ２を
カウントし始め下降エッジでリセットされる５ビット２
進カウンタで構成される。従って、第２カウンタ３８は
ｃ）段階の放電維持時間のうち最小単位時間（例えば、
最小１０μｓ）を第２パルス信号のアクチブ区間で反復
カウントしそのカウント値を出力する。すなわち、ＭＳ
Ｂサブフィールドの放電維持期間が１２８０μｓである
とこの放電維持期間の間第３カウンタは１２８回繰り返
してカウントする。
【００４６】第１制御信号発生器４２は前記第２及び第
３カウンタ３８，４０から提供されるカウント値を入力
する。入力されたカウント値は放電維持電極制御信号発
生部４２ａ、スキャン電極制御信号発生部４２ｂ、アド
レス電極制御信号発生部４２ｃにそれぞれ提供され各発
生部ではこれらカウント値をデコーディングして各電極
に対応するタイミング制御信号を生成する。生成された
タイミング制御信号は高電圧発生部１８に提供される。
３カウンタ３８，４０から提供されるカウント値を入力
する。入力されたカウント値は放電維持電極制御信号発
生部４２ａ、スキャン電極制御信号発生部４２ｂ、アド
レス電極制御信号発生部４２ｃにそれぞれ提供され各発
生部ではこれらカウント値をデコーディングして各電極
に対応するタイミング制御信号を生成する。生成された
タイミング制御信号は高電圧発生部１８に提供される。
【００４７】第２制御信号発生器４４は第２カウンタ３
８から提供されるカウント値を入力してロジック回路で
具現されたデコーダ４４ａでデコーディングする。デコ
ーダ４４ａではｂ）段階の第２の一定時間１４４３μｓ
に対応する第３パルス信号ｐ＿ｄａｔａを生成する。
８から提供されるカウント値を入力してロジック回路で
具現されたデコーダ４４ａでデコーディングする。デコ
ーダ４４ａではｂ）段階の第２の一定時間１４４３μｓ
に対応する第３パルス信号ｐ＿ｄａｔａを生成する。
【００４８】また、第２制御信号発生器４４はデータイ
ンターフェース部１４ｃの入力制御のための１０７個の
シフトパルスを発生するために３μｓの間５０ＭＨｚク
ロックを１５０個カウントできる８ビット２進カウンタ
４４ｂを含む。カウンタ４４ｂでは第３パルス信号ｐ＿
ｄａｔａの上昇エッジでカウントし始めて３μｓずつ総
４８１回を繰り返してカウントする。カウンタ４４ｂの
カウント出力はデコーダ４４ａに提供される。これにデ
コーダ４４ａではデータ処理部１４のデータ再配列部１
４ａ、メモり部１４ｂ、データインターフェース部１４
ｃで必要とする各種タイミング制御信号を発生する。
ンターフェース部１４ｃの入力制御のための１０７個の
シフトパルスを発生するために３μｓの間５０ＭＨｚク
ロックを１５０個カウントできる８ビット２進カウンタ
４４ｂを含む。カウンタ４４ｂでは第３パルス信号ｐ＿
ｄａｔａの上昇エッジでカウントし始めて３μｓずつ総
４８１回を繰り返してカウントする。カウンタ４４ｂの
カウント出力はデコーダ４４ａに提供される。これにデ
コーダ４４ａではデータ処理部１４のデータ再配列部１
４ａ、メモり部１４ｂ、データインターフェース部１４
ｃで必要とする各種タイミング制御信号を発生する。
【００４９】図３は本発明のタイミング制御方法を説明
するための波形図を示す。図３を参照すると、１垂直期
間は８個のサブフィールド駆動期間に分割され、各サブ
フィールド駆動期間はａ），ｂ），ｃ）段階の３段階に
区分される。ａ）及びｂ）段階は毎サブフィールドごと
に同一の時間で構成されるが、ｃ）段階は各サブフィー
ルドごとに与えられた加重値により互いに異なる時間で
構成される。図３に示した例では指数関数的に増加する
放電維持期間を示す。
するための波形図を示す。図３を参照すると、１垂直期
間は８個のサブフィールド駆動期間に分割され、各サブ
フィールド駆動期間はａ），ｂ），ｃ）段階の３段階に
区分される。ａ）及びｂ）段階は毎サブフィールドごと
に同一の時間で構成されるが、ｃ）段階は各サブフィー
ルドごとに与えられた加重値により互いに異なる時間で
構成される。図３に示した例では指数関数的に増加する
放電維持期間を示す。
【００５０】本発明ではタイミング制御装置のロジック
構成を簡略化させ、グリッチ(glitch)ノイズを減少させ
るために低速クロックが要求されるａ）及びｃ）段階で
は２ＭＨｚのクロックを使用し、高速クロックが要求さ
れるｂ）段階では５０ＭＨｚのクロックを使用する。
構成を簡略化させ、グリッチ(glitch)ノイズを減少させ
るために低速クロックが要求されるａ）及びｃ）段階で
は２ＭＨｚのクロックを使用し、高速クロックが要求さ
れるｂ）段階では５０ＭＨｚのクロックを使用する。
【００５１】また、ｃ）段階では最小単位時間を繰り返
してカウントする方式で長い時間をカウントし、ｂ）段
階でも３μｓ単位に繰り返しカウントする方式で１４４
３μｓをカウントすることにより、各カウンタのロジッ
ク設計が簡略化されノイズを減少させることができる。
してカウントする方式で長い時間をカウントし、ｂ）段
階でも３μｓ単位に繰り返しカウントする方式で１４４
３μｓをカウントすることにより、各カウンタのロジッ
ク設計が簡略化されノイズを減少させることができる。
【００５２】図４は図２の第３カウンタの望ましい一実
施例の回路構成を示し、図５は図４の各部波形図を示
す。図２の第３カウンタ４０の望ましい実施例は５ビッ
ト２進カウンタ４０ａとデコーダ４０ｂを含む。カウン
タ４０ａは２ＭＨｚのクロック信号をクロック入力して
従属的に連結される５個のＤ形フリップフロップ（ＤＦ
Ｆ−ＤＦＦ５）で構成されデコーダ４０ｂの出力により
リセットされるように構成される。デコーダ４０ｂでは
カウンタ４４ａの出力が１９（１００１１）になると出
力がロー状態になるロジック回路ＤＥＣと、第２パルス
信号ｐ＿ｖａｒｉとロジック回路の出力Ｘを論理積する
アンドゲートＧを含む。従って、アンドゲートＧではカ
ウンタ４０ａの出力が１９になるか第２パルス信号ｐ＿
ｖａｒｉがロー状態になるとリセット信号Ｒを発生す
る。
施例の回路構成を示し、図５は図４の各部波形図を示
す。図２の第３カウンタ４０の望ましい実施例は５ビッ
ト２進カウンタ４０ａとデコーダ４０ｂを含む。カウン
タ４０ａは２ＭＨｚのクロック信号をクロック入力して
従属的に連結される５個のＤ形フリップフロップ（ＤＦ
Ｆ−ＤＦＦ５）で構成されデコーダ４０ｂの出力により
リセットされるように構成される。デコーダ４０ｂでは
カウンタ４４ａの出力が１９（１００１１）になると出
力がロー状態になるロジック回路ＤＥＣと、第２パルス
信号ｐ＿ｖａｒｉとロジック回路の出力Ｘを論理積する
アンドゲートＧを含む。従って、アンドゲートＧではカ
ウンタ４０ａの出力が１９になるか第２パルス信号ｐ＿
ｖａｒｉがロー状態になるとリセット信号Ｒを発生す
る。
【００５３】それで、カウンタ４０ａは２ＭＨｚクロッ
ク２０個ごとにリセットされ再び０から１９までをカウ
ントすることを繰り返す。
ク２０個ごとにリセットされ再び０から１９までをカウ
ントすることを繰り返す。
【００５４】従って、放電維持期間の最大時間、例え
ば、１２８０μｓを基準にカウンタを設計する場合には
１２ビット２進カウンタを構成しなければならないが、
本発明では５ビット２進カウンタで具現できるためにカ
ウンタの設計を簡略化でき、ノイズ問題を低減できる。
ば、１２８０μｓを基準にカウンタを設計する場合には
１２ビット２進カウンタを構成しなければならないが、
本発明では５ビット２進カウンタで具現できるためにカ
ウンタの設計を簡略化でき、ノイズ問題を低減できる。
【００５５】
【発明の効果】以上で説明したように、本発明によると
タイミング制御装置の設計が簡略化できノイズを減少さ
せられることによりＰＤＰ装置のコストをダウンさせる
ことに寄与して製品の信頼性を向上させる長所がある。
タイミング制御装置の設計が簡略化できノイズを減少さ
せられることによりＰＤＰ装置のコストをダウンさせる
ことに寄与して製品の信頼性を向上させる長所がある。
【００５６】本発明を実施例によって詳細に説明した
が、本発明は実施例によって限定されず、本発明が属す
る技術分野において通常の知識を有するものであれば本
発明の思想と精神を離れることなく、本発明を修正また
は変更できるであろう。
が、本発明は実施例によって限定されず、本発明が属す
る技術分野において通常の知識を有するものであれば本
発明の思想と精神を離れることなく、本発明を修正また
は変更できるであろう。
【図１】本発明による平板ディスプレイ装置の望ましい
一実施例であるＰＤＰ−ＴＶの回路ブロック構成を示
す。
一実施例であるＰＤＰ−ＴＶの回路ブロック構成を示
す。
【図２】本発明によるタイミングコントローラの望まし
い一実施例の回路構成を示す。
い一実施例の回路構成を示す。
【図３】本発明のタイミング制御方法を説明するための
波形図を示す。
波形図を示す。
【図４】図２の第３カウンタの望ましい一実施例の回路
構成を示す。
構成を示す。
【図５】図４の各部タイミング図を示す。
１０ 映像信号処理部 １２ ＡＤＣ １４ データ処理部 １４ａ データ再配列部 １４ｂ メモリ部 １４ｃ データインターフェース部 １６ タイミングコントローラ部 １８ 高電圧発生部 ２０ 上部アドレス電極駆動部 ２２ 下部アドレス電極駆動部 ２４ スキャン電極駆動部 ２６ 維持電極駆動部 ２８ 表示部 ３０ 電源部 ３２ 第１クロック発生器 ３４ 第２クロック発生器 ３６ 第１カウンタ ３８ 第２カウンタ ４０ 第３カウンタ ４２ 第１制御信号発生器 ４４ 第２制御信号発生器
Claims (11)
- 【請求項１】 ａ）毎サブフィールド初期に第１の一定
時間全画素に壁電荷を記入し記入された壁電荷をすべて
消去する工程と、ｂ）毎サブフィールドごとに第２の一
定時間複数のスキャンラインを順次にスキャンしながら
ライン単位にデータを記入し放電しようとする画素に選
択的に壁電荷を形成する工程と、ｃ）毎サブフィールド
ごとに互いに異なる時間壁電荷が形成された画素の放電
を開始し開始された放電を維持させる工程の３段階に毎
フィールドごとに複数のサブフィールドをそれぞれ駆動
する交流プラズマディスプレイ平板装置において、 データ処理のために高い周波数を有する第１クロック信
号を発生するための第１クロック発生手段と、 システム駆動のために低い周波数を有する第２クロック
信号を発生するための第２クロック発生手段と、 垂直同期信号に応じて前記第２クロック信号をカウンテ
ィングし、各サブフィールド区間のうち前記ａ）工程及
びｂ）工程の第１及び第２の一定時間を設定する第１パ
ルス信号と前記ｃ）工程の互いに異なる時間を設定する
のに第２パルス信号をそれぞれ発生する第１カウンタ手
段と、 前記第１パルス信号に応じて前記第２クロック信号に前
記ａ）及びｂ）工程の区間をカウンティングする第２カ
ウンタ手段と、 前記第２パルス信号に応じて前記第２クロック信号に前
記ｃ）工程の互いに異なる時間をカウンティングする第
３カウンタ手段と、 前記第２及び第３カウンタの出力と前記第２クロック信
号をそれぞれ入力してスキャン電極、維持電極、アドレ
ス電極を駆動するためのタイミング制御信号を発生する
ための第１制御信号発生手段と、 前記第２カウンタの出力と前記第１クロック信号をそれ
ぞれ入力してデータ記入のためのタイミング制御信号を
発生する第２制御信号発生手段を具備することを特徴と
するタイミング制御装置。 - 【請求項２】 前記第１クロック信号は５０ＭＨｚであ
り、第２クロック信号は２ＭＨｚであることを特徴とす
る請求項１に記載のタイミング制御装置。 - 【請求項３】 前記複数のサブフィールドは２５６階調
を表示するために１フィールドに８個であることを特徴
とする請求項２に記載のタイミング制御装置。 - 【請求項４】 前記第３カウンタ手段は前記ｃ）工程の
互いに異なる時間のうち最小時間を単位時間にし、この
単位時間の間前記第２クロック信号をカウンティングす
ることを繰り返すことを特徴とする請求項１に記載のタ
イミング制御装置。 - 【請求項５】 前記第３カウンタ手段は前記第２クロッ
ク信号を入力してカウンティングするＮビットカウンタ
と、 前記Ｎビットカウンタの出力値が前記単位時間と同一の
値であったり、前記第２パルス信号がノンアクチブ状態
である場合には前記Ｎビットカウンタをリセットさせる
リセット手段を具えることを特徴とする請求項４に記載
のタイミング制御装置。 - 【請求項６】 前記第２制御信号発生手段は前記第２カ
ウンタの出力をデコーディングし、前記ｂ）工程の第２
の一定時間を前記複数のスキャンライン数で分割し、各
分割された時間を単位時間にしてこの単位時間の間前記
第１クロック信号をカウンティングすることを繰り返す
ことを特徴とする請求項１に記載のタイミング制御装
置。 - 【請求項７】 前記第２制御信号発生手段は前記第１ク
ロック信号を入力してカウンティングするＭビットカウ
ンタと、 前記Ｍビットカウンタの出力値が前記単位時間と同一の
値であるか、第３パルス信号がノンアクチブ状態である
場合には前記Ｎビットカウンタをリセットさせるリセッ
ト手段を具備することを特徴とする請求項６に記載のタ
イミング制御装置。 - 【請求項８】 前記前記第３パルス信号は前記第１パル
ス信号で前記ａ）工程の第１の一定時間を除いた第２の
一定時間アクチブ状態を維持するパルスであることを特
徴とする請求項７に記載のタイミング制御装置。 - 【請求項９】 ａ）毎サブフィールド初期に第１の一定
時間全画素に壁電荷を記入し記入された壁電荷をすべて
消去する工程と、ｂ）毎サブフィールドごとに第２の一
定時間複数のスキャンラインを順次にスキャンしながら
ライン単位にデータを記入し放電しようとする画素に選
択的に壁電荷を形成する工程と、ｃ）毎サブフィールド
ごとに互いに異なる時間壁電荷が形成された画素の放電
を開始し開始された放電を維持させる工程の３工程に毎
フィールドごとに複数のサブフィールドをそれぞれ駆動
する交流プラズマディスプレイ平板装置のタイミング制
御方法において、 ｉ）データ処理のために高い周波数を有する第１クロッ
ク信号と、システム駆動のために低い周波数を有する第
２クロック信号をそれぞれ発生する工程と、 ｉｉ）垂直同期信号に応じて前記第２クロック信号をカ
ウンティングし、各サブフィールド区間のうち前記ａ）
工程及びｂ）工程の第１及び第２の一定時間を設定する
第１パルス信号と前記ｃ）工程の互いに異なる時間を設
定するのに第２パルス信号をそれぞれ発生する工程と、 ｉｉｉ）前記第１パルス信号に応じて前記第２クロック
信号に前記ａ）及びｂ）工程の区間をカウンティングす
る工程と、 ｉｖ）前記第２パルス信号に応じて前記第２クロック信
号に前記ｃ）工程の互いに異なる時間をカウンティング
する工程と、 ｖ）前記第２及び第３カウンタの出力と前記第２クロッ
ク信号をそれぞれ入力してスキャン電極、維持電極、ア
ドレス電極を駆動するためのタイミング制御信号を発生
する工程と、 ｖｉ）前記第２カウンタの出力と前記第１クロック信号
をそれぞれ入力してデータ記入のためのタイミング制御
信号を発生する工程を具備することを特徴とするタイミ
ング制御方法。 - 【請求項１０】 前記ｉｖ）工程は前記ｃ）工程の互い
に異なる時間のうち最小時間を単位時間にし、この単位
時間の間前記第２クロック信号をカウンティングするこ
とを繰り返すことを特徴とする請求項９に記載のタイミ
ング制御方法。 - 【請求項１１】 前記ｖｉ）工程は前記第２カウンタの
出力をデコーディングし、前記ｂ）工程の第２の一定時
間を前記複数のスキャンライン数で分割し、各分割され
た時間を単位時間にしてこの単位時間の間前記第１クロ
ック信号をカウンティングすることを繰り返すことを特
徴とする請求項９に記載のタイミング制御方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970025972A KR100217276B1 (ko) | 1997-06-20 | 1997-06-20 | Pdp-tv의 구동을 위한 방전유지 제어방법 |
| KR97-25972 | 1997-06-20 | ||
| KR97-25971 | 1997-06-20 | ||
| KR1019970025971A KR100217279B1 (ko) | 1997-06-20 | 1997-06-20 | Pdp-tv시스템의 계조처리를 위한 메인클럭 분리적용 방법. |
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|---|---|
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| JP4163787B2 JP4163787B2 (ja) | 2008-10-08 |
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ID=26632852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13200598A Expired - Fee Related JP4163787B2 (ja) | 1997-06-20 | 1998-05-14 | 交流プラズマディスプレイ平板装置のタイミング制御装置及び方法 |
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|---|---|
| JP (1) | JP4163787B2 (ja) |
| GB (1) | GB2326512B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003005703A (ja) * | 2001-06-22 | 2003-01-08 | Pioneer Electronic Corp | パネル駆動装置 |
| JP2006023751A (ja) * | 2004-07-09 | 2006-01-26 | Thomson Licensing | ラインワイズダイナミックアドレッシングによるディスプレイ装置の駆動方法および装置 |
| CN100373431C (zh) * | 2004-09-10 | 2008-03-05 | 南京Lg同创彩色显示系统有限责任公司 | 等离子显示器寻址方法及装置 |
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|---|---|---|---|---|
| KR100862578B1 (ko) * | 2006-05-16 | 2008-10-09 | 엘지전자 주식회사 | 플라즈마 디스플레이 장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2229847A (en) * | 1989-02-16 | 1990-10-03 | Toshiba Lighting & Technology | Colour image discharge display |
| JPH07302061A (ja) * | 1994-05-09 | 1995-11-14 | Fujitsu General Ltd | 映像の表示処理方法およびその装置 |
| EP0755043B1 (en) * | 1995-07-21 | 2009-09-02 | Canon Kabushiki Kaisha | Gray scale driver with luminance compensation |
-
1998
- 1998-05-14 JP JP13200598A patent/JP4163787B2/ja not_active Expired - Fee Related
- 1998-05-21 GB GB9811012A patent/GB2326512B/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003005703A (ja) * | 2001-06-22 | 2003-01-08 | Pioneer Electronic Corp | パネル駆動装置 |
| JP2006023751A (ja) * | 2004-07-09 | 2006-01-26 | Thomson Licensing | ラインワイズダイナミックアドレッシングによるディスプレイ装置の駆動方法および装置 |
| US8780092B2 (en) | 2004-07-09 | 2014-07-15 | Thomson Licensing | Method and device for driving a display device with line-wise dynamic addressing |
| CN100373431C (zh) * | 2004-09-10 | 2008-03-05 | 南京Lg同创彩色显示系统有限责任公司 | 等离子显示器寻址方法及装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4163787B2 (ja) | 2008-10-08 |
| GB2326512B (en) | 2001-05-30 |
| GB9811012D0 (en) | 1998-07-22 |
| GB2326512A (en) | 1998-12-23 |
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