JP3850034B2 - ライン数変換手段付き画像表示装置 - Google Patents
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Description
US−A−5,301,031に、表示すべき走査ライン数を少数の走査ラインを有する液晶パネルのようなマトリクスディスプレイパネル上に収容しうるライン数に変換する走査変換表示装置が開示されている。この装置は入力ビデオ信号と同期して制御信号を発生する制御回路と、それぞれ該制御回路により駆動されるシフトレジスタを含む水平及び垂直走査回路と、これらの走査回路により選択的に駆動される画素のマトリクス配列からなるディスプレイパネルとを含んでいる。
この装置は、更に、垂直シフトレジスタの動作を垂直走査回路の有効走査期間内において所定のインターバルで停止させて垂直シフトクロックを抜き取り、これによりビデオ信号の有効表示期間内の垂直シフトクロックを除去して走査ラインを周期的におろぬく回路を含んでいる。
この既知の装置はこのような垂直シフトクロックの周期的除去及び走査ラインの抜き取りを許さないディスプレイパネルと協働し得ない。
本発明の目的はこの問題を克服した画像表示装置を提供することにある。この目的のために、本発明の第1の特徴は請求項1に記載されたライン数変換方法にある。本発明の第2の特徴は請求項3に記載された画像表示装置にある。
本発明の有利な実施例は1フィールドごとに第2の数のビデオラインを有するインタレースビデオ信号を受信し、第2の数より大きく第2の数の2倍より小さい第1の数の表示ラインを有するノンインタレース表示スクリーンに表示する画像表示装置に関する。第1ラインメモリデバイスを用いてビデオ信号のライン数を2倍にする。第2及び第3ラインメモリデバイスの各々がライン数倍増ビデオ信号のビデオラインを受信し、第1の数の表示ラインに対応する低減レートでビデオライン対を供給する。内挿器が第2及び第3ラインメモリデバイスから受信されるビデオライン対に応答して第1の数の表示ラインをディスプレイに供給する。本発明は575のアクティブインタレースビデオラインを有するPAL信号を480のノンインタレースビデオラインを有するVGA信号用に設計された液晶マトリクスディスプレイに表示するのに有利に使用することができ、表示ラインを従来のようにライン走査を中断することなく連続的にマトリクスディスプレイに供給することができる。
本発明のこれらの特徴及び他の特徴は以下に記載する実施例の説明から明らかになる。
図面において、
図1は本発明の好適実施例の基本ブロック図を示し、
図2は図1の実施例の動作説明用タイミング図を示し、
図3はライン数変換が図1の実施例においてどのように行われるかを示す。
図1に示す実施例において、入力インタレースカラービデオ信号RGB−1(図2の第1行にその奇数フィールドを示す)がA/D変換器1に供給され、そのディジタル出力信号が第1ラインメモリデバイスF1に供給される。このラインメモリデバイスは入力信号のラインレートを倍増し、倍増されたノンインタレース信号の各ビデオラインを2度出力する。ラインメモリデバイスF1の出力信号F1−O(図2の第2行に示す)は第2及び第3ラインメモリデバイスF2,F3に供給され、これらのメモリデバイスF2及びF3は、ラインメモリデバイスF1から2度出力される倍増された同じ入力ビデオラインの対を交互に、各対が2度記憶されるように、即ち同じ入力ラインが4度記憶されるように読み込む。図2の第3行は第2ラインメモリデバイスF2により読み込まれる信号F2−Iを示し、第4行は第3ラインメモリデバイスF3により読み込まれる信号F3−Iを示す。第2及び第3ラインメモリデバイスF2,F3は読み込まれたビデオラインを低減レートで読み出し、各6入力ビデオラインにつき5出力ビデオラインを出力する。図2の第5行は第2ラインメモリデバイスF2により供給される信号F2−Oを示し、第6行は第3ラインメモリデバイスF3により供給される信号F3−Oを示す。
図3は、ブランキング対アクティブビデオ比を、得られる5出力ビデオライン(図3の第2行に示す信号F2−O,F3−O)が6入力ビデオライン(図3の第1行に示す信号F2−I,F3−I)の持続時間を占めるように増大させることにより、6−5ビデオライン変換が達成されることを示す。このことは全回路を単一のクロックにより動作させることができる利点をもたらす。
図1に戻り説明すると、第2及び第3ラインメモリデバイスF2,F3の出力信号F2−O,F3−OをそれぞれD/A変換器3及び5に供給してアナログカラー信号RGB*及びRGB**を得る。アナログカラー信号RGB*及びRGB**を内挿器7のそれぞれの入力端子に供給し、内挿器7から信号RGB−2をノンインタレースディスプレイ(図示せず)に供給する。図2の最後の2行は内挿器7において加算前に入力信号RGB*及びRGB**にそれぞれ乗算される重み係数WF−RGB*及びWF−RGB**を示す。PLL及び制御セクション9は入力カラー信号RGB−1に対応する水平及び垂直同期信号Hsync/Vsyncに応答して図1の実施例の全構成ブロックに制御信号を供給する。
A/D変換器1は既知のIC TDA8703により構成することができる。ラインメモリデバイスF1,F2及びF3は既知のIC UPD42102により構成することができる。D/A変換器3及び5は既知のIC CX20206により構成することができる。補間器7は既知のIC HCT4051及び適当な抵抗アレーにより構成することができる。
上述した実施例は本発明を限定するものでなく、当業者であれば請求の範囲から逸脱することなく多くの変形例を設計することができる。請求の範囲において、括弧内の参照符号は請求の範囲を限定するものではない。本発明は数個の個別の要素を具えるハードウエアにより実現することができるとともに、適切にプログラムしたコンピュータにより実現することもできる。2つのD/A変換器3を前段に具えるアナログ内挿器7の代わりに、単一のD/A変換器を後段に具えるディジタル内挿器を使用することもできる。しかし、図示のアナログ内挿器7は数個の抵抗により極めて容易に実現することができる。幾つかの直接的な変更により任意の他のライン数変換を同様に実現することもできる。
Claims (2)
- 第2の数のインタレース入力ビデオラインに応答して、第2の数より大きく第2の数の2倍より小さい第1の数のノンインタレース出力ビデオラインを発生するライン数変換方法において、
前記第2の数の入力ビデオラインを倍増し倍増された各ノンインタレースビデオラインを2度出力するステップと、
2度出力される倍増された同じ入力ビデオラインの対を交互に、各対が2つのそれぞれのメモリに2度記憶されるように読み込むステップと、
前記2つのそれぞれのメモリから2組のビデオラインを前記第1の数のビデオラインに対応する低減レートで読み出すステップと、
前記低減レートで読み出される前記2組のビデオラインの加重加算によって前記第1の数の出力ビデオラインを内挿するステップとを具え、
前記2組のビデオラインを低減ビットレートで供給するステップが、低減レートで読み出される出力ビデオラインが対応する数の入力ビデオラインの持続時間を占めるようにブランキング対アクティブビデオ比を増大するステップを含むことを特徴とするライン数変換方法。 - 1フィールドごとに第2の数の入力ビデオラインを有するインタレースビデオ信号を受信する手段と、
第2の数より大きく第2の数の2倍より小さい第1の数の表示ラインを有するノンインタレース表示スクリーンと、
前記第2の数の入力ビデオラインを倍増し倍増された各ノンインタレースビデオラインを2度出力する第1のメモリと、
2度出力される倍増された同じ入力ビデオラインの対を交互に、各対が2度記憶されるように読み込み、2組のビデオラインを前記第1の数のビデオラインに対応する低減レートで読み出す第2及び第3のメモリと、
前記低減レートで読み出される前記2組のビデオラインの加重加算によって前記第1の数の出力ビデオラインを内挿し、内挿されたビデオラインを前記ノンインタレース表示スクリーンに供給する手段とを具え、
前記第2及び第3のメモリが、低減レートで読み出される出力ビデオラインが対応する数の入力ビデオラインの持続時間を占めるようにブランキング対アクティブビデオ比を増大することを特徴とする画像表示装置。
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