JP2009273166A - 撮像素子 - Google Patents
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Abstract
【課題】信号経路毎の特性差を検出可能にする。
【解決手段】 光を電気信号に光電変換する複数の画素をマトリクス状に配列した画素領域部と、画素領域部が水平方向および/または垂直方向に複数に分割された各画素領域に対応して夫々設けられる疑似信号生成回路と、疑似信号生成回路から疑似信号を読み出して出力する疑似信号読み出し回路と、疑似信号生成回路により出力される疑似信号のレベルを制御するレベル制御回路と、画素領域部の各画素を行毎に連続的に読出し可能にするための選択信号を発生する走査回路と、選択信号によって読出された各画素からの画素信号及び疑似信号読み出し回路からの疑似信号を連続して読み出す部分読み出し回路とを具備し、各画素領域に対応して夫々設けられたレベル制御回路は、各画素領域に対応して夫々生成される疑似信号のレベルを相互に独立して設定することを特徴とする。
【選択図】図1
【解決手段】 光を電気信号に光電変換する複数の画素をマトリクス状に配列した画素領域部と、画素領域部が水平方向および/または垂直方向に複数に分割された各画素領域に対応して夫々設けられる疑似信号生成回路と、疑似信号生成回路から疑似信号を読み出して出力する疑似信号読み出し回路と、疑似信号生成回路により出力される疑似信号のレベルを制御するレベル制御回路と、画素領域部の各画素を行毎に連続的に読出し可能にするための選択信号を発生する走査回路と、選択信号によって読出された各画素からの画素信号及び疑似信号読み出し回路からの疑似信号を連続して読み出す部分読み出し回路とを具備し、各画素領域に対応して夫々設けられたレベル制御回路は、各画素領域に対応して夫々生成される疑似信号のレベルを相互に独立して設定することを特徴とする。
【選択図】図1
Description
本発明は、撮像素子に関し、特に、構造を均一化した多チャンネル出力方式の撮像素子に関する。
従来、行列状に配置された各画素に対して行方向及び列方向の駆動制御を行うことで、各画素に蓄積された信号(画素信号)読み出すXYアドレス型の固体撮像素子が普及している。この種の撮像素子においては、一般的に列方向に連なる画素からの画素信号は同一の垂直信号線により伝送される。選択した行の各列の垂直信号線からの画素信号を、水平読み出し回路によって列順に出力すると共に、選択する行を順次シフトさせることで、1画面の画素信号の読み出しを行う。
ところで、垂直信号線には画素信号を増幅するアンプが配置されることがある。しかし、垂直信号線毎にアンプを有する場合には、各アンプの特性を均一にすることが困難なことから、アンプの特性のばらつきが縦筋状のノイズとなって画像信号を劣化させてしまう。
このような問題に対処した撮像素子として特開2000−295533号公報(特許文献1)に開示されたものがある。図27は特許文献1に開示された技術を説明するための説明図である。
図27はXYアドレス型の固体撮像素子であり、画素領域が2×2の4画素で構成されている例を示している。画素P11〜Paaからの画素信号は垂直走査回路Y1により読み出す行の選択が行われ、水平読み出し回路X1によって読み出す列の選択が行われて、信号が出力される。垂直走査回路Y1によって選択された行の画素信号は、各列の信号読み出しライン(以下、垂直信号線という)を介してラインアンプA1,A2に供給される。各ラインアンプA1,A2はDCバイアス発生回路V1によってDCバイアスレベルが設定されており、設定されたDCバイアスレベルに応じた動作点で各列の画素信号を増幅して出力する。
DCバイアス発生回路V1によってラインアンプA1,A2の動作点を制御可能になっており、ラインアンプA1 ,A2 のばらつきによる画素信号の劣化を防止することができる。
しかしながら、垂直信号線にラインアンプが設けられていない場合には、各垂直信号線を伝送される画素信号の特性ばらつきを抑制することができず、読み出した画素信号に基づく画像の画質が劣化してしまう。
また、従来、撮像素子から高フレームレートで映像信号を得るための一般的手法として、単一の撮像素子から同時並列に複数の映像信号出力を得る多チャンネル出力方式(多線出力方式)が採用されることがある。この方式では、画素領域を複数の分割領域に分割し、各分割領域毎に異なる走査回路、信号処理回路を経由して画素信号を読み出すようになっている。
この場合においても、各信号処理系の電気的特性の相違によって信号レベルにばらつきが生じ、最終的に合成された1枚の画像の品質が劣化してしまう。
本発明はかかる問題点に鑑みてなされたものであって、異なる信号経路によって画素信号を出力する場合でも、信号経路毎の特性差を検出可能にすることで、高画質の画像の取得を可能にすることができる撮像素子を提供することを目的とする。
本発明に係る撮像素子は、光を電気信号に光電変換する複数の画素をマトリクス状に配列した画素領域部と、前記画素領域部が水平方向及び垂直方向の少なくとも一方に複数に分割された各画素領域に対応して夫々設けられる疑似信号生成回路と、前記各画素領域に対応して夫々設けられ、前記疑似信号生成回路から疑似信号を読み出して出力する疑似信号読み出し回路と、前記各画素領域に対応して夫々設けられ、前記疑似信号生成回路により出力される前記疑似信号のレベルを制御するレベル制御回路と、前記画素領域部の各画素を行毎に連続的に読出し可能にするための選択信号を発生する走査回路と、前記各画素領域に対応して夫々設けられ、前記選択信号によって読出された前記各画素からの画素信号及び前記疑似信号読み出し回路からの前記疑似信号を連続して読み出す部分読み出し回路とを具備し、前記各画素領域に対応して夫々設けられた前記レベル制御回路は、前記各画素領域に対応して夫々生成される前記疑似信号のレベルを相互に独立して設定することを特徴とする。
本発明によれば、異なる信号経路によって画素信号を出力する場合でも、信号経路毎の特性差を検出可能にすることで、高画質の画像の取得を可能にすることができるという効果を有する。
以下、図面を参照して本発明の実施の形態について詳細に説明する。図1は本発明の第1の実施の形態に係る撮像素子を示す説明図である。
図1の撮像素子は画素領域1、垂直走査回路2,3及び水平読み出し回路11〜14を有している。4系統の水平読み出し回路11〜14によって同時に4チャンネルの出力1〜4が得られる。出力1〜4を合成することで、1画面の映像信号が得られる。
画素領域1にはマトリクス状に配置された画素P11〜Pnnが構成されている。なお、図1では説明を簡略化するために、a=2,b=3,n=4として4×4画素の画素領域を示している。各画素Puv(1≦u,v≦n)は夫々図示しない光電変換素子及びスイッチを有している。各画素Puvを構成する光電変換素子は入射光に対応した信号を蓄積する。光電変換素子に蓄積された信号は夫々画素内のスイッチを介して出力されるようになっている。画素領域1は垂直方向に2分割、水平方向に2分割の4つの分割領域1乃至4に分割されている。なお、分割数は適宜設定可能である。
同一行の各画素は共通の水平選択線に接続される。そして、これらの水平選択線は、各画素内のスイッチに行選択信号を供給するようになっている。各画素のスイッチは、水平選択線によって伝送された行選択信号によってオン,オフ制御される。
分割領域1,2内の各画素に接続される水平選択線には垂直走査回路2によって行選択信号が供給され、分割領域3,4内の各画素に接続される水平選択線には垂直走査回路3によって行選択信号が供給される。垂直走査回路2,3は相互に同一構成であり、画素領域の各行に対応したパルス転送部び出力端を有している。垂直走査回路2の各出力端は夫々分割領域1,2の各行の水平選択線に接続され、垂直走査回路3の各出力端は夫々分割領域3,4内の各行の水平選択線に接続される。垂直走査回路2,3は、夫々行選択信号を各行の水平選択線に選択的に供給するようになっている。
例えば、垂直走査回路2,3は、垂直同期信号に同期した図示しない垂直スタートパルスがパルス転送部に与えられ、図示しない所定のクロックタイミングで次行のパルス転送部に順次パルスを転送して、行選択信号として各行に対応する出力端から出力する。
一方、分割領域1,2の同一列の各画素は夫々共通の垂直信号線に接続され、分割領域3,4の同一列の各画素は夫々共通の垂直信号線に接続されるようになっている。即ち、各列の各画素の光電変換素子は、画素内のスイッチを夫々介して対応する列の垂直信号線に接続されるようになっている。画素内の各スイッチは、オンとなることによって、各画素に蓄積された信号を接続された垂直信号線に伝送するようになっている。
水平読み出し回路11乃至14は相互に同一構成であり、画素領域の各列に応じたパルス転送部(信号出力部を含む)及び入力端を有している。水平読み出し回路11,12の各入力端は夫々分割領域1,2内の各列の垂直信号線に接続され、水平読み出し回路13,14の各入力端は夫々分割領域3,4内の各列の垂直信号線に接続される。
例えば、各水平読み出し回路11乃至14は、図示しない水平スタートパルスが所定列のパルス転送部に与えられ、図示しない所定のクロックタイミングで次段のパルス転送部に順次パルスを転送する。各パルス転送部(信号出力部)は転送されるパルスに基づくクロック期間に各列に対応する入力端に接続された垂直信号線を介して画素信号を取込み、水平読み出し回路11乃至14の各出力端から出力1乃至4として出力する。
このような構成によって、分割領域1は垂直走査回路2及び水平読み出し回路11によって画素信号の読み出しが行われ、分割領域2は垂直走査回路2及び水平読み出し回路12によって画素信号の読み出しが行われ、分割領域3は垂直走査回路3及び水平読み出し回路13によって画素信号の読み出しが行われ、分割領域4は垂直走査回路3及び水平読み出し回路14によって画素信号の読み出しが行われる。
本実施の形態においては、各分割領域1〜4に対応して、擬似信号読み出し回路21〜24、擬似信号生成回路25〜28及びレベル制御回路29〜32が設けられている。擬似信号生成回路25〜28は、所望レベルの疑似信号を生成して、夫々擬似信号読み出し回路21〜24に出力する。レベル制御回路29〜32は、夫々疑似信号生成回路25〜28を制御して、生成される疑似信号のレベルを所望のレベルに設定するようになっている。疑似信号読み出し回路21〜24は、夫々疑似信号生成回路25〜28によって生成された疑似信号を読み出して、水平読み出し回路11〜14から出力1〜4として出力させるようになっている。
次に、このように構成された実施の形態の作用について図2乃至図4を参照して説明する。図2乃至図4は読み出しを説明するためのタイミングチャートである。
垂直走査回路2,3及び水平読み出し回路11〜14は、図2の垂直同期信号及び水平同期信号に同期して動作する。即ち、水平同期信号の発生周期で、各行が選択され、各分割領域毎に選択された各行の画素の画素信号が読み出される。そして、垂直同期信号の周期で、各分割領域毎に全ての行が選択されて、1画面の画素の画素信号が得られる。
本実施の形態においては、各水平同期信号の発生後であって、画素領域の各垂直信号線からの画素信号の読み出し前に、各分割領域1〜4に夫々対応した疑似信号読み出し回路21〜24から疑似信号が読み出されるようになっている。
先ず、図示しない垂直スタートパルスが垂直走査回路2、3に供給され、垂直走査回路2、3は行選択信号の出力を開始する。垂直走査回路2は第1行目のパルス転送部によって第1行目の水平選択線に行選択信号を出力し、垂直走査回路3は第3行目(分割領域3、4の第1行目)のパルス転送部によって第3行目の水平選択線に行選択信号を出力する。これにより分割領域1〜4の第1行目の各画素の画素信号が対応する垂直信号線に出力される。
この状態で、擬似信号生成回路25はレベル制御回路29に制御されて所望レベルの擬似信号を生成する。擬似信号読み出し回路21は、擬似信号生成回路25によって生成された擬似信号を読み出して、水平読み出し回路11の出力1として出力する(図2の出力1斜線部)。同様に擬似信号生成回路は26〜28は、夫々、レベル制御回路30〜32に制御されて所望レベルの擬似信号を生成する。擬似信号読み出し回路22〜24は、夫々、擬似信号生成回路26〜28によって生成された擬似信号を読み出して、水平読み出し回路12〜14の出力2〜4として出力する(図2の出力2〜4の斜線部)。
その後、図示しない水平スタートパルスが水平読み出し回路11〜14に与えられると、水平読み出し回路11〜14は、各分割領域の第1列目の画素P11,P1b,Pb1,Pbbの画素信号P11,P1b,Pb1,Pbbを読み出して、出力1〜4として出力する。次に、所定のクロックタイミングで水平スタートパルスが次列のパルス転送部に転送されて、水平読み出し回路11〜14は、各分割領域の第2列目の画素P1a,P1n,Pba,Pbnの画素信号P1a,P1n,Pba,Pbnを読み出して、出力1〜4として出力する。
次の水平読み出し期間(水平走査期間)には、垂直走査回路2、3により行選択信号をシフトさせ、先の水平走査期間と同様に先ず擬似信号を読み出す。その後、水平スタートパルスが水平読み出し回路11〜14に与えられると、水平読み出し回路11〜14は、各分割領域の第1列目の画素Pa1,Pab,Pn1,Pnbの画素信号Pa1,Pab,Pn1,Pnbを読み出して、出力1〜4として出力する。次に、所定のクロックタイミングで水平スタートパルスが次列のパルス転送部に転送されて、水平読み出し回路11〜14は、各分割領域の第2列目の画素Paa,Pan,Pna,Pnnの画素信号Paa,Pan,Pna,Pnnを読み出して、出力1〜4として出力する。
次の垂直走査期間においても同様の読み出しが行われる。こうして、水平読み出し期間の最初の疑似信号読み出し期間において、4系統の水平読み出し回路11〜14の出力1〜4として同時に、疑似信号が出力される。
このように本実施の形態においては、水平読み出し期間毎に、画素信号の読み出し前に疑似信号を出力している。擬似信号はテスト信号としての役割を果たすことができる。従って、出力1〜4として出力された信号をモニタすることで、後段の処理回路において水平読み出し回路等の各出力系毎の特性ばらつきを補正することが可能になる。
なお、疑似信号読み出し回路21〜24は、夫々水平読み出し回路11〜14の初段のパルス転送部を利用して構成することができる。各初段のパルス転送部に疑似信号生成回路21からの疑似信号を与え、2段目以降のパルス転送部に各分割領域の各列の垂直信号線の出力を与えればよい。そして、水平走査開始後の疑似信号読み出し期間において初段のパルス転送部に水平スタートパルスを与えることで、図2と同様の信号読み出しが可能となる。
また、本実施の形態においては、レベル制御回路29〜32によって、出力1〜4として出力される疑似信号のレベルを変化させることも可能である。図3及び図4はこの場合の例を示している。
図3は1垂直走査期間中の各水平読み出し期間毎に、各出力1〜4として出力される疑似信号のレベルを変化させた例を示している。
また、図4は1垂直走査期間中の各水平読み出し期間に各出力1〜4として出力される疑似信号レベルを同一にし、1垂直走査期間毎に疑似信号のレベルを変化させた例を示している。このように、各出力系から、所望のレベルの擬似信号を得ることができる。
本実施の形態によって出力される疑似信号を用いることで、各出力系のオフセットのばらつきを補正することができる。また、疑似信号のレベルを適宜変更することができるので、各出力系のリニアリティのばらつきについても補正可能である。
なお、本実施の形態においては、擬似信号は毎水平読み出し期間の最初に出力される構成としたが、これに限定するものではなく、毎水平読み出し期間の画素信号読み出し後でもまた、垂直走査周期毎などでもよく、さらにはある周期で出力するのではなく、必要な時のみ出力するようにしてもよい。
図5は本発明の第2の実施の形態を示す説明図である。図5において図1と同一の構成要素には同一符号を付して説明を省略する。
第1の実施の形態においては各分割領域毎に、疑似信号読み出し回路、疑似信号生成回路及びレベル制御回路を設けたが、疑似信号生成回路及びレベル制御回路は全分割領域で共用化させることも可能である。本実施の形態はこの場合の例を示している。
本実施の形態は図1における疑似信号生成回路25〜28及びレベル制御回路29〜32を省略して、疑似信号生成回路35及びレベル制御回路36を付加した点が第1の実施の形態と異なる。疑似信号生成回路35はレベル制御回路36に制御されて、所望レベルの疑似信号を生成する。疑似信号生成回路35からの疑似信号は、各分割領域に対応した疑似信号読み出し回路21〜24に供給されるようになっている。
このように構成された実施の形態においては、疑似信号生成回路35が生成した所望レベルの疑似信号は、疑似信号読み出し回路21〜24に供給される。疑似信号読み出し回路21〜24は、所定のタイミングにおいて、疑似信号生成回路35からの疑似信号を読み出して、出力1〜4として出力する。
また、レベル制御回路36は、疑似信号生成回路35において生成される疑似信号のレベルを制御する。
これにより、本実施の形態においても図2乃至図4と同様に、各出力系から疑似信号が付加された信号を出力することができ、第1の実施の形態と同様の効果を得ることができる。更に、本実施の形態においては、疑似信号生成回路及びレベル制御回路を共用化しているので、疑似信号生成回路及びレベル制御回路のばらつきによる悪影響を回避することができる。
図6は本発明の第3の実施の形態を示す説明図である。図6において図1と同一の構成要素には同一符号を付して説明を省略する。
第1の実施の形態においては、疑似信号生成回路を画素領域の外部に構成した。本実施の形態は疑似信号生成回路を画素領域内に構成したものである。
画素領域40には、図1の画素領域1と同様に、マトリクス状に配置された画素P11〜Pnnが構成されている。更に、本実施の形態における画素領域40には、垂直方向の上端の行(以下、第0行という)に疑似信号生成回路D01〜D0nが形成され、垂直方向の下端の行(以下、第m行という)に疑似信号生成回路Dm1〜Dmnが形成されている。なお、図6では説明を簡略化するために、a=2,b=3,n=4,m=5である。各画素Puv(1≦u,v≦n)の構成は図1と同一である。なお、疑似信号生成回路D01〜D0aは分割領域1に含まれ、疑似信号生成回路D0b〜D0nは分割領域2に含まれ、疑似信号生成回路Dm1〜Dmaは分割領域3に含まれ、疑似信号生成回路Dmb〜Dmnは分割領域4に含まれる。
本実施の形態においては、疑似信号生成回路D01〜D0n,Dm1〜Dmnは、レベル制御回路41に制御されて、所望レベルの疑似信号を生成する。疑似信号生成回路D01〜D0n,Dm1〜Dmnは、生成した疑似信号を内部に形成されたスイッチを介して出力するようになっている。本実施の形態においては、疑似信号生成回路D01〜D0nの各スイッチは、画素領域40内に形成された共通の水平選択線からの行選択信号が供給され、この行選択信号によってオン,オフ制御されるようになっている。また、疑似信号生成回路Dm1〜Dmnの各スイッチは、画素領域40内に形成された共通の水平選択線からの行選択信号が供給され、この行選択信号によってオン,オフ制御されるようになっている。そして、疑似信号生成回路D01〜D0nの各スイッチに行選択信号を供給する水平選択線は、垂直走査回路42の先頭行である第0行のパルス転送部の出力端に接続され、疑似信号生成回路Dm1〜Dmnの各スイッチに行選択信号を供給する水平選択線は、垂直走査回路43の第m行のパルス転送部の出力端に接続される。
垂直走査回路42,43は、図1の垂直走査回路2,3と同様の構成であり、画素領域40内の第0乃至m行に対応したパルス転送部び出力端を有している。第1の実施の形態と同様に、垂直走査回路42,43は独立として動作し、垂直走査回路42は分割領域1,2内の第0乃至第a行の水平選択線に順次行選択信号を出力し、垂直走査回路43は分割領域3,4内の第b乃至第m行の水平選択線に順次行選択信号を出力する。
また、疑似信号生成回路D01内のスイッチは分割領域1内の第1列の垂直信号線に接続されており、このスイッチがオンとなることによって、疑似信号生成回路D01によって生成された疑似信号はこの第1列の垂直信号線に出力されるようになっている。同様に、疑似信号生成回路D0v内のスイッチは分割領域1,2内の第v列の垂直信号線に接続されており、このスイッチがオンとなることによって、疑似信号生成回路D0vによって生成された疑似信号はこの第v列の垂直信号線に出力されるようになっている。また、疑似信号生成回路Dmv内のスイッチは分割領域3,4内の第v列の垂直信号線に接続されており、このスイッチがオンとなることによって、疑似信号生成回路Dmvによって生成された疑似信号は分割領域3,4内の第v列の垂直信号線に出力されるようになっている。
レベル制御回路41は、レベル制御線によって疑似信号生成回路D01〜D0n,Dm1〜Dmnに制御信号を供給して疑似信号生成回路D01〜D0n,Dm1〜Dmnを制御し、所望レベルの疑似信号を生成させる。
次に、このように構成された実施の形態の作用について図7及び図8を参照して説明する。図7及び図8は各出力系における信号読み出しを説明するためのタイミングチャートである。
本実施の形態においても、垂直走査回路42,43及び水平読み出し回路11〜14は、図7の垂直同期信号及び水平同期信号に同期して動作する。即ち、水平同期信号の発生周期で、各行が選択され、各分割領域毎に選択された各行の画素の画素信号が読み出される。そして、垂直同期信号の周期で、各分割領域毎に全ての行が選択されて、1画面の画素の画素信号が得られる。この場合には、垂直走査回路42,43は、疑似信号生成回路D01〜D0n,Dm1〜Dmnが配置された第0行及び第m行についても、通常の画素の読み出しと同様に選択する。
いま、各疑似信号生成回路D01〜D0n,Dm1〜Dmnは、レベル制御回路41に制御されて所望レベルの疑似信号を生成しているものとする。図示しない垂直スタートパルスが垂直走査回路42,43に供給され、垂直走査が開始されると、垂直走査回路42,43は先ず第0行(分割領域1,2の1行目)及び第b行(分割領域3,4の1行目)の水平選択線に行選択信号を出力する。
これにより、分割領域1,2については、疑似信号生成回路D01〜D0nが生成した疑似信号が各列の垂直信号線に出力される。また、分割領域3,4については、分割領域3,4の1行目の各画素の画素信号が対応する垂直信号線に出力される。
この状態で、図示しない水平スタートパルスが水平読み出し回路11〜14に与えられると、水平読み出し回路11〜14は、各分割領域の第1列目の垂直信号線に出力された信号を取り出して、出力1〜4として出力する。即ち、この場合には、図7に示すように、出力1として疑似信号生成回路D01,D0aからの疑似信号D01,D0aが出力され、出力2として疑似信号生成回路D0b〜D0nからの疑似信号D0b〜D0nが出力される。一方、出力3として画素Pb1,Pbaからの画素信号Pb1,Pbaが出力され、出力4として画素Pbb,Pbnからの画素信号Pbb,Pbnが出力される。
次の水平読み出し期間にも同様の読み出しが行われて、水平読み出し回路11〜14の出力1〜4として、先ず画素信号P11,P1b,Pn1,Pnbが出力され、次いで、画素信号P1a,P1n,Pna,Pnnが出力される。
更に、次の水平読み出し期間にも同様の読み出しが行われて、先ず、水平読み出し回路11,12の出力1,2として、画素信号Pa1,Pabが出力され、水平読み出し回路13,14の出力3,4として、疑似信号生成回路Dm1,Dmbからの疑似信号Dm1,Dmbが出力される。次いで、水平読み出し回路11,12の出力1,2として、画素信号Paa,Panが出力され、水平読み出し回路13,14の出力3,4として、疑似信号生成回路Dma,Dmnからの疑似信号Dma,Dmnが出力される。こうして、図7に示す読み出しが行われる。
このように、本実施の形態においても、各出力系から出力1〜4として、疑似信号を含む信号の読み出しが可能である。疑似信号のレベルはレベル制御回路41によって変更可能であり、疑似信号を各出力系の特性補正のためのテスト信号として用いることができる。
なお、図7の例では、出力1,2については最初の水平読み出し期間が疑似信号読み出し期間となり、出力3,4については最後の水平読み出し期間が疑似信号読み出し期間となるが、垂直走査回路42,43の一方の走査方向を逆にすることによって、疑似信号読み出し期間の位置を、出力1〜4で一致させることも可能である。
図8は1垂直走査期間中の各水平読み出し期間に各出力1〜4として出力される疑似信号レベルを同一にし、1垂直走査期間毎に疑似信号のレベルを変化させた例を示している。このように、各出力系から、所望のレベルの擬似信号を得ることができる。
本実施の形態によって出力される疑似信号を用いることで、各出力系のオフセットのばらつきを補正することができる。また、疑似信号のレベルを適宜変更することができるので、各出力系のリニアリティのばらつきについても補正可能である。
本実施の形態においては、擬似信号生成回路を画素領域内に配置したことにより、素子レイアウト上、対象性も良くなり、面積的にも小さくすることができるというメリットがある。
なお、本実施の形態においては、擬似信号生成回路を画素領域の周辺に配置したが、画素領域の中央側に配置することも可能である。画素領域内に設けた擬似信号生成回路による画像への影響は、後段の信号処理により目立たなくさせることが可能である。
図9は第3の実施の形態の変形例を示す説明図である。
図9の例は、図6のレベル制御回路41に代えて複数種類のレベル制御が可能なレベル制御回路45を採用することによって、同一行の疑似信号生成回路からの疑似信号のレベルを個別に制御可能にしたものである。レベル制御回路45からの一方のレベル制御線は疑似信号生成回路D01,D0b,Dm1,Dmbにレベル制御のための信号を供給し、レベル制御回路45からの他方のレベル制御線は疑似信号生成回路D0a,D0n,Dma,Dmnにレベル制御のための信号を供給する。
この場合には、図10に示すように、疑似信号生成回路D01,D0b,Dm1,Dmbからの疑似信号D01,D0b,Dm1,Dmbのレベルと疑似信号生成回路D0a,D0n,Dma,Dmnからの疑似信号D0a,D0n,Dma,Dmnのレベルとを変化させることができる。
このように、この例では、画素周期単位で擬似信号レベルを変化させることが可能である。また、レベル制御は擬似信号生成回路毎ではなく複数の単位毎に変える構成でもよいことは明らかである。
図11は本発明の第4の実施の形態を示す説明図である。図11において図1又は図6と同一の構成要素には同一符号を付して説明を省略する。
本実施の形態は疑似信号生成回路を画素領域内の水平方向の両端の列に構成したものである。
画素領域50には、図1の画素領域1と同様に、マトリクス状に配置された画素P11〜Pnnが構成されている。更に、本実施の形態における画素領域50には、水平方向の左端の列(以下、第0列という)に疑似信号生成回路D10〜Dn0が形成され、水平方向の右端の列(以下、第m列という)に疑似信号生成回路D1m〜Dnmが形成されている。なお、図11の例は、a=2,b=3,n=4,m=5である。各画素Puv(1≦u,v≦n)の構成は図1と同一である。なお、疑似信号生成回路D10〜Da0は分割領域1に含まれ、疑似信号生成回路D1m〜Damは分割領域2に含まれ、疑似信号生成回路Db0〜Dn0は分割領域3に含まれ、疑似信号生成回路Dbm〜Dnmは分割領域4に含まれる。
本実施の形態においても、疑似信号生成回路D10〜Dn0,D1m〜Dnmは、レベル制御回路41に制御されて、所望レベルの疑似信号を生成する。疑似信号生成回路D10〜Dn0,D1m〜Dnmの構成は、図6と同様である。
疑似信号生成回路D10〜Dn0は、垂直走査回路2,3によって対応する行が選択されることによって、第0列の垂直信号線に生成した疑似信号を出力する。分割領域1,3の疑似信号読み出し回路51,53は、夫々分割領域1,3の第0列の垂直信号線に出力された疑似信号を取込んで、出力1,3として出力する。また、疑似信号生成回路D1m〜Dnmは、垂直走査回路2,3によって対応する行が選択されることによって、第m列の垂直信号線に生成した疑似信号を出力する。分割領域2,4の疑似信号読み出し回路52,54は、夫々分割領域2,4の第m列の垂直信号線に出力された疑似信号を取込んで、出力2,4として出力する。
次に、このように構成された実施の形態の作用について図12乃至14を参照して説明する。図12乃至図14は各出力系における信号読み出しを説明するためのタイミングチャートである。
本実施の形態においても、垂直走査回路2,3及び水平読み出し回路11〜14の動作は、図1と同様である。
いま、各疑似信号生成回路D10〜Dn0,D1m〜Dnmは、レベル制御回路41に制御されて所望レベルの疑似信号を生成しているものとする。図示しない垂直スタートパルスが垂直走査回路2,3に供給され垂直走査が開始されると、垂直走査回路2,3は先ず第1,3行(各分割領域1〜4の1行目)の水平選択線に行選択信号を出力する。これにより、分割領域1,2については、第1行目の疑似信号生成回路D10,D1mが生成した疑似信号が第0列、第m列の垂直信号線に出力され、画素P11,P1a,P1b,P1nからの画素信号が第1〜第n列の垂直信号線に出力される。同様に、分割領域3,4については、その1行目の疑似信号生成回路Db0,Dbmが生成した疑似信号が第0列、第m列の垂直信号線に出力され、画素Pb1,Pba,Pbb,Pbnからの画素信号が第1〜第n列の垂直信号線に出力される。
この状態で、分割領域1については、疑似信号読み出し回路51が第0列の垂直信号線の出力(疑似信号D10)を読み出して出力1として出力し、分割領域2については、水平読み出し回路12が第b列の垂直信号線の出力(画素信号P1b)を読み出して出力2として出力する。また、分割領域3については、疑似信号読み出し回路53が第0列の垂直信号線の出力(疑似信号Db0)を読み出して出力3として出力し、分割領域4については、水平読み出し回路14が第b列の垂直信号線の出力(画素信号Pbb)を読み出して出力4として出力する(図12参照)。
続いて、分割領域1については水平読み出し回路11によって第1列目が選択され、分割領域2については水平読み出し回路12によって第n列目が選択され、分割領域3については水平読み出し回路13によって第1列目が選択され、分割領域4については水平読み出し回路14によって第n列目が選択される。
更に、分割領域1については水平読み出し回路11によって第a列目が選択され、分割領域2については疑似信号読み出し回路52によって第m列目が選択され、分割領域3については水平読み出し回路13によって第a列目が選択され、分割領域4については疑似信号読み出し回路54によって第m列目が選択される。
こうして、図12に示す読み出しが行われる。このように、各出力1〜4を所望のレベルの擬似信号にすることができる。従って、擬似信号はテスト信号としての役割を果たすことができ、これをモニタすることで、後段の処理回路において読み出し回路毎の特性ばらつきを補正することが可能になる。
また、本実施の形態においても、擬似信号生成回路を画素領域内に配置したことにより、素子レイアウト上、対象性も良くなり、面積的にも小さくできるというメリットがある。
また、本実施の形態においては、出力1〜4における擬似信号出力期間が相互に異なっているが、分割領域1,2の水平走査方向及び分割領域3,4の水平走査方向を相互に逆にすることにより、出力1〜4の擬似信号出力期間を水平走査期間中の同一期間に設定することが可能となる。
なお、本実施の形態においては、擬似信号生成回路を画素領域の周辺に配置したが、画素領域の中央側に配置することも可能である。画素領域内に設けた擬似信号生成回路による画像への影響は、後段の信号処理により目立たなくさせることが可能である。
また、本実施の形態においても、レベル制御回路41によって、出力1〜4として出力される疑似信号のレベルを変化させることが可能である。図13及び図14はこの場合の例を示している。
図13は1垂直走査期間中の各水平読み出し期間毎に、各出力1〜4として出力される疑似信号のレベルを変化させた例を示している。
また、図14は1垂直走査期間中の各水平読み出し期間に各出力1〜4として出力される疑似信号レベルを同一にし、1垂直走査期間毎に疑似信号のレベルを変化させた例を示している。このように、各出力系から、所望のレベルの擬似信号を得ることができる。
このように本実施の形態においても、疑似信号のレベルを水平周期又はフレーム周期で制御することで、水平周期毎又はフレーム周期で変更することが可能である。
なお、第3及び第4の実施の形態を組み合わせて、擬似信号生成回路を水平及び垂直方向の両方に配置してもよいことは明らかである。
図15は本発明の第5の実施の形態を示す説明図である。図15(a)は画素の回路構成を示し、図15(b)は疑似信号生成回路の回路構成を示している。
本実施の形態は図6、図9又は図11中の疑似信号生成回路の具体例を示すものである。
図15は画素領域内の画素がパッシブ型の電流読み出し方式の画素及び疑似信号生成回路の構成例を示している。図15(a)においてフォトダイオード111は、光電変換素子であり、入射光量に応じた信号を発生する。フォトダイオード111からの信号は、垂直走査回路からの水平選択線(以下、行選択線ともいう)を介して供給される行選択信号によってオン,オフ制御されるMOSトランジスタ112を介して垂直信号線に出力される。
図15(b)に示す擬似信号生成回路は、図15(a)のMOSトランジスタ112と同一構成のMOSトランジスタ113を有している。レベル制御線はレベル制御回路によって信号レベルが制御されている。MOSトランジスタ113のソース・ドレインは、レベル制御線と垂直信号線とに接続されており、MOSトランジスタ113が行選択信号によってオンとなることによって、レベル制御線に供給された信号は、MOSトランジスタ113を介して垂直信号線に出力される。この垂直信号線の出力を疑似信号として、疑似信号読み出し回路又は水平読み出し回路によって読み出すようになっている。
図16は本発明の第6の実施の形態を示す説明図であり、疑似信号生成回路の他の例を示している。図16(a)は画素の回路構成を示し、図16(b)は疑似信号生成回路の回路構成を示している。
本実施の形態は図6、図9又は図11中の疑似信号生成回路の具体例として画素が増幅型(3トランジスタ型)の電圧読み出し方式の画素を用いた場合の例を示している。
図16(a)においてフォトダイオード114は、光電変換素子であり、入射光量に応じた信号を発生する。フォトダイオード114からの信号は、画素内アンプ116によって増幅される。アンプ116の出力端は、行選択線を介して供給される行選択信号によってオン,オフ制御されるMOSトランジスタ117を介して垂直信号線に接続されている。行選択信号によってMOSトランジスタ117がオンすることによって、フォトダイオード114に蓄積された信号は、アンプ116によって増幅された後、垂直信号線に出力される。
なお、フォトダイオード114はMOSトランジスタ115を介してリセット電源に接続されており、行選択線を介してリセット信号が供給されてMOSトランジスタ115がオンすることによって、フォトダイオード114に蓄積された信号はリセットされるようになっている。
図16(b)に示す擬似信号生成回路は、図16(a)のMOSトランジスタ117と同一構成のMOSトランジスタ119及び画素内アンプ116と同一構成の画素内アンプ118を有している。レベル制御線はレベル制御回路によって信号レベルが制御されている。MOSトランジスタ119が行選択信号によってオンとなることによって、レベル制御線に供給された信号は、アンプ118によって増幅された後、MOSトランジスタ119を介して垂直信号線に出力される。この垂直信号線の出力を疑似信号として、疑似信号読み出し回路又は水平読み出し回路によって読み出すようになっている。
図17は本発明の第7の実施の形態を示す説明図であり、疑似信号生成回路の他の例を示している。図17(a)は画素の回路構成を示し、図17(b)は疑似信号生成回路の回路構成を示している。
本実施の形態は図6、図9又は図11中の疑似信号生成回路の具体例として画素が増幅型(4トランジスタ型)の画素を用いた場合の例を示している。
図17(a)においてフォトダイオード120は、光電変換素子であり、入射光量に応じた信号を発生する。MOSトランジスタ121は、垂直走査回路から行選択線に出力される行選択信号によってオン,オフ制御される。MOSトランジスタ121はソース・ドレインがフォトダイオード120とノードFD間に接続されており、オンすることによって、フォトダイオード120の信号電荷をノードFDに転送する。ノードFDにおいて信号電荷は電圧値に変換される。画素内アンプ123は、ノードFDの信号を増幅して電圧信号として出力する。MOSトランジスタ122は垂直走査回路から行選択線に出力される信号によりオン,オフ制御され、オンすることによってノードFDのリセットを行う。
MOSトランジスタ124は、垂直走査回路から行選択線に出力される行選択信号によりオン,オフ制御される。行選択信号によってMOSトランジスタ124がオンになると画素の選択が行われて、画素内アンプ123により増幅された信号が垂直信号線に出力される。
図17(b)において。MOSトランジスタ125は、MOSトランジスタ121と同様の構成であり、垂直走査回路から行選択線に出力される行選択信号によりオン,オフ制御される。また、MOSトランジスタ126は、MOSトランジスタ122と同様の構成であり、垂直走査回路から行選択線に出力される信号によりオン,オフ制御される。また、画素内アンプ127は画素内アンプ123と同様の構成であり、ノードFDの信号を増幅する。
レベル制御回路に接続されたレベル制御線から入力された信号は、MOSトランジスタ125によってノードFDに転送された後、アンプ127によって増幅され、選択用MOSトランジスタ128がオンすることによって垂直信号線に出力される。垂直信号線の出力を擬似信号読み出し回路又は水平読み出し回路によって出力することで、擬似信号が得られる。
なお、上記第5乃至7の実施の形態の画素と擬似信号生成回路とを適宜組み合わせて用いることも可能である。擬似信号生成回路からの信号は画素信号と同様な形態で出力されるので、その後の擬似信号読み出し回路の構成も画素信号の読み出し回路と同様な構成を用いることができるというメリットがある。
また、上記第5乃至第7の実施の形態における画素及び擬似信号生成回路は一例であり、図6,図9及び図11中の画素及び疑似信号生成回路としては、これに限定されるものではなく、後段の処理回路に用いることができる撮像信号と擬似信号とが得られるものであれば、どのようなものでもよい。
図18は本発明の第8の実施の形態を示す説明図である。図18において図1と同一の構成要素には同一符号を付して説明を省略する。
上記各実施の形態においては、疑似信号生成回路において異なるレベルの疑似信号の出力を可能にしていた。これに対し、本実施の形態は疑似信号生成回路からは一定レベルの疑似信号を発生させ、疑似信号読み出し回路によって出力する疑似信号のレベルを変化させるものである。
本実施の形態は図1の疑似信号読み出し回路21〜24に夫々代えて疑似信号読み出し回路61〜64を採用し、レベル制御回路29〜32に夫々代えてレベル制御回路65〜68を採用した点が第1の実施の形態と異なる。
疑似信号生成回路25〜28は、一定レベルの疑似信号を生成して、夫々疑似信号読み出し回路61〜64に出力する。疑似信号読み出し回路61〜64は、図1の疑似信号読み出し回路21〜24と同様の構成であり、基準電源レベルが可変である点が疑似信号読み出し回路21〜24と異なる。レベル制御回路65〜68は、夫々、疑似信号読み出し回路61〜64の基準電源レベルを制御するようになっている。
このように構成された実施の形態においては、レベル制御回路65〜68が、夫々、疑似信号読み出し回路61〜64の基準電源レベルを制御する。擬似信号生成回路25〜28が生成した一定レベルの擬似信号は、擬似信号読み出し回路61〜64により読み出される際に、所望のレベルに変換されて出力される。これにより、分割領域1〜4に対応した各出力1〜4として、所望のレベルの擬似信号が出力される。
他の作用は、第1の実施の形態と同様である。
このように本実施の形態においては、擬似信号生成回路25〜28によって生成した一定レベルの疑似信号を擬似信号読み出し回路61〜64において読み出す際に、レベル制御回路65〜68によって擬似信号読み出し回路内の基準電源レベルを制御している。これにより、各出力1〜4として出力される疑似信号のレベルを所望のレベルに変化させることができる。従って、擬似信号はテスト信号としての役割を果たすことができ、これをモニタすることで、後段の処理回路において読み出し回路毎の特性ばらつきを補正することが可能になる。
なお、本実施の形態においては、擬似信号は毎水平読み出し期間の最初に出力される構成としたが、種々のタイミングで出力可能であることは、第1の実施の形態と同様である。
図19は本発明の第9の実施の形態を示す説明図である。図19において図5と同一の構成要素には同一符号を付して説明を省略する。
本実施の形態も疑似信号生成回路からは一定レベルの疑似信号を発生させ、疑似信号読み出し回路によって出力する疑似信号のレベルを変化させるものである。
本実施の形態は図5の疑似信号読み出し回路21〜24に夫々代えて疑似信号読み出し回路61〜64を採用し、レベル制御回路36に代えてレベル制御回路69を採用した点が第2の実施の形態と異なる。
疑似信号生成回路35は、一定レベルの疑似信号を生成して、疑似信号読み出し回路61〜64に出力する。疑似信号読み出し回路61〜64は、基準電源レベルが可変である点を除き図5の疑似信号読み出し回路21〜24と同様の構成である。レベル制御回路69は、疑似信号読み出し回路61〜64の基準電源レベルを制御するようになっている。
このように構成された実施の形態においては、レベル制御回路69が、疑似信号読み出し回路61〜64の基準電源レベルを制御する。擬似信号生成回路35が生成した一定レベルの擬似信号は、擬似信号読み出し回路61〜64により読み出される際に、所望のレベルに変換されて出力される。これにより、分割領域1〜4に対応した各出力1〜4として、所望のレベルの擬似信号が出力される。
他の作用は、第2の実施の形態と同様である。
このように本実施の形態においては、擬似信号生成回路35によって生成した一定レベルの疑似信号を擬似信号読み出し回路61〜64において読み出す際に、レベル制御回路69によって擬似信号読み出し回路内の基準電源レベルを制御している。これにより、各出力1〜4として出力される疑似信号のレベルを所望のレベルに変化させることができる。従って、擬似信号はテスト信号としての役割を果たすことができ、これをモニタすることで、後段の処理回路において読み出し回路毎の特性ばらつきを補正することが可能になる。
また、本実施の形態においては、擬似信号生成回路35及びレベル制御回路69が共用化されているので、擬似信号生成回路及びレベル制御回路のばらつきの悪影響がなく、疑似信号を用いた出力系等の補正精度を向上させることができる。
図20は本発明の第10の実施の形態を示す説明図である。図20において図6と同一の構成要素には同一符号を付して説明を省略する。
本実施の形態も疑似信号生成回路からは一定レベルの疑似信号を発生させ、疑似信号読み出し回路によって出力する疑似信号のレベルを変化させるものである。
本実施の形態は図6の水平読み出し回路11〜14に夫々代えて水平読み出し回路71〜74を採用し、レベル制御回路41に代えてレベル制御回路75を採用した点が第3の実施の形態と異なる。
疑似信号生成回路D01〜D0n,Dm1〜Dmnは、一定レベルの疑似信号を生成する。水平読み出し回路71〜74は、基準電源レベルが可変である点を除き図6の水平読み出し回路11〜14と同様の構成である。レベル制御回路75は、水平読み出し回路71〜74の基準電源レベルを制御するようになっている。
このように構成された実施の形態においては、レベル制御回路75が、水平読み出し回路71〜74の基準電源レベルを制御する。擬似信号生成回路D01〜D0n,Dm1〜Dmnが生成した一定レベルの擬似信号は、水平読み出し回路71〜74により読み出される際に、所望のレベルに変換されて出力される。これにより、分割領域1〜4に対応した各出力1〜4として、所望のレベルの擬似信号が出力される。
他の作用は、第3の実施の形態と同様である。
このように本実施の形態においては、擬似信号生成回路D01〜D0n,Dm1〜Dmnによって生成した一定レベルの疑似信号を水平読み出し回路71〜74において読み出す際に、レベル制御回路75によって水平読み出し回路内の基準電源レベルを制御している。これにより、各出力1〜4として出力される疑似信号のレベルを所望のレベルに変化させることができる。従って、擬似信号はテスト信号としての役割を果たすことができ、これをモニタすることで、後段の処理回路において読み出し回路毎の特性ばらつきを補正することが可能になる。
図21は第10の実施の形態の変形例を示す説明図である。
図21の例は、図20のレベル制御回路75に代えて複数種類のレベル制御が可能なレベル制御回路76を採用することによって、同一行の疑似信号生成回路からの疑似信号のレベルを個別に制御可能にしたものである。レベル制御回路76からの一方のレベル制御線は水平読み出し回路71〜74にレベル制御のための信号を供給し、レベル制御回路76からの他方のレベル制御線は水平読み出し回路71〜74にレベル制御のための信号を供給する。
水平読み出し回路71〜74は、各分割領域1〜4の1列目の疑似信号生成回路D01,D0b,Dm1及びDmbの読み出し時には、例えば、一方のレベル制御線によって伝送された信号に基づくレベルの疑似信号を出力し、各分割領域1〜4の2列目の疑似信号生成回路D0a,D0n,Dma及びDmnの読み出し時には、他方のレベル制御線によって伝送された信号に基づくレベルの疑似信号を出力する。これにより、画素周期単位で擬似信号レベルを変化させることが可能である。また、レベル制御は擬似信号生成回路毎ではなく複数の単位毎に変える構成でもよいことは明らかである。
このように、この場合においても、各出力端子からは所望のレベルの擬似信号が得られることになる。従って、擬似信号はテスト信号としての役割を果たすことができ、これをモニタすることで、後段の処理回路において読み出し回路毎の特性ばらつきを補正することが可能になる。
他の効果は第3の実施の形態と同様である。
図22は本発明の第11の実施の形態を示す説明図である。図22において図11及び図20と同一の構成要素には同一符号を付して説明を省略する。
本実施の形態も疑似信号生成回路からは一定レベルの疑似信号を発生させ、疑似信号読み出し回路によって出力する疑似信号のレベルを変化させるものである。
本実施の形態は図11の疑似信号読み出し回路51〜54に夫々代えて疑似信号読み出し回路81〜84を採用し、レベル制御回路41に代えてレベル制御回路75を採用した点が第4の実施の形態と異なる。
疑似信号生成回路D10〜Dn0,D1m〜Dnmは、一定レベルの疑似信号を生成する。疑似信号読み出し回路81〜84は、基準電源レベルが可変である点を除き図11の疑似信号読み出し回路51〜54と同様の構成である。レベル制御回路75は、疑似信号読み出し回路81〜84の基準電源レベルを制御するようになっている。
このように構成された実施の形態においては、レベル制御回路75が、疑似信号読み出し回路81〜84の基準電源レベルを制御する。擬似信号生成回路D10〜Dn0,D1m〜Dnmが生成した一定レベルの擬似信号は、疑似信号読み出し回路81〜84により読み出される際に、所望のレベルに変換されて出力される。これにより、分割領域1〜4に対応した各出力1〜4として、所望のレベルの擬似信号が出力される。
他の作用は、第4の実施の形態と同様である。
このように本実施の形態においては、擬似信号生成回路D10〜Dn0,D1m〜Dnmによって生成した一定レベルの疑似信号を疑似信号読み出し回路81〜84において読み出す際に、レベル制御回路75によって疑似信号読み出し回路81〜84内の基準電源レベルを制御している。これにより、各出力1〜4として出力される疑似信号のレベルを所望のレベルに変化させることができる。従って、擬似信号はテスト信号としての役割を果たすことができ、これをモニタすることで、後段の処理回路において読み出し回路毎の特性ばらつきを補正することが可能になる。
他の効果は第4の実施の形態と同様である。
なお、第10及び第11の実施の形態の両方を適用して、擬似信号生成回路を画素領域内の水平及び垂直方向の両方に配置するようにしてもよい。
図23は本発明の第12の実施の形態を示す回路図である。本実施の形態は図18乃至図22中の疑似信号読み出し回路又は水平読み出し回路の具体例を示すものである。
図23において、疑似信号生成回路91は、図18乃至図22中の疑似信号生成回路25〜28,35,D01〜D0n,Dm1〜Dmn等に相当し、レベル制御回路92は、図18乃至図22中のレベル制御回路65〜68,69,75,76等に相当する。
メモリ素子222は、擬似信号生成回路91からの擬似信号を記憶するものであり、その基準電源はレベル制御回路92から与えられるようになっている。MOSトランジスタ221は、擬似信号生成回路91からの擬似信号を転送するためのものであり、図18乃至図22では省略した転送制御線に供給される制御信号によってオン,オフ制御される。スイッチ223は、メモリ素子222に記憶された信号を選択して、出力線に出力する。選択ユニット224は、シフトレジスタ等によって構成されており、スイッチ223をオン,オフ制御する。なお、選択ユニット224及びスイッチ223は、図18乃至図22中の水平読み出し回路内のパルス転送部と同様の構成である。
このように構成された疑似信号読み出し回路又は水平読み出し回路においては、疑似信号生成回路91からの擬似信号をメモリ素子222に供給して記憶させる。その後、レベル制御回路92によって、メモリ素子222の基準電源レベルを制御する。これにより、メモリ素子222に蓄積された疑似信号は基準電源レベルに応じて変化したレベルでメモリ素子222から出力されることになる。選択ユニット224が選択スイッチ223をオンにすることによって、メモリ素子222の疑似信号は出力線に出力される。
例えば、擬似信号が記憶された直後のメモリ素子222の出力端の信号レベルをV1、この時の基準電源のレベルをVR1、記憶後に変更された基準電源線のレベルをVR2とすると、外部に出力される疑似信号のレベル(メモリ素子222出力端の信号レベル)Vは、V=V1+(VR2−VR1)となる。こうして、基準電源のレベル変化分だけ出力する疑似信号の信号レベルを変化させることが可能となる。
このように、本実施の形態においては、レベル制御回路92によって基準電源のレベルを制御することにより、所望レベルの擬似信号を得ることができる。
図24は本発明の第13の実施の形態を示す回路図である。本実施の形態も図18乃至図22中の疑似信号読み出し回路又は水平読み出し回路の具体例を示すものである。図24において図23と同一の構成要素には同一符号を付して説明を省略する。
擬似信号生成回路91として、遮光画素を利用することができる。しかし、遮光画素を用いた場合には、画素毎のばらつきであるFPNと呼ばれるノイズが混入する場合がある。本実施の形態は、このFPNをキャンセルすることを可能にしたものである。
メモリ素子222−1は、擬似信号生成回路91からの擬似信号を記憶するものであり、その基準電源はレベル制御回路92から与えられるようになっている。本実施の形態においては、擬似信号生成回路91からのFPNを記憶するためのメモリ素子222−2が設けられている。メモリ素子222−2の基準電源もレベル制御回路92から与えられるようになっている。MOSトランジスタ221−1は、擬似信号生成回路91からの擬似信号を転送するためのものであり、図18乃至図22では省略した信号用転送制御線に供給される制御信号によってオン,オフ制御される。また、MOSトランジスタ221−2は、擬似信号生成回路91からのFPNを転送するためのものであり、図18乃至図22では省略したFPN用転送制御線に供給される制御信号によってオン,オフ制御される。
スイッチ223−1は、メモリ素子222−1に記憶された疑似信号を選択して信号出力線に出力する。スイッチ223−2は、メモリ素子222−2に記憶されたFPNを選択してFPN出力線に出力する。選択ユニット224は、シフトレジスタ等によって構成されており、スイッチ223−1,223−2をオン,オフ制御する。
このように構成された疑似信号読み出し回路又は水平読み出し回路においては、疑似信号生成回路91からの擬似信号をメモリ素子222−1に供給して記憶させる。一方、例えば遮光画素を疑似信号生成回路91として利用することによって、入射光に基づく電荷が蓄積されていない画素からの信号をFPNとしてメモリ素子222−2に供給して記憶させる。メモリ素子222−1,222−2に記憶されている信号同士の差分を求めることで、疑似信号中に含まれるFPNを除去することができる。
疑似信号のレベルを変化させる場合には、レベル制御回路92は、メモリ素子222−1,222−2の基準電源レベルを夫々変更する。これにより、メモリ素子222−1,222−2に夫々蓄積された信号は基準電源レベルの変化に応じたレベルでメモリ素子222−1,222−2から出力されることになる。選択ユニット224が選択スイッチ223−1,223−2をオンにすることによって、メモリ素子222−1,222−2に保持された信号は夫々信号出力線及びFPN出力線に出力される。
例えば、擬似信号が記憶された直後のメモリ素子222−1の出力端の信号レベルをV1+VFPN、この時の基準電源のレベルをVR1、記憶後に変更された基準電源線のレベルをVR2とし、FPNが記憶された直後のメモリ素子222−2の出力端の信号レベルをVFPN、この時の基準電源のレベルをVR1FPN、記憶後に変更された基準電源線のレベルをVR2FPNとする。そうすると、信号出力線に出力される信号レベルVsは、Vs=V1+VFPN+(VR2−VR1)となり、FPN出力線に出力される信号レベルVnは、Vn=VFPN+(VR2FPN−VR1FPN)となる。これらの出力の差分を求めると、Vs−Vn=V1+VFPN+(VR2−VR1)−VFPN−(VR2FPN−VR1FPN)=V1+(VR2−VR1)−(VR2FPN−VR1FPN)となる。即ち、出力の差(Vs−Vn)からはFPNがキャンセルされており、また、疑似信号のレベルは基準電源のレベル変化分に応じた値となる。
このように、本実施の形態においては、レベル制御回路92によって基準電源のレベルを制御することにより、所望レベルの擬似信号を得ることができると共に、FPNを除去した疑似信号を得ることができる。
図25は図18乃至図22中の疑似信号読み出し回路又は水平読み出し回路の具体例で、FPNをキャンセル可能にした他の例を示す回路図である。図25において図23と同一の構成要素には同一符号を付して説明を省略する。
図25の例は信号又はFPNをクランプすることでFPNキャンセル行うものである。
図25において、クランプ容量225は疑似信号生成回路91からのFPNをクランプするためのクランプ容量であり、その容量値をC1とする。サンプリングスイッチ226及びクランプスイッチ227は、夫々サンプリング制御線又はクランプ制御線を介して伝送される信号によってオン,オフ制御される。ホールド容量228は疑似信号生成回路91からのFPNが除去された疑似信号を保持する容量であり、その容量値はC2とする。ホールド容量228の基準電源はレベル制御回路92によって制御されるようになっている。スイッチ223及び選択ユニット224は、ホールド容量228に記憶された信号を選択して出力線に出力するようになっている。
このように構成された読み出し回路においては、先ずサンプリングスイッチ226及びクランプスイッチ227を導通状態とし、擬似信号生成回路91のFPNをクランプ容量225にクランプすると共に、ノードA即ちホールド容量228をクランプ電源に固定する。ここで、クランプレベルをVCとする。次に、クランプスイッチ227を非導通状態として、擬似信号生成回路91からの擬似信号をクランプ容量225に供給する。そうすると、ノードAでは、FPNと疑似信号との差分を容量225,228で分圧した値だけレベルが変化する。
即ち、擬似信号生成回路91のFPNと擬似信号との差分をFPNレベルを基準としてΔVとすると、ノードAのレベルは、ΔV ×C1/(C1+C2)だけ変化して、VC+ΔV ×C1/(C1+C2)となる。従って、ホールド容量228にはFPNがキャンセルされた擬似信号が記憶されることになる。ホールド容量228に保持された疑似信号は選択スイッチ223を介して出力線に出力される。
ここで、FPNがキャンセルされた擬似信号がホールド容量228記憶された後に、レベル制御回路92によってホールド容量228の基準電源のレベルを変化させると、このレベル変化分だけ出力する疑似信号のレベルを変化させることが可能となる。
このように、図25の例においても、基準電源線のレベルを制御することで、所望レベルの擬似信号を得ることができる。
なお、図25の説明では、FPNをクランプした後に擬似信号を読み出すシーケンスで説明したが、その逆も可能であることは明らかである。また、図25のサンプリングスイッチを、クランプ容量の入力側に配置してもよい。
図26は図18乃至図22中の疑似信号読み出し回路又は水平読み出し回路の具体例で、FPNをクランプしてキャンセルする他の例を示す回路図である。図26において図25と同一の構成要素には同一符号を付して説明を省略する。
図26の読み出し回路はレベル制御回路92がホールド容量228の電源レベルではなく、クランプ電源を変化させる点が図25の例と異なる。
このように構成された読み出し回路においては、先ずサンプリングスイッチ226及びクランプスイッチ227を導通状態とし、擬似信号生成回路91のFPNをクランプ容量225にクランプすると共に、ノードA即ちホールド容量228をクランプ電源に固定する。ここで、クランプレベルをVCとする。次に、クランプスイッチ227を非導通状態として、擬似信号生成回路91からの擬似信号をクランプ容量225に供給する。そうすると、ノードAでは、FPNと疑似信号との差分を容量225,228で分圧した値だけレベルが変化する。
即ち、擬似信号生成回路91のFPNと擬似信号との差分をFPNレベルを基準としてΔVとすると、ノードAのレベルは、ΔV ×C1/(C1+C2)だけ変化して、VC+ΔV ×C1/(C1+C2)となる。従って、ホールド容量228にはFPNがキャンセルされた擬似信号が記憶されることになる。ホールド容量228に保持された疑似信号は選択スイッチ223を介して出力線に出力される。
ここで、クランプレベルVCはレベル制御回路92によって所望のレベルに制御可能である。即ち、疑似信号を出力線に出力する直前のノードA、つまりホールド容量228の信号レベルVC+ΔV ×C1/(C1+C2)を変更することができる。こうして、レベル制御回路92によってホールド容量228の信号レベル、つまり、出力する疑似信号のレベルを変化させることが可能となる。
図26の例においても、疑似信号をクランプした後にFPNを読み出すシーケンスを採用してもよく、また、サンプリングスイッチをクランプ容量の入力側に配置してもよい。
なお、図23乃至図26の読み出し回路は一例であり、後段の処理回路に用いることができる擬似信号が得られれば、どのような回路構成を採用してもよいことは明らかである。
1…画素領域、2,3…垂直走査回路、11〜14…水平読み出し回路、21〜24…疑似信号読み出し回路、25〜28…疑似信号生成回路、29〜32…レベル制御回路。
Claims (9)
- 光を電気信号に光電変換する複数の画素をマトリクス状に配列した画素領域部と、
前記画素領域部が水平方向及び垂直方向の少なくとも一方に複数に分割された各画素領域に対応して夫々設けられる疑似信号生成回路と、
前記各画素領域に対応して夫々設けられ、前記疑似信号生成回路から疑似信号を読み出して出力する疑似信号読み出し回路と、
前記各画素領域に対応して夫々設けられ、前記疑似信号生成回路により出力される前記疑似信号のレベルを制御するレベル制御回路と、
前記画素領域部の各画素を行毎に連続的に読出し可能にするための選択信号を発生する走査回路と、
前記各画素領域に対応して夫々設けられ、前記選択信号によって読出された前記各画素からの画素信号及び前記疑似信号読み出し回路からの前記疑似信号を連続して読み出す部分読み出し回路とを具備し、
前記各画素領域に対応して夫々設けられた前記レベル制御回路は、前記各画素領域に対応して夫々生成される前記疑似信号のレベルを相互に独立して設定することを特徴とする撮像素子。 - 前記部分読み出し回路は、同一画素領域に対応して設けられた前記疑似信号読み出し回路からの前記擬似信号を読み出した後に前記画素信号を読み出すことを特徴とする請求項1に記載の撮像素子。
- 前記部分読み出し回路は、読み出した前記擬似信号及び画素信号を連続的に出力することを特徴とする請求項2に記載の撮像素子。
- 前記各画素領域に対応して設けられた前記疑似信号読み出し回路は、前記部分読み出し回路によって前記画素信号が読み出される前のタイミングに前記疑似信号を前記部分読み出し回路に供給するか、前記部分読み出し回路によって前記画素信号が読み出される後のタイミングに前記疑似信号を前記部分読み出し回路に供給するか、又は、前記部分読み出し回路によって前記画素信号が読み出される途中のタイミングに前記疑似信号を前記部分読み出し回路に供給することを特徴とする請求項1に記載の撮像素子。
- 前記レベル制御回路は、前記擬似信号読み出し回路を制御して前記擬似信号のレベルを調整することを特徴とする請求項1に記載の撮像素子。
- 前記レベル制御回路は、前記擬似信号生成回路を制御して前記擬似信号のレベルを調整することを特徴とする請求項1に記載の撮像素子。
- 前記各画素領域に対応して設けられた各レベル制御回路は、前記各画素領域に対応して生成される前記各疑似信号のレベルを同一のレベルにすることを特徴とする請求項1に記載の撮像素子。
- 前記各画素領域に対応して設けられた各レベル制御回路は、前記各画素領域に対応して生成される前記各疑似信号のレベルを相互に異なるレベルにすることを特徴とする請求項1に記載の撮像素子。
- 光を電気信号に光電変換する複数の画素をマトリクス状に配列した画素領域部と、
前記画素領域部が水平方向及び垂直方向の少なくとも一方に複数に分割された各画素領域に対応して夫々設けられて疑似信号を読み出す疑似信号読み出し回路と、
前記各画素領域の前記各疑似信号読み出し回路に対して共通の前記疑似信号を発生する共通疑似信号生成回路と、
前記共通疑似信号生成回路が生成する前記疑似信号のレベルを制御するレベル制御回路と
を具備したことを特徴とする撮像素子。
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WO2011093225A1 (ja) * | 2010-01-26 | 2011-08-04 | 国立大学法人静岡大学 | 固体撮像装置、及び固体撮像装置の画素アレイから信号を読み出す方法 |
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JPH0738814A (ja) * | 1993-07-21 | 1995-02-07 | Fujitsu Ltd | 固体撮像装置 |
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JPH0738814A (ja) * | 1993-07-21 | 1995-02-07 | Fujitsu Ltd | 固体撮像装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011093225A1 (ja) * | 2010-01-26 | 2011-08-04 | 国立大学法人静岡大学 | 固体撮像装置、及び固体撮像装置の画素アレイから信号を読み出す方法 |
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