JP2006065569A - 初期値転送回路 - Google Patents
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Abstract
【課題】
モード切替等の外部ROMデータを書込むタイミングにおいて画像に乱れが生じることのない初期値転送回路を提供すること。
【解決手段】
外部ROMとの接続を行う外部ROMインタフェースと、複数のレジスタを有する内部レジスタとを具備した信号処理装置に、外部ROMインタフェースを介して前記外部ROMから複数の信号処理に対応したROMデータを読込んで内部レジスタの各レジスタに書込み、この内部レジスタの各レジスタデータを内部処理回路に転送して信号処理を行うようにした初期値転送回路において、前記外部ROMからの複数の信号処理に対応するROMデータを内部レジスタの各レジスタに書込んでいる期間は、内部レジスタの各レジスタデータを内部処理回路に転送せずにホールドするホールド回路を内部レジスタと内部処理回路との間に設けた。
【選択図】 図1
モード切替等の外部ROMデータを書込むタイミングにおいて画像に乱れが生じることのない初期値転送回路を提供すること。
【解決手段】
外部ROMとの接続を行う外部ROMインタフェースと、複数のレジスタを有する内部レジスタとを具備した信号処理装置に、外部ROMインタフェースを介して前記外部ROMから複数の信号処理に対応したROMデータを読込んで内部レジスタの各レジスタに書込み、この内部レジスタの各レジスタデータを内部処理回路に転送して信号処理を行うようにした初期値転送回路において、前記外部ROMからの複数の信号処理に対応するROMデータを内部レジスタの各レジスタに書込んでいる期間は、内部レジスタの各レジスタデータを内部処理回路に転送せずにホールドするホールド回路を内部レジスタと内部処理回路との間に設けた。
【選択図】 図1
Description
本発明は、ディジタル映像信号に処理に用いるデータを処理装置に転送するための初期値転送回路に関するものである。
従来より、ディジタル映像信号に処理に用いるデータを処理装置に転送するための初期値転送回路が存在し、従来技術としては図3に示すような初期値転送回路が挙げられる。この図3に示すように従来の初期値転送回路は、信号処理装置20と、外部CPU21と、外部記憶手段としての外部ROM22とで構成され、前記信号処理装置20は、制御部23、内部レジスタ24、外部ROMインタフェース26、内部処理回路25及びアドレス切替セレクタ27で構成されている。
前記制御部23は、入力したシリアルデータをパラレルデータに変換して出力するとともに、書き込み信号を出力する。また、前記内部レジスタ24は、バンク選択部28、バンク0(29)及びバンク1(30)とで構成されており、バンク選択部28によって書込むバンクを選択して、選択されたバンクに書込み信号を出力する。また、図4に示すように、バンク0(29)は、並列に接続された複数個のレジスタ00、レジスタ01、…、レジスタ7Fと、複数個の2−1セレクタ311、2−1セレクタ312、…、2−1セレクタ31nとで構成され、バンク1(30)は、並列に接続された複数個のレジスタ80、レジスタ81、…、レジスタFFと、複数個の2−1セレクタ321、2−1セレクタ322、…、2−1セレクタ32nとで構成されている。これらのうち、レジスタ00は、外部CPU21のアドレスを判別するために用いられ、レジスタ01は、外部CPU21のデータ転送要求信号及びバンク切替信号とを判別するために用いられ、それぞれ外部CPU21で制御される。
前記外部ROMインタフェース26は、図5に示すように、アドレス生成部33、制御信号生成部34、カウンタ35及び転送開始検出部36で構成されている。この外部ROMインタフェース26では、内部レジスタ24のレジスタ00からのアドレスをもとに、アドレス生成部33にて外部ROM22に対する外部ROMアドレスの上位アドレスを生成する。また、内部レジスタ24のレジスタ01からのROMデータ転送要求信号が「0」から「1」へ変化すると、これを転送開始検出部36で検出し、この検出信号でカウンタ35は、00h〜FFhまでカウントアップする。このカウンタ35の出力値は、アドレス生成部33へ送られ、外部ROMアドレスの下位アドレスとして使用される。前記転送開始検出部36とカウンタ35の出力をもとに、制御信号生成部34にて2−1セレクタ信号と転送終了信号を生成する。このうち、2−1セレクタ信号は、前記内部レジスタ24の2−1セレクタ31、32とアドレス切替セレクタ27へ送られ、また、転送終了信号は、前記内部レジスタ24のレジスタ01に戻される。
以上のような構成において、外部CPU21から、外部ROM22に保有されている複数種類の映像データの中のそれぞれに対応した制御データのアドレスを設定し、データとともに、シリアルで信号処理装置20の制御部23に転送し、外部ROM22のROMデータ転送要求を行う。制御部23では、シリアル−パラレル変換をして、書き込み信号とともに内部レジスタ24へ送る。内部レジスタ24のレジスタ00には、上位アドレスを格納し、レジスタ01には、データ転送要求信号を格納する。
外部ROMインタフェース26では、内部レジスタ24のレジスタ00からのアドレスをもとに、外部ROM22に対する外部ROMアドレスの上位アドレスを生成し、また、前記転送開始検出部36とカウンタ35の出力をもとに、制御信号生成部34にて2−1セレクタ信号と転送終了信号を生成する。
アドレス切替セレクタ27では、2−1セレクタ信号により、内部処理回路25から出力した内部処理回路25を処理するための内部処理回路用外部ROMアドレスか、外部ROMインタフェース26から出力した内部レジスタ24を処理するための内部レジスタ用外部ROMアドレスかを選択する。外部ROM22は、選択されたアドレスが内部処理回路用外部ROMアドレスか、内部レジスタ用外部ROMアドレスかにより、対応した制御データを内部レジスタ24か内部処理回路25へ転送する。
具体的には、図6において、(c)に示すように、外部ROMインタフェース26からの2−1セレクタ信号によりROMデータ転送要求があり、(a)に示すように、外部ROM22へ外部ROMアドレスが送られると、(b)に示すような内部レジスタ24か内部処理回路25かいずれかのROMデータが外部ROM22から出力する。すると、(dn)、(dn−1)、(dn−2)、…(d1)に示すようにデータを順次シフトさせて、内部レジスタ24又は内部処理回路25の略すべてのレジスタFF、EF、…02に制御データを格納してゆく。そして、内部レジスタ24内に格納されたデータは、内部処理回路25に送られ、この内部処理回路25にて外部ROM22からの拡大・縮小データ、γ補正データなどの画像処理用ROMデータにより映像処理が行われる。
以上が、従来技術としての初期値転送回路であり、このような構成の初期値転送回路の一例として、特許文献1が存在する。
特開2003−108991号公報
上記の従来回路においては、図4に示すように、内部レジスタ24のバンク0(29)におけるレジスタ00、レジスタ01、…、レジスタ7Fと、バンク1(30)におけるレジスタ80、レジスタ81、…、レジスタFFとは、全体としてシフトレジスタで構成されており、外部ROM22からのROMデータは、必ずバンク1(30)のレジスタFFから入力されて、レジスタFF、レジスタFE、…、レジスタ80という流れでそれぞれROMデータが移動し、その後レジスタ80からバンク0(29)のレジスタ7F、レジスタ7E、…、レジスタ02という流れでROMデータが移動する。それぞれのレジスタでは、書込み要求があった場合に、それぞれROMデータを格納することとなる。
一方で、信号処理装置20の機能拡張に伴ってバンク・レジスタの増加が想定される。図3に示す従来回路においてバンク・レジスタの追加を行う場合には、上記の通り、複数のバンク内の複数のレジスタは最終的に全体を1つのシフトレジスタとして構成することとなる。また、バンク数及びレジスタ数が増加するということは、それぞれに対応した外部ROMデータが増加するということであり、これらの外部ROMデータを各レジスタに格納するには、全体で1つのシフトレジスタとして構成した全てのレジスタに対して順次シフトしながらアクセスしなければならない。よって、この構成をとる限り、レジスタ数が増えれば増えるほど外部ROMデータを格納し終わるまでの時間が増えることとなる。
このように、外部ROMデータを格納し終わるまでの時間が増えると、モード切替などによって新たに外部ROMデータを内部レジスタ24に書込む必要がある場合に、新たな外部ROMデータを格納し終わる前に内部処理回路25にモード切替前のデータを出力してしまうレジスタが生じ、その結果、モードの切替のタイミングで2つのモードのレジスタデータが混在して画像に乱れが生じてしまうという問題があった。
本発明は、上記問題点に鑑みなされたものであり、信号処理装置の機能拡張に伴ってバンク・レジスタの増加があったとしても、モード切替等の外部ROMデータを書込むタイミングにおいて画像に乱れが生じることのない初期値転送回路を提供することを目的とするものである。
本発明の請求項1は、外部ROMとの接続を行う外部ROMインタフェースと、複数のレジスタを構成要素として有する内部レジスタとを具備した信号処理装置に、前記外部ROMインタフェースを介して前記外部ROMから複数の信号処理に対応したROMデータを読込んで前記内部レジスタの各レジスタに書込み、この内部レジスタの各レジスタデータを内部処理回路に転送して信号処理を行うようにした初期値転送回路において、前記外部ROMからの複数の信号処理に対応するROMデータを前記内部レジスタの各レジスタに書込んでいる期間は、前記内部レジスタの各レジスタデータを前記内部処理回路に転送せずにホールドするホールド回路を前記内部レジスタと前記内部処理回路との間に設けたことを特徴とする初期値転送回路である。
本発明の請求項2は、外部ROMとの接続を行う外部ROMインタフェースと、複数のレジスタを構成要素として有する内部レジスタとを具備した信号処理装置に、前記外部ROMインタフェースを介して前記外部ROMから複数の信号処理に対応したROMデータを読込んで前記内部レジスタの各レジスタに書込み、この内部レジスタの各レジスタデータを内部処理回路に転送して信号処理を行うようにした初期値転送回路において、前記内部レジスタにおける複数のレジスタは、複数のバンクに分割し、かつ、バンク毎のシフトレジスタとなるように構成し、この内部レジスタにおける各バンクは、同一の信号処理に用いる関連性のあるROMデータが同一のバンクとなるように構成したことを特徴とする初期値転送回路である。
本発明の請求項3は、外部ROMとの接続を行う外部ROMインタフェースと、複数のレジスタを構成要素として有する内部レジスタとを具備した信号処理装置に、前記外部ROMインタフェースを介して前記外部ROMから複数の信号処理に対応したROMデータを読込んで前記内部レジスタの各レジスタに書込み、この内部レジスタの各レジスタデータを内部処理回路に転送して信号処理を行うようにした初期値転送回路において、前記内部レジスタにおける複数のレジスタは、複数のバンクに分割し、かつ、バンク毎のシフトレジスタとなるように構成し、この内部レジスタにおける各バンクは、同一の信号処理に用いる関連性のあるROMデータが同一のバンクとなるように構成し、前記外部ROMからの複数の信号処理に対応するROMデータを前記内部レジスタの各レジスタに書込んでいる期間は、前記内部レジスタの各レジスタデータを前記内部処理回路に転送せずにホールドするホールド回路を前記内部レジスタの各バンクと前記内部処理回路との間にそれぞれ設けたことを特徴とする初期値転送回路である。
本発明の請求項4は、請求項1又は3に加えて、外部CPUは、ホールド回路において各レジスタデータをホールドさせるためのホールド要求信号を生成し、内部レジスタは、前記ホールド要求信号を格納するためのレジスタを具備してなることを特徴とする初期値転送回路である。
本発明の請求項5は、請求項4に加えて、ホールド要求信号を格納したレジスタとホールド回路との間に、ホールド要求信号をROMデータの書込み期間だけ選択してホールド回路に出力するための2−1セレクタを設けたことを特徴とする初期値転送回路である。
請求項1記載の発明によれば、内部レジスタの各レジスタデータを内部処理回路に転送せずにホールドするためのホールド回路を内部レジスタと内部処理回路との間に設けたので、ROMデータの書込み期間中に内部処理回路に対してレジスタデータが転送されることがなく、よって、モード切替による画像の乱れが生じない。また、レジスタ数が増加して書込み期間が増加しても、書込み終了までホールドするので、画質の乱れが生じることがない。
請求項2記載の発明によれば、内部レジスタにおける複数のレジスタは、複数のバンクに分割し、かつ、バンク毎のシフトレジスタとなるように構成し、この内部レジスタにおける各バンクは、同一の信号処理に用いる関連性のあるROMデータが同一のバンクとなるように構成したので、バンク毎のシフトレジスタで構成したことと、関連性のあるROMデータを同一バンクで構成したことによって、変更のあるバンクのみに書込む構成が可能となり、全体としての書込み時間を短縮することができ、結果、モード切替による画像の乱れが生じない。また、この構成によれば、バンク数が3以上となっても、関連する内容をまとめて1つのバンクとしておくことで、バンク数の増加が書込み時間の増加に影響することがない。
請求項3記載の発明によれば、内部レジスタにおける複数のレジスタは、複数のバンクに分割し、かつ、バンク毎のシフトレジスタとなるように構成し、この内部レジスタにおける各バンクは、同一の信号処理に用いる関連性のあるROMデータが同一のバンクとなるように構成し、外部ROMから複数の信号処理に対応するROMデータを内部レジスタの各レジスタに書込んでいる期間は、内部レジスタの各レジスタデータを内部処理回路に転送せずにホールドするためのホールド回路を内部レジスタの各バンクと内部処理回路との間にそれぞれ設けたので、バンク毎のシフトレジスタで構成したことと、関連性のあるROMデータを同一バンクで構成したことによって、変更のあるバンクのみに書込む構成が可能となり、全体としての書込み時間を短縮することができ、また、ROMデータの書込み期間中に内部処理回路に対してレジスタデータが転送されることがなくなるので、ホールド時間が短く、かつ、その間は画像の乱れが生じない。
請求項4記載の発明によれば、請求項1又は3に加えて、外部CPUは、ホールド回路において各レジスタデータをホールドさせるためのホールド要求信号を生成し、内部レジスタは、前記ホールド要求信号を格納するためのレジスタを具備してなるようにしたので、ホールド回路に対するホールド要求をレジスタを通じて供給することができる。
請求項5記載の発明によれば、請求項4に加えて、ホールド要求信号を格納したレジスタとホールド回路との間に、ホールド要求信号をROMデータの書込み期間だけ選択してホールド回路に出力するための2−1セレクタを設けたので、ホールド期間を的確に選択することができる。
本発明による初期値転送回路は、外部ROMとの接続を行う外部ROMインタフェースと、複数のレジスタを構成要素として有する内部レジスタとを具備した信号処理装置に、前記外部ROMインタフェースを介して前記外部ROMから複数の信号処理に対応したROMデータを読込んで前記内部レジスタの各レジスタに書込み、この内部レジスタの各レジスタデータを内部処理回路に転送して信号処理を行うようにした初期値転送回路において、前記内部レジスタにおける複数のレジスタは、複数のバンクに分割し、かつ、バンク毎のシフトレジスタとなるように構成し、この内部レジスタにおける各バンクは、同一の信号処理に用いる関連性のあるROMデータが同一のバンクとなるように構成し、前記外部ROMからの複数の信号処理に対応するROMデータを前記内部レジスタの各レジスタに書込んでいる期間は、前記内部レジスタの各レジスタデータを前記内部処理回路に転送せずにホールドするホールド回路を前記内部レジスタの各バンクと前記内部処理回路との間にそれぞれ設けたことを特徴とするものである。
以下、図面に基づいて詳細に説明する。
以下、図面に基づいて詳細に説明する。
本発明の実施の形態を図面に基づいて説明する。
図1に示すのは、本発明による初期値転送回路の構成を示したブロック図であり、従来技術である図3と同様の構成の部分には同一符号を付して、詳細な説明については省略するものとする。この図1に示す初期値転送回路は、信号処理装置10と、外部CPU21と、外部記憶手段としての外部ROM22とで構成され、前記信号処理装置10は、制御部23、内部レジスタ11、外部ROMインタフェース26、内部処理回路25、アドレス切替セレクタ27、2−1セレクタ14、15、及び、ホールド回路16、17で構成されている。
図1に示すのは、本発明による初期値転送回路の構成を示したブロック図であり、従来技術である図3と同様の構成の部分には同一符号を付して、詳細な説明については省略するものとする。この図1に示す初期値転送回路は、信号処理装置10と、外部CPU21と、外部記憶手段としての外部ROM22とで構成され、前記信号処理装置10は、制御部23、内部レジスタ11、外部ROMインタフェース26、内部処理回路25、アドレス切替セレクタ27、2−1セレクタ14、15、及び、ホールド回路16、17で構成されている。
前記内部レジスタ11は、バンク選択部28、バンク0(12)及びバンク1(13)とで構成されており、バンク選択部28によって書込むバンクを選択して、選択されたバンクに書込み信号を出力する。また、図2に示すように、バンク0(12)は、並列に接続された複数個のレジスタ00、レジスタ01、…、レジスタ7Fと、複数個の2−1セレクタ181、2−1セレクタ182、…、2−1セレクタ18nとで構成され、バンク1(13)は、並列に接続された複数個のレジスタ80、レジスタ81、…、レジスタFFと、複数個の2−1セレクタ191、2−1セレクタ192、…、2−1セレクタ19nとで構成されている。これらのうち、バンク0(12)のレジスタ00は、外部CPU21のアドレスを判別するために用いられ、レジスタ01は、外部CPU21のデータ転送要求信号、バンク切替信号、及び、後述するホールド要求信号とを判別するために用いられ、それぞれ外部CPU21で制御される。
また、図2にしめすように、バンク0(12)のレジスタ00、レジスタ01、…、レジスタ7Fを1つのシフトレジスタとして構成し、同様に、バンク1(13)のレジスタ80、レジスタ81、…、レジスタFFを1つのシフトレジスタとして構成する。このように、本発明においては、従来技術のように全てのレジスタを1つのシフトレジスタとして構成するのではなく、バンク毎のシフトレジスタで構成している。さらに、モード切替などによって変更の可能性のあるレジスタをバンク0(12)に集め、変更されない又は変更の可能性の少ないレジスタをバンク1(13)に集めて構成する。
前記2−1セレクタ14には、前記バンク0(12)のレジスタ01からのホールド要求信号と、前記外部ROMインタフェース26からの2−1セレクタ信号とが入力される。この2−1セレクタ14では、ホールド要求が入力されており、かつ、2−1セレクタ信号がハイである場合に、後段のホールド回路16に対してレジスタデータのホールドを指示する信号を出力する。ホールド回路16では、2−1セレクタ14からの信号によってホールドを指示されている期間はバンク0(12)からの各レジスタデータをホールドし続け、その期間終了後に各レジスタデータを内部処理回路25に出力する。
同様に、前記2−1セレクタ15には、前記バンク0(12)のレジスタ01からのホールド要求信号と、前記外部ROMインタフェース26からの2−1セレクタ信号とが入力され、ホールド要求があり、かつ、2−1セレクタ信号がハイである場合に、後段のホールド回路16に対してレジスタデータのホールドを指示する信号を出力する。ホールド回路16では、2−1セレクタ14からの信号によってホールドを指示されている期間はバンク1(13)からの各レジスタデータをホールドし続け、その期間終了後に各レジスタデータを内部処理回路25に出力する。
このような構成における作用を説明する。
外部CPU21は、外部ROM22に保有されている複数種類の映像データの中のそれぞれに対応した制御データのアドレスを設定し、データとともに、シリアルで信号処理装置10の制御部23に転送する。また、外部CPU21からは、バンク切替、ホールド要求、外部ROM上位アドレス、及び、データ転送要求を行う。制御部23では、シリアル−パラレル変換をして、書き込み信号とともに内部レジスタ11へ送る。内部レジスタ11のレジスタ00には、上位アドレスを格納し、レジスタ01には、データ転送要求信号、ホールド要求信号及びバンク切替信号を格納する。
外部CPU21は、外部ROM22に保有されている複数種類の映像データの中のそれぞれに対応した制御データのアドレスを設定し、データとともに、シリアルで信号処理装置10の制御部23に転送する。また、外部CPU21からは、バンク切替、ホールド要求、外部ROM上位アドレス、及び、データ転送要求を行う。制御部23では、シリアル−パラレル変換をして、書き込み信号とともに内部レジスタ11へ送る。内部レジスタ11のレジスタ00には、上位アドレスを格納し、レジスタ01には、データ転送要求信号、ホールド要求信号及びバンク切替信号を格納する。
外部ROMインタフェース26では、内部レジスタ11のレジスタ00からのアドレスをもとに、アドレス生成部33において外部ROM22に対する外部ROMアドレスの上位アドレスを生成し、また、前記転送開始検出部36とカウンタ35の出力をもとに、制御信号生成部34にて2−1セレクタ信号と転送終了信号を生成する。
アドレス切替セレクタ27では、2−1セレクタ信号により、内部処理回路25から出力した内部処理回路25を処理するための内部処理回路用外部ROMアドレスか、外部ROMインタフェース26から出力した内部レジスタ11を処理するための内部レジスタ用外部ROMアドレスかを選択する。外部ROM22は、選択されたアドレスが内部処理回路用外部ROMアドレスか、内部レジスタ用外部ROMアドレスかにより、対応したROMデータを内部レジスタ11か内部処理回路25へアドレス切替セレクタ27を介して転送する。
ここで、外部ROM22から転送されてきたROMデータは、内部レジスタ11のバンク0(12)とバンク(13)との両方に同時に入力される。同時に入力されたROMデータは、バンク選択部28からの書込み信号が入力されたバンクにおいて書込み処理がなされる。例えば、バンク0(12)に対して書込み信号が入力された場合には、レジスタ7FからROMデータが入力され、レジスタ7F→レジスタ7E→…→レジスタ03→レジスタ02というようにROMでーたをシフトさせて各レジスタに書込みを行う。
上記の通り、バンク0(12)とバンク(13)はバンク毎のシフトレジスタで構成されており、このような構成を採る限り、信号処理装置10の機能拡張に伴ってバンク・レジスタの増加があったとしても、ROMデータがシフトする時間は1つのバンク内のレジスタ数で決定されることになるため、従来のように、全てのレジスタを1つのシフトレジスタとして構成した場合に比べて格段に書込み時間を短縮することができる。
また、内部レジスタ11では、バンク選択部28からの書込み信号と2−1セレクタ信号とによって、バンク0(12)の各レジスタかバンク1(13)の各レジスタに外部ROM22から転送されてきたROMデータを書込むが、このとき、同時にバンク0(12)のレジスタ01からのホールド要求信号と外部ROMインタフェース26からの2−1セレクタ信号とが2−1セレクタ14又は15に入力され、この2−1セレクタ14又は15では、レジスタに対してROMデータを書込んでいる間はそれぞれの後段のホールド回路16又は17に入力される各レジスタデータを内部処理回路25に転送せずに一旦ホールドする。そして、ROMデータの書込み期間の終了、即ち、図6(c)に示すような2−1セレクタ信号がロウレベルになったときに、ホールド回路16又は17は内部処理回路25に対してホールドしていた各レジスタデータを転送する。このような構成とすることで、ROMデータの書込み期間中に内部処理回路25に対してレジスタデータが転送されることがなく、よって、モード切替による画像の乱れはなくなる。
さらに、本発明では、モード切替などによって変更の可能性のあるレジスタをバンク0(12)に集め、変更されない又は変更の可能性の少ないレジスタをバンク1(13)に集めて構成している。このような構成では、電源投入時などの初回の転送時にのみバンク0(12)とバンク1(13)の両方に書込みを行うが、モード切替の際にはバンク0(12)のみ書込みを行う。このように、バンク毎のシフトレジスタで構成したことと、関連性のあるROMデータを同一バンクで構成したことによって、変更のあるバンクのみに書込む構成が可能となり、この構成によれば、バンク数が3以上となっても、関連する内容をまとめて1つのバンクとしておくことで、バンク数の増加が書込み時間の増加に影響することがない。
前記実施例では、外部CPU21からホールド要求を行っているが、本発明はこれに限られるものではなく、内部で生成した信号を用いてホールドを指示するようにしてもよい。また、前記実施例では、2−1セレクタ14、15を用いてホールド回路16、17におけるホールド期間を制御しているが、ホールド期間を判断できる構成であれば、必ずしもこの構成に限定されるものではない。勿論、バンク数やレジスタ数は実施例の場合に限定されるものではなく、どの様な場合にも適応できることは言うまでもない。
10…信号処理装置、11…内部レジスタ、12…バンク0、13…バンク1、14…2−1セレクタ、15…2−1セレクタ、16…ホールド回路、17…ホールド回路、18…2−1セレクタ、19…2−1セレクタ、20…信号処理装置、21…外部CPU、22…外部ROM、23…制御部、24…内部レジスタ、25…内部処理回路、26…外部ROMインタフェース、27…アドレス切替セレクタ、28…バンク選択部、29…バンク0、30…バンク1、31…2−1セレクタ、32…2−1セレクタ、33…アドレス生成部、34…制御信号生成部、35…カウンタ、36…転送開始検出部。
Claims (5)
- 外部ROMとの接続を行う外部ROMインタフェースと、複数のレジスタを構成要素として有する内部レジスタとを具備した信号処理装置に、前記外部ROMインタフェースを介して前記外部ROMから複数の信号処理に対応したROMデータを読込んで前記内部レジスタの各レジスタに書込み、この内部レジスタの各レジスタデータを内部処理回路に転送して信号処理を行うようにした初期値転送回路において、前記外部ROMからの複数の信号処理に対応するROMデータを前記内部レジスタの各レジスタに書込んでいる期間は、前記内部レジスタの各レジスタデータを前記内部処理回路に転送せずにホールドするホールド回路を前記内部レジスタと前記内部処理回路との間に設けたことを特徴とする初期値転送回路。
- 外部ROMとの接続を行う外部ROMインタフェースと、複数のレジスタを構成要素として有する内部レジスタとを具備した信号処理装置に、前記外部ROMインタフェースを介して前記外部ROMから複数の信号処理に対応したROMデータを読込んで前記内部レジスタの各レジスタに書込み、この内部レジスタの各レジスタデータを内部処理回路に転送して信号処理を行うようにした初期値転送回路において、前記内部レジスタにおける複数のレジスタは、複数のバンクに分割し、かつ、バンク毎のシフトレジスタとなるように構成し、この内部レジスタにおける各バンクは、同一の信号処理に用いる関連性のあるROMデータが同一のバンクとなるように構成したことを特徴とする初期値転送回路。
- 外部ROMとの接続を行う外部ROMインタフェースと、複数のレジスタを構成要素として有する内部レジスタとを具備した信号処理装置に、前記外部ROMインタフェースを介して前記外部ROMから複数の信号処理に対応したROMデータを読込んで前記内部レジスタの各レジスタに書込み、この内部レジスタの各レジスタデータを内部処理回路に転送して信号処理を行うようにした初期値転送回路において、前記内部レジスタにおける複数のレジスタは、複数のバンクに分割し、かつ、バンク毎のシフトレジスタとなるように構成し、この内部レジスタにおける各バンクは、同一の信号処理に用いる関連性のあるROMデータが同一のバンクとなるように構成し、前記外部ROMからの複数の信号処理に対応するROMデータを前記内部レジスタの各レジスタに書込んでいる期間は、前記内部レジスタの各レジスタデータを前記内部処理回路に転送せずにホールドするホールド回路を前記内部レジスタの各バンクと前記内部処理回路との間にそれぞれ設けたことを特徴とする初期値転送回路。
- 外部CPUは、ホールド回路において各レジスタデータをホールドさせるためのホールド要求信号を生成し、内部レジスタは、前記ホールド要求信号を格納するためのレジスタを具備してなることを特徴とする請求項1又は3記載の初期値転送回路。
- ホールド要求信号を格納したレジスタとホールド回路との間に、ホールド要求信号をROMデータの書込み期間だけ選択してホールド回路に出力するための2−1セレクタを設けたことを特徴とする請求項4記載の初期値転送回路。
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2004
- 2004-08-26 JP JP2004247036A patent/JP2006065569A/ja not_active Withdrawn
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