JP2002073410A

JP2002073410A - メモリ制御方法及び装置並びに記憶媒体

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Publication number: JP2002073410A
Application number: JP2000263721A
Authority: JP
Inventors: Junichi Into; 純一印東
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2000-08-31
Filing date: 2000-08-31
Publication date: 2002-03-12

Abstract

(57)【要約】【課題】システム制御の変更を簡単に行うことができ
ると共に、そのシステムで扱う情報密度に応じてメモリ
を最大限有効に使うことが可能なメモリ制御方法及びメ
モリ制御装置を提供する。【解決手段】ＣＰＵ２により、メモリへの読み書きア
クセスを行い、複数の情報入力手段から同時に情報が入
力される情報の数の最大値に対応した前記メモリの読み
書きのバースト数でバーストモードを固定し、前記情報
の数の増減に拘らず前記バースト数を変更せずに前記メ
モリに情報を読み書き可能に制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、電子写真
方式の複写機や、プリンタの印字情報制御のためのメモ
リを制御するメモリ制御方法及びメモリ制御装置並びに
このメモリ制御装置を制御するための制御プログラムを
格納して記憶媒体に関する。

【０００２】

【従来の技術】従来、このようなメモリ制御装置の制御
には通常のＤＲＡＭ（Dymic Random Access Memory；随
時書き込み読み出しメモリ）が用いられていた。

【０００３】

【発明が解決しようとする課題】しかしながら、ＤＲＡ
Ｍが時代と共に変化してきており、代替え品として制御
方式の異なるＤＲＡＭを用いざるを得なくなってきてい
る。

【０００４】また、プリンタのプリント品位の種々の選
択が可能な構成が要求されてきているが、その場合、同
じプリントスピードを持続しようとすると、同時に入力
する情報量を変えたいという要求が増大している。

【０００５】本発明は上述した従来の技術の有するこの
ような事情に鑑みてなされたものであり、その第１の目
的とするところは、システム制御の変更が簡単に行える
システムに提供可能なメモリ制御方法及びメモリ制御装
置を提供することにある。

【０００６】また、本発明の第２の目的とするところ
は、上述した本発明のメモリ制御装置を制御するための
制御プログラムを格納した記憶媒体を提供することにあ
る。

【０００７】

【課題を解決するための手段】上記第１の目的を達成す
るために請求項１に記載のメモリ制御方法は、情報を記
憶するメモリを制御するメモリ制御方法であって、情報
を入力する複数の情報入力工程と、前記メモリへの読み
書きアクセスを行う読み書きアクセス工程と、前記複数
の情報入力工程から同時に情報が入力される情報の数の
最大値に対応した前記メモリの読み書きのバースト数で
バーストモードを固定するバーストモード固定工程と、
前記情報の数の増減に拘らず前記バースト数を変更せず
に前記メモリに情報を読み書き可能に制御する制御工程
とを有することを特徴とする。

【０００８】また、上記第１の目的を達成するために請
求項２に記載のメモリ制御方法は、請求項１に記載のメ
モリ制御方法において、前記入力される情報密度の変化
に比例してメモリアクセスのアドレス制御を変更するア
ドレス制御変更工程を有し、所定値の情報量減少に応じ
て前記アドレス制御変更工程によるアドレス制御の変更
幅も所定値とすることを特徴とする。

【０００９】また、上記第１の目的を達成するために請
求項３に記載のメモリ制御方法は、請求項２に記載のメ
モリ制御方法において、前記所定値とは、１／２である
ことを特徴とする。

【００１０】また、上記第１の目的を達成するために請
求項４に記載のメモリ制御方法は、請求項１〜３のいず
れかに記載のメモリ制御方法において、前記メモリは、
ＳＤＲＡＭであることを特徴とする。

【００１１】また、上記第１の目的を達成するために請
求項５に記載のメモリ制御方法は、請求項１〜３のいず
れかに記載のメモリ制御方法において、前記メモリは、
ＤＩＭＭであることを特徴とする。

【００１２】また、上記第１の目的を達成するために請
求項６に記載のメモリ制御方法は、請求項１〜５のいず
れかに記載のメモリ制御方法において、同時に入力され
る情報の数が２のｎ乗個であることを特徴とする。

【００１３】また、上記第１の目的を達成するために請
求項７に記載のメモリ制御方法は、請求項１〜６のいず
れかに記載のメモリ制御方法において、逐次書き込まれ
る情報の密度が変化する場合それに準じて前記アドレス
制御を変更可能なモードと変更不可能なモードとに切り
替えるモード切り替え工程を有することを特徴とする。

【００１４】また、上記第１の目的を達成するために請
求項８に記載のメモリ制御方法は、請求項１〜７のいず
れかに記載のメモリ制御方法において、前記アドレス制
御は、ビット（ｂｉｔ）シフトで実現することを特徴と
する。

【００１５】また、上記第１の目的を達成するために請
求項９に記載のメモリ制御方法は、請求項１〜８のいず
れかに記載のメモリ制御方法において、前記情報は、プ
リンタに印字する情報であることを特徴とする。

【００１６】また、上記第１の目的を達成するために請
求項１０に記載のメモリ制御方法は、請求項１〜９のい
ずれかに記載のメモリ制御方法において、前記情報は、
画像情報であることを特徴とする。

【００１７】また、上記第１の目的を達成するために請
求項１１に記載のメモリ制御装置は、情報を記憶するメ
モリを制御するメモリ制御装置であって、情報を入力す
る複数の情報入力手段と、前記メモリへの読み書きアク
セスを行う読み書きアクセス手段と、前記複数の情報入
力手段から同時に情報が入力される情報の数の最大値に
対応した前記メモリの読み書きのバースト数でバースト
モードを固定するバーストモード固定手段と、前記情報
の数の増減に拘らず前記バースト数を変更せずに前記メ
モリに情報を読み書き可能に制御する制御手段とを有す
ることを特徴とする。

【００１８】また、上記第１の目的を達成するために請
求項１２に記載のメモリ制御装置は、請求項１１に記載
のメモリ制御装置において、前記入力される情報密度の
変化に比例してメモリアクセスのアドレス制御を変更す
るアドレス制御変更手段を有し、所定値の情報量減少に
応じて前記アドレス制御変更手段によるアドレス制御の
変更幅も所定値とすることを特徴とする。

【００１９】また、上記第１の目的を達成するために請
求項１３に記載のメモリ制御装置は、請求項１２に記載
のメモリ制御装置において、前記所定値とは、１／２で
あることを特徴とする。

【００２０】また、上記第１の目的を達成するために請
求項１４に記載のメモリ制御装置は、請求項１１〜１３
のいずれかに記載のメモリ制御装置において、前記メモ
リは、ＳＤＲＡＭであることを特徴とする。

【００２１】また、上記第１の目的を達成するために請
求項１５に記載のメモリ制御装置は、請求項１１〜１３
のいずれかに記載のメモリ制御装置において、前記メモ
リは、ＤＩＭＭであることを特徴とする。

【００２２】また、上記第１の目的を達成するために請
求項１６に記載のメモリ制御装置は、請求項１１〜１５
のいずれかに記載のメモリ制御装置において、同時に入
力される情報の数が２のｎ乗個であることを特徴とす
る。

【００２３】また、上記第１の目的を達成するために請
求項１７に記載のメモリ制御装置は、請求項１１〜１６
のいずれかに記載のメモリ制御装置において、逐次書き
込まれる情報の密度が変化する場合それに準じて前記ア
ドレス制御を変更可能なモードと変更不可能なモードと
に切り替えるモード切り替え手段を有することを特徴と
する。

【００２４】また、上記第１の目的を達成するために請
求項１８に記載のメモリ制御装置は、請求項１１〜１７
のいずれかに記載のメモリ制御装置において、前記アド
レス制御は、ビット（ｂｉｔ）シフトで実現することを
特徴とする。

【００２５】また、上記第１の目的を達成するために請
求項１９に記載のメモリ制御装置は、請求項１１〜１８
のいずれかに記載のメモリ制御装置において、前記情報
は、プリンタに印字する情報であることを特徴とする。

【００２６】また、上記第１の目的を達成するために請
求項２０に記載のメモリ制御装置は、請求項１１〜１９
のいずれかに記載のメモリ制御装置において、前記情報
は、画像情報であることを特徴とする。

【００２７】また、上記第２の目的を達成するために請
求項２１に記載の記憶媒体は、情報を記憶するメモリを
制御するメモリ制御装置を制御するための制御プログラ
ムを格納した記憶媒体であって、前記制御プログラム
は、情報を入力する複数の情報入力モジュールと、前記
メモリへの読み書きアクセスを行う読み書きアクセスモ
ジュールと、前記複数の情報入力モジュールから同時に
情報が入力される情報の数の最大値に対応した前記メモ
リの読み書きのバースト数でバーストモードを固定する
バーストモード固定モジュールと、前記情報の数の増減
に拘らず前記バースト数を変更せずに前記メモリに情報
を読み書き可能に制御する制御モジュールとを有するこ
とを特徴とする。

【００２８】また、上記第２の目的を達成するために請
求項２２に記載の記憶媒体は、請求項２１に記載の記憶
媒体において、前記制御プログラムは、前記入力される
情報密度の変化に比例してメモリアクセスのアドレス制
御を変更するアドレス制御変更モジュールを有し、所定
値の情報量減少に応じて前記アドレス制御変更モジュー
ルによるアドレス制御の変更幅も所定値とすることを特
徴とする請求項２１に記載の記憶媒体。

【００２９】また、上記第２の目的を達成するために請
求項２３に記載の記憶媒体は、請求項２２に記載の記憶
媒体において、前記所定値とは、１／２であることを特
徴とする。

【００３０】また、上記第２の目的を達成するために請
求項２４に記載の記憶媒体は、請求項２１〜２３のいず
れかに記載の記憶媒体において、前記メモリは、ＳＤＲ
ＡＭであることを特徴とする。

【００３１】また、上記第２の目的を達成するために請
求項２５に記載の記憶媒体は、請求項２１〜２３のいず
れかに記載の記憶媒体において、前記メモリは、ＤＩＭ
Ｍであることを特徴とする。

【００３２】また、上記第２の目的を達成するために請
求項２６に記載の記憶媒体は、請求項２１〜２５のいず
れかに記載の記憶媒体において、同時に入力される情報
の数が２のｎ乗個であることを特徴とする。

【００３３】また、上記第２の目的を達成するために請
求項２７に記載の記憶媒体は、請求項２１〜２６のいず
れかに記載の記憶媒体において、前記制御プログラム
は、逐次書き込まれる情報の密度が変化する場合それに
準じて前記アドレス制御を変更可能なモードと変更不可
能なモードとに切り替えるモード切り替えモジュールを
有することを特徴とする。

【００３４】また、上記第２の目的を達成するために請
求項２８に記載の記憶媒体は、請求項２１〜２７のいず
れかに記載の記憶媒体において、前記アドレス制御は、
ビット（ｂｉｔ）シフトで実現することを特徴とする。

【００３５】また、上記第２の目的を達成するために請
求項２９に記載の記憶媒体は、請求項２１〜２８のいず
れかに記載の記憶媒体において、前記情報は、プリンタ
に印字する情報であることを特徴とする。

【００３６】更に、上記第２の目的を達成するために請
求項３０に記載の記憶媒体は、請求項２１〜２９のいず
れかに記載の記憶媒体において、前記情報は、画像情報
であることを特徴とする。

【００３７】

【発明の実施の形態】以下、本発明の各実施の形態を図
面に基づき説明する。

【００３８】（第１の実施の形態）まず、本発明の第１
の実施の形態を図１〜図５に基づき説明する。

【００３９】一般的なＳＤＲＡＭの制御方法に関して
は、各社のデータブックにより公知であるので、その説
明は省略する（具体的には、例えば、日立製作所であれ
ば、データブックの［日立ＩＣメモリ３，４］）を参
照。

【００４０】具体的には、ＳＤＲＡＭディレクトリ構成
されたＤＩＭＭを考える（［日立ＩＣメモリ４］の１０
７５ページ以降参照）。

【００４１】その具体的構成制御方法は、前記データブ
ックで説明しているので、その説明は省略し、現状利用
しようとしているタイミングと、制御回路のブロック構
成を示して説明する。

【００４２】今考えているのは具体的に、ｕｎｂｕｆｆ
ｅｒｅｄｔｙｐｅの１６８ｐｉｎ構成のＤＩＭＭであ
り、この場合のデータのＩ／Ｏ端子は６４本ある。即
ち、このようなＤＩＭＭのアドレスは６４ビットが１ワ
ードのアドレスとして動作させるのが常である。

【００４３】具体例を図１に示す。図１は本実施の形態
に係るメモリ制御装置の構成を示すブロック図であり、
この例はフルカラープリンタの場合を示す。

【００４４】同図において、１はアドレスタイミングコ
ントローラ、２はＣＰＵ（中央処理装置）、３はＤＩＭ
Ｍ、４，５は第１、第２のセレクタ、６〜１３は第１〜
第８のシリアル／パラレル変換回路、１４は信号ライ
ン、１５〜３５は信号線、３６はデータバスである。

【００４５】図１において、信号線１８〜２１にＹ（イ
エロー）、Ｍ（マゼンダ）、Ｃ（クロム）、Ｋ（ブラッ
ク）の各色の２値化信号が信号線２６のクロック信号に
同期して同時に入力される。それらの信号は、それぞれ
第１〜第４のシリアル／パラレル変換回路６〜９に入力
される。これら第１〜第４のシリアル／パラレル変換回
路６〜９により６４ビットのパラレル信号に変換された
それぞれの信号が６４ビットの信号線２８〜３１のそれ
ぞれに出力されるように構成され、それらの信号線２８
〜３１は、第１のセレクタ４にそれぞれ接続されてい
る。

【００４６】第１のセレクタ４からのデータ出力端子は
データバス３６に接続されている。第１のセレクタ４
は、信号線１５によって信号線２８〜３１のいずれかの
信号を選択し、または、Ｈインピーダンスの信号をデー
タバス３６上に出力するように制御される。ＤＩＭＭ３
は、そのデータバス幅が６４本で、複数のＳＤＲＡＭデ
ィレクトリ構成されており、そのデータバス３７がデー
タバス３６に接続されている。また、ＤＩＭＭ３のアド
レス及びデータ制御端子（通常、ＲＡＳ，ＣＡＳ，ＢＡ
ＮＫ，ＣＳ等の信号ラインがそれに当たるもので、その
詳細は前記データブックを参照）が信号ライン１４を通
じてアドレスタイミングコントローラ１に接続されてい
る。

【００４７】また、データバス３７が第２のセレクタ５
のデータ入力端子に接続されている。第２のセレクタ５
の６４ビットの出力端子の４組がそれぞれ信号線３２〜
３５を通じて第５〜第８のシリアル／パラレル変換回路
１０〜１３のパラレル信号入力端子に接続されている。
クロックの信号線２７が第５〜第８のシリアル／パラレ
ル変換回路１０〜１３のクロック信号入力端子に接続さ
れ、そのクロック信号に同期してパラレルデータがシリ
アル信号として変換されて、出力信号線２２〜２５に出
力される構成となっている。また、アドレスタイミング
コントローラ１には、信号線１７を通じてＣＰＵ２が接
続され、該ＣＰＵ２の制御情報をやり取りできるように
構成されている。

【００４８】それ以外の制御信号も実際には、アドレス
タイミングコントローラ１から第１〜第８のシリアル／
パラレル変換回路６〜１３及び第１、第２のセレクタ
４，５に与えられているが、説明を簡略化するために図
示は省略してある。

【００４９】次に、上記構成になる本実施の形態に係る
メモリ制御装置の動作を説明する。

【００５０】ＣＰＵ２は、外部のＰＤＬ情報生成回路
（図示省略）に指示を与えて信号線１８〜２１にＹ，
Ｍ，Ｃ，Ｋの画像情報信号を同時に入力させる。それら
のスタート情報は、ＣＰＵ２からアドレスタイミングコ
ントローラ１に信号線１７を通じて伝えられ、アドレス
タイミングコントローラ１が起動されて、制御情報が第
１〜第４のシリアル／パラレル変換回路６〜９に伝達さ
れ、これら第１〜第４のシリアル／パラレル変換回路６
〜９が起動する。

【００５１】これと同時にアドレスタイミングコントロ
ーラ１は、ＤＩＭＭ３の動作に必要なコマンドを生成し
て該ＤＩＭＭ３に与え、第１のセレクタ４を制御して、
第１〜第４のシリアル／パラレル変換回路６〜９で６４
ビットのパラレル信号に変換された信号をセレクトし
て、データバス３６に出力して、ＤＩＭＭ３に書き込む
ように制御する。

【００５２】同様に、アドレスタイミングコントローラ
１は、ＣＰＵ２の指示を受けてＤＩＭＭ３、第２のセレ
クタ５、第５〜第８のシリアル／パラレル変換回路１０
〜１３に制御情報を出力し、プリンタに書き込む情報を
ＤＩＭＭ３から読み出し、第２のセレクタ５でセレクト
し、第５〜第８のシリアル／パラレル変換回路１０〜１
３に各色別に入力させ、これら第５〜第８のシリアル／
パラレル変換回路１０〜１３によりそれぞれシリアルに
変換された信号を信号線２２〜２５の出力端子に出力さ
せるように制御する。

【００５３】次に、その場合の制御について図２〜図５
を用いて詳細に説明する。

【００５４】図２は、ＤＩＭＭ３の制御タイミングを示
す図、図３は、モードレジスタ設定時の設定項目及び内
容の一例を示す図である。

【００５５】図２に示すタイミングは、１つのビデオ入
力信号のＤＩＭＭ３に対するリード（Ｒｅａｄ；読み取
り）またはライト（Ｗｒｉｔｅ；書き込み）の制御コマ
ンドタイミングであり、ＤＩＭＭ３に対して８システム
クロックで１回のリードまたはライトが実行できるよう
に、プリチャージ、バンクアクティブ、リード、ライト
のコマンドが発効される。

【００５６】この場合、図３に示すように、ＯＰコード
（ＯＰＣＯＤＥ）の書き込み時のモード選択は、バース
トリードライトモードで、バースト長の設定は１であ
る。その他のリフレッシュ等は、実際には回路が動くよ
うに動作の間で実行できるように構成されており、ここ
では関係ないので、その説明は省略する。

【００５７】このように、１つのビデオ入力信号に対し
て８システムクロックで１回のリードまたはライトが実
行可能な構成であるので、今、４つのビデオ入力信号で
あるので、４×８×２のクロックサイクル、即ち６４ク
ロックで全信号のリードまたはライトが実行できる。

【００５８】このように構成されているので、第１〜第
４のシリアル／パラレル変換回路６〜９は、システムク
ロック（信号線２６，２７上のクロック信号に等価）に
同期して、６４クロックシリアルデータを入力する度に
ラッチし、同時に第１〜第４のシリアル／パラレル変換
回路６〜９のデータ出力端子に出力しておけば、データ
のとりこぼしがなく入力信号をＤＩＭＭ３に書き込み、
または読み出しが可能である。

【００５９】その様子を図４に示す。即ち、Ｙ，Ｍ，
Ｃ，Ｋのデータの１回のリード／ライトのサイクルに１
回、第１〜第４のシリアル／パラレル変換回路６〜９は
６４ビット分シフトされた入力データが、ラッチされて
次の６４クロックの１サイクルの間ラッチされている。
そして、その間の新たな６４ビット分の入力データをシ
フトしながら入力し、上記手続を繰り返す。

【００６０】その際、アドレスコントローラ１のアドレ
スレジスタのアドレスも図４に示すように制御される。

【００６１】具体的には、ＹＲ＿ＡＤがＹの書き込みア
ドレス、ＹＷ＿ＡＤがＹの読み出しアドレス、ＭＲ＿Ａ
ＤがＭの書き込みアドレス、ＭＷ＿ＡＤがＭの読み出し
アドレス、ＣＲ＿ＡＤがＣの書き込みアドレス、ＣＷ＿
ＡＤがＣの読み出しアドレス、ＫＲ＿ＡＤがＫの書き込
みアドレス、ＫＷ＿ＡＤがＫの読み出しアドレスであ
る。

【００６２】その際の簡単なアドレス制御動作につい図
５を用いて説明する。

【００６３】図５は、アドレス制御部の構成を示すブロ
ック図であり、これはアドレスコントローラ１及びＣＰ
Ｕ２の詳細な構成を示す図に相当する。

【００６４】図５において、１はアドレスコントロー
ラ、２はＣＰＵである。

【００６５】アドレスコントローラ１は、タイミングコ
ントローラ１０１、アドレスセレクタ１０２、Ｒ（リー
ド）／Ｗ（ライト）アドレスラッチ１０３、アダー１０
４、スタートアドレスレジスタ１０５、ストップアドレ
スレジスタ１０６、Ｙアドレスコントロール回路１０
７、Ｍアドレスコントロール回路１０８、Ｃアドレスコ
ントロール回路１０９、Ｋアドレスコントロール回路１
１０、ゲート回路１１１〜１１４を有している。

【００６６】タイミングコントローラ１０１は、ＣＰＵ
２の制御信号を受け、図１の信号線１５，１６，２６，
２７に制御信号を出力する他、Ｙ，Ｍ，Ｃ，Ｋの各アド
レスコントロール回路１０７〜１１０及びアドレスセレ
クタ１０２に制御タイミング信号が接続されている。ア
ドレスセレクタ１０２は、タイミングコントローラ１０
１の生成するタイミングを基にＹ，Ｍ，Ｃ，Ｋの各アド
レスコントロール回路１０７〜１１０が出力するアドレ
ス信号をセレクトし、Ｒ／Ｗアドレスラッチ１０３にそ
のアドレス信号を送出するように構成されている。

【００６７】同時にアドレスセレクタ１０２は、今選択
されているアドレスコントロール回路を認識し、その情
報をゲート回路１１１〜１１４に送出し、Ｙアドレスコ
ントロール回路１０７が選択されていればゲート回路１
１４のみ開き、アダー１０４の出力端子がＹアドレスコ
ントロール回路１０７のアドレス信号入力端子に接続さ
れ、Ｍアドレスコントロール回路１０８が選択されてい
ればゲート回路１１３のみ開き、アダー１０４の出力端
子がＭアドレスコントロール回路１０８のアドレス信号
入力端子に接続され、Ｃアドレスコントロール回路１０
９が選択されていればゲート回路１１２のみ開き、アダ
ー１０４の出力端子がＣアドレスコントロール回路１０
９のアドレス信号入力端子に接続され、Ｋアドレスコン
トロール回路１１０が選択されていればゲート回路１１
１のみ開き、アダー１０４の出力端子がＫアドレスコン
トロール回路１１０のアドレス信号入力端子に接続され
るように動作する。

【００６８】スタートアドレスレジスタ１０５は、ＣＰ
Ｕ２がＹ，Ｍ，Ｃ，Ｋの各アドレスコントローラ回路１
０７〜１１０が必要とするアドレスライト及びアドレス
リードのスタートアドレスを設定できるようにＣＰＵ２
と接続されている。また、ストップアドレスレジスタ１
０６は、ＣＰＵ２がＹ，Ｍ，Ｃ，Ｋの各アドレスコント
ローラ回路１０７〜１１０が必要とするアドレスライト
及びアドレスリードのストップアドレスを設定できるよ
うにＣＰＵ２と接続されている。また、スタートアドレ
スレジスタ１０５及びストップアドレスレジスタ１０６
は、Ｙ，Ｍ，Ｃ，Ｋの各アドレスコントローラ回路１０
７〜１１０にも接続されている。また、タイミングコン
トローラ１０１は、Ｒ／Ｗアドレスラッチ１０３にラッ
チ信号を送出するようになっている。

【００６９】次に、上記構成になるアドレスタイミング
コントローラ１及びＣＰＵ２の動作について説明する。

【００７０】ＣＰＵ２は、スタートアドレスレジスタ１
０５及びストップアドレスレジスタ１０６にＹ，Ｍ，
Ｃ，Ｋの各色のデータの格納または読み出すスタートア
ドレス及びストップアドレスを設定し、アドレスタイミ
ングコントローラ１に制御スタート信号を送出する。ア
ドレスタイミングコントローラ１は、信号線１５，１
６，２６，２７、Ｙ，Ｍ，Ｃ，Ｋの各アドレスコントロ
ーラ回路１０７〜１１０及びＲ／Ｗアドレスラッチ１０
３にタイミング信号を送出し、スタートアドレスレジス
タ１０５のスタートアドレスをスタート時のアドレスと
して、図４のアドレス制御を実現するように動作する。

【００７１】Ｒ／Ｗアドレスラッチ１０３は、図４のＤ
ＩＭＭアドレス信号を出力すると同時に、そのアドレス
信号をアダー１０４に出力し、ｎｅｘｔアドレス（今の
場合＋１）を算出し、その値をＹ，Ｍ，Ｃ，Ｋの各アド
レスコントローラ回路１０７〜１１０にｎｅｘｔアドレ
スとして設定するように動作する。そして、ストップア
ドレスレジスタ１０６にアドレス信号が達すると、制御
がストップする構成となっている。

【００７２】このようにして、ＳＤＲＡＭでの一時記憶
を実現することができる。

【００７３】以上のように本実施の形態に係るメモリ制
御方法及び装置によれば、システム制御時にソフトウェ
ア制御が簡単になり、また、同時に扱うｄｐｉ（ｄｏｔ
ｐｅｒｉｎｃｈ；ドット毎インチ）の切り替え制御
が簡単となり、また、画像密度に応じてメモリの使用量
の節約が可能となり、また、制御回路構成をコンパクト
に且つ簡単に実現できる。

【００７４】即ち、本実施の形態に係るメモリ制御方法
及び装置によれば、バーストモードのバースト長を固定
することにより、同じシステム内でシステムの扱う情報
量を変更する場合も、簡単なフレームメモリでの画像情
報の一時保存が実現できる。その際、制御の変更も少な
くて済む。また、このようにすることで、アドレス制御
の変更も最小限に抑えることができる。また、アドレス
制御の変更を制御可能なレジスタを追加したことで、必
要に応じてメモリの倹約制御が可能となる。具体的に
は、１ラインのデータのみでよいシステムであれば、予
めレジスタ設定で１ライン用のメモリアドレスの制御設
定が可能なので、高価なメモリを倹約したシステムを構
築することが可能となる。また、必要であれば、前記レ
ジスタ設定を複数ライン同時データ入力に対応したアド
レス制御モードに設定可能であるので、簡単に高精細な
画像を制御可能なメモリ制御を実現できるシステム拡張
の自由度を持てる。

【００７５】（第２の実施の形態）次に、本発明の第２
の実施の形態を図６〜図９を用いて説明する。

【００７６】尚、本実施の形態に係るメモリ制御装置の
アドレス制御部の構成は、上述した第１の実施の形態の
図５と同一であるから、同図を流用して説明する。

【００７７】本実施の形態は、倍密度の入力データに拡
張したい場合の実施の形態である。具体的には、上述し
た第１の実施の形態の図１のシステムの入出力のデータ
密度が倍になり、画像情報の２ライン分が１度に入って
くるような場合である。これは、例えば、画像密度が倍
のプリントを同じプロセス速度で実施したいときに用い
る場合である。

【００７８】図６は、倍密度の入力データに拡張した場
合の本実施の形態に係るメモリ制御装置の構成を示すブ
ロック図であり、同図において、上述した第１の実施の
形態の図１と同一部分には同一符号が付してある。

【００７９】図６において図１と異なる点は、図１の構
成に第９〜第１６のシリアル／パラレル変換回路６０１
〜６０８、信号線６０９〜６２６を付加したことであ
る。

【００８０】具体的には、信号線１８〜２１が各色
（Ｙ，Ｍ，Ｃ，Ｋ）のＥＶＥＮデータラインならば、信
号線６０９〜６１２は、各色（Ｙ，Ｍ，Ｃ，Ｋ）のＯＤ
Ｄデータが入力されるデータラインであり、信号線６０
９がＹ、信号線６１０がＭ、信号線６１１がＣ、信号線
６１２がＫのＯＤＤデータラインである。そして、第１
〜第４のシリアル／パラレル変換回路６〜９に対応する
第９〜第１２のシリアル／パラレル変換回路６０１〜６
０４の出力端子は、信号線６１９〜６２２を介して第１
のセレクタ４に接続される。当然出力側も２ライン同時
に出力される構成となっている。

【００８１】出力用の第１３〜第１６のシリアル／パラ
レル変換回路６０５〜６０８のパラレルータの入力端子
は、信号線６２３〜６２６を介して第２のセレクタ５に
接続され、信号線２２〜２５がそれぞれＹ，Ｍ，Ｃ，Ｋ
のＥＶＥＮ信号出力ラインとすれば、シリアル信号出力
ラインである信号線６１３〜６１６には、それぞれ各色
（Ｙ，Ｍ，Ｃ，Ｋ）のＯＤＤ信号が出力される。

【００８２】尚、図６におけるその他の構成は図１と同
一である。

【００８３】次に、本実施の形態に係るメモリ制御装置
の動作を説明する。

【００８４】動作は、データが倍で且つプロセススピー
ドが２倍になっているが、基本タイミングの変更を行わ
ないで間単に制御できる構成となっている。

【００８５】即ち、Ｙ，Ｍ，Ｃ，Ｋのリード／ライトの
タイミングは、上述した第１の実施の形態の図４と同じ
として、同じリード／ライトタイミングで２ライン分同
時にリード／ライトできるように、図７及び図８に示す
ようにバーストモードを変更して、制御を実行できるよ
うにしている。その場合、第１のセレクタ４は、第１〜
第４のシリアル／パラレル変換回路６〜９のパラレルデ
ータがＹ，Ｍ，Ｃ，Ｋそれぞれの色のアクセスタイミン
グのデータ０のタイミングでＤＩＭＭ３に出力（ライ
ト）されるように制御が変更されている。

【００８６】同様に、リード時も第２のセレクタ５は、
第５〜第８のシリアル／パラレル変換回路１０〜１３の
パラレルデータ入力端子にデータがＹ，Ｍ，Ｃ，Ｋそれ
ぞれの色のアクセスタイミングのデータ０のタイミング
でＤＩＭＭから入力され、第１３〜第１６のシリアル／
パラレル変換回路６０５〜６０８がＹ，Ｍ，Ｃ，Ｋそれ
ぞれの色のアクセスタイミングのデータ１のタイミング
でＤＩＭＭから入力されるように制御が変更されている
（図５のタイミングコントローラ１０１の変更）。線６
１１がＣ、信号線６１２がＫのＯＤＤデータラインであ
る。そして、第１〜第４のシリアル／パラレル変換回路
６〜９に対応する第９〜第１２のシリアル／パラレル変
換回路６０１〜６０４の出力端子は、信号線６１９〜６
２２を介して第１のセレクタ４に接続される。当然出力
側も２ライン同時に出力される構成となっている。

【００８７】出力用の第１３〜第１６のシリアル／パラ
レル変換回路６０５〜６０８のパラレルータの入力端子
は、信号線６２３〜６２６を介して第２のセレクタ５に
接続され、信号線２２〜２５がそれぞれＹ，Ｍ，Ｃ，Ｋ
のＥＶＥＮ信号出力ラインとすれば、シリアル信号出力
ラインである信号線６１３〜６１６には、それぞれ各色
（Ｙ，Ｍ，Ｃ，Ｋ）のＯＤＤ信号が出力される。

【００８８】尚、図６におけるその他の構成は図１と同
一である。

【００８９】次に、本実施の形態に係るメモリ制御装置
の動作を説明する。

【００９０】動作は、データが倍で且つプロセススピー
ドが２倍になっているが、基本タイミングの変更を行わ
ないで間単に制御できる構成となっている。

【００９１】即ち、Ｙ，Ｍ，Ｃ，Ｋのリード／ライトの
タイミングは、上述した第１の実施の形態の図４と同じ
として、同じリード／ライトタイミングで２ライン分同
時にリード／ライトできるように、図７及び図８に示す
ようにバーストモードを変更して、制御を実行できるよ
うにしている。その場合、第１のセレクタ４は、第１〜
第４のシリアル／パラレル変換回路６〜９のパラレルデ
ータがＹ，Ｍ，Ｃ，Ｋそれぞれの色のアクセスタイミン
グのデータ０のタイミングでＤＩＭＭ３に出力（ライ
ト）されるように制御が変更されている。

【００９２】同様に、リード時も第２のセレクタ５は、
第５〜第８のシリアル／パラレル変換回路１０〜１３の
パラレルデータ入力端子にデータがＹ，Ｍ，Ｃ，Ｋそれ
ぞれの色のアクセスタイミングのデータ０のタイミング
でＤＩＭＭから入力され、第１３〜第１６のシリアル／
パラレル変換回路６０５〜６０８がＹ，Ｍ，Ｃ，Ｋそれ
ぞれの色のアクセスタイミングのデータ１のタイミング
でＤＩＭＭから入力されるように制御が変更されている
（図５のタイミングコントローラ１０１の変更）。

【００９３】この場合のアドレス制御は、図５のアダー
１０４のアッド量を１から２に変更し且つストップアド
レスを倍にするだけで対応している。そのアドレス制御
の変更の状態を図９に示す。

【００９４】（第３の実施の形態）上述した第１及び第
２の実施の形態において問題となるのは、１つのシステ
ムで画像情報密度の制御を切り替えて使用したい場合で
あり、この場合、ＳＤＲＡＭのバースト長を、制御を変
更する度に変えていると、バースト長によっては、制御
タイミングを再設計しなくては実現できなくなる場合
や、バースト長変更によるタイミング変更が困難になる
場合が生じる。

【００９５】このため本発明では、バーストモードを固
定にして且つ画像情報の画像密度（同時に入力される信
号数）を変更可能なシスステムを提案している。

【００９６】今、説明の簡素化のために、各色２ライン
同時に画像データが入力される場合と、それを１ライン
のみに切り替える場合に関して、上述した第２の実施の
形態を流用して説明する。

【００９７】Ｙ，Ｍ，Ｃ，Ｋ各色２ライン同時に画像情
報が入力される場合は、上述した第２の実施の形態と全
く同じであるので、その説明は省略する。これに対し
て、画像情報を１ラインのみの制御に切り替える場合を
説明する。その場合には、バースト長は２の図７及び図
８の制御タイミングは固定として、アドレス制御を図９
のものから図４のものへ、２毎のアドレス変更を１毎に
すればよい。データラインその他の制御はそのままであ
っても構わない。即ち、一度に２ライン同時に書き込ん
でも、次にその２ライン目のアドレスにデータを上書き
するからである。

【００９８】（第４の実施の形態）次に、本発明の第４
の実施の形態を図１０〜図１３に基づき説明する。

【００９９】図１０は、本実施の形態に係るメモリ制御
装置の構成を示すブロック図であり、同図において、上
述した第２の実施の形態の図６と同一部分には同一符号
が付してある。図１０において図６と異なる点は、図６
の構成に信号線１００１を付加したことである。

【０１００】図１１は、本実施の形態に係るメモリ制御
装置におけるアドレス制御部の構成を示すブロック図で
あり、同図において、上述した第１の実施の形態の図５
と同一部分には同一符号が付してある。図１１において
図５と異なる点は、図１１の構成のアダー１０４に代え
てアダーと周辺ブロック１１０１を設けると共に、図１
１の構成に信号線１１０２を付加したことである。

【０１０１】図１２は、本実施の形態に係るメモリ制御
装置におけるアダーと周辺ブロック１１０１の構成を示
すブロック図である。同図において、１１０１ａはアダ
ー、１１０１ｂはビットシフタ、１１０１ｃはレジスタ
（Ｄフリップフロップ）、１１０１ｄは第１のトライス
テートバッファ、１１０１ｅは第１のトライステートバ
ッファ１１０１ｄの制御端子、１１０１ｆは第２のトラ
イステートバッファ、１１０１ｇは第２のトライステー
トバッファ１１０１ｆの制御端子、１１０１ｈは固定デ
ータ生成器、１１０１ｉ〜１１０１ｋは信号線である。

【０１０２】アダー１１０１ａの入力信号線１１０１ｉ
と第１及び第２のトライステートバッファ１１０１ｄ及
び１１０１ｆの出力信号線１１０１ｊは、それぞれ図５
のアダー１０４の入力信号線と出力信号線と同じ接続に
なっている。即ち、図５のアダー１０４を本実施の形態
のアダーと周辺ブロック１１０１に置き換えても、機能
としては同等のアダーの機能を実現することが可能であ
るように構成してある。

【０１０３】レジスタ１１０１ｃのＱ出力端子は、第１
のトライステートバッファ１１０１ｄの制御端子１１０
１ｅに接続されている。また、レジスタ１１０１ｃのＱ
Ｂ端子は、第２のトライステートバッファ１１０１ｆの
制御端子１１０１ｇに接続されている。第２のトライス
テートバッファ１１０１ｆの信号入力端子は、アダー１
１０１ａのデータ出力端子に接続されている。第２のト
ライステートバッファ１１０１ｆの信号出力端子は、信
号線１１０１ｊに接続されている。

【０１０４】同様に、第１のトライステートバッファ１
１０１ｄの入力端子は、ビットシフタ１１０１ｂの出力
端子に接続されている。また、第１のトライステートバ
ッファ１１０１ｄの出力端子は、信号線１１０１ｊに接
続されている。

【０１０５】ビットシフタ１１０１ｂの入力端子は、ア
ダー１１０１ａの出力端子に接続されている。アダー１
１０１ａの一方のデータ入力端子は、信号線１１０１ｉ
に接続されている。アダー１１０１ａの他方のデータ入
力端子は、信号線１１０１ｌを介して固定データ生成器
１１０１ｈの出力端子に接続され、その入力値は１ｈ
（ヘキサ表示）に固定されている。

【０１０６】図１３は、ビットシフタ１１０１ｂの内部
構成を示す図であり、同図は１ビットシフトの例を示し
ている。

【０１０７】次に、上記構成になる本実施の形態に係る
メモリ制御装置の動作を説明する。

【０１０８】アダーと周辺ブロック１１０１は、全体と
してレジスタ１１０１ｃのＱ端子にＣＰＵ２により１が
書き込まれたときには、第２のトライステートバッファ
１１０１ｆがオフし、且つ第１のトライステートバッフ
ァ１１０１ｄがオンのスルー状態となり、信号線１１０
１ｉに入力されたデータがアダー１１０１ａで１アッド
され、その結果がビットシフトされ、信号線１１０１ｊ
に出力されるように動作する。

【０１０９】また、レジスタ１１０１ｃのＱ端子にＣＰ
Ｕ２により０が書き込まれたときには、第２のトライス
テートバッファ１１０１ｆがオンのスルー状態となり、
且つ第１のトライステートバッファ１１０１ｄがオフと
なるため、信号線１１０１ｉに入力されたデータがアダ
ー１１０１ａで１アッドされた結果がそのまま信号線１
１０１ｊに出力されるように動作する。

【０１１０】具体的には、ＣＰＵ２が必要なタイミング
でレジスタ１１０１ｃのＱ端子に１を書き込むと、第１
のトライステートバッファ１１０１ｄの制御端子１１０
１ｅがスルーとなり、第２のトライステートバッファ１
１０１ｆがＨインピーダンス出力となり、信号線１１０
１ｉのデータがアダー１１０１ａに入り、アダー１１０
１ａにより固定データ生成器１１０１ｈの生成する固定
値をアッドされ、更にそれがビットシフタ１１０１ｂに
よってビットシフト（例えば、この例では１ｂｉｔＭＳ
Ｂ側にシフトし且つＬＳＢ側にはＬが入る）するように
動作する。

【０１１１】また、レジスタ１１０１ｃのＱ端子にＣＰ
Ｕ２が０を書き込むと、第１のトライステートバッファ
１１０１ｄの出力がＨインピーダンスとなり、第２のト
ライステートバッファ１１０１ｆの制御端子１１０１ｇ
がスルーとなることで、信号線１１０１ｉのデータがア
ダー１１０１ａで固定値１をアッドされ、出力されるよ
うに動作する。

【０１１２】即ち、ＣＰＵ２は、２ライン同時にデータ
が入力されるときには、レジスタ１１０１ｃに１を設定
し、そのＱ出力端子を１とすることで、上述した従来例
と同じバースト長２でのデータ読み込みが可能となり、
１ラインのみにデータが入力されるときでも、そのまま
でも構わない。但し、１ラインのみしか使わない場合に
は、ＣＰＵ２がレジスタ１１０１ｃに０を設定し、その
Ｑ出力端子を０とすることで、バーストモードが２のま
までの書き込みを行っても、そのまま上書きで１ライン
のデータを１アドレスづつ順次書き込みが可能となり、
メモリを有効に使うことが可能となる。

【０１１３】尚、本発明は、複数の機器（例えば、ホス
トコンピュータ、インターフェース機器、リーダ、プリ
ンタ等）から構成されるシステムに適応しても、単一の
機器からなる装置（例えば、複写機、ファクシミリ装置
等）に適応してもよい。

【０１１４】また、本発明の目的は、上述した各実施の
形態の機能を実現するソフトウェアのプログラムコード
を記憶した記憶媒体をシステム或いは装置に供給し、そ
のシステム或いは装置のコンピュータ（またはＣＰＵや
ＭＰＵ等）が前記記憶媒体に格納されたプログラムを読
み出して実行することにより達成されることはいうまで
もない。

【０１１５】この場合、前記記憶媒体から読み出された
プログラムコード自体が上述した各実施の形態の機能を
実現することになり、そのプログラムコードを記憶した
記憶媒体は本発明を構成することになる。

【０１１６】プログラムコードを記憶するための記憶媒
体としては、例えば、フロッピー（登録商標）ディス
ク、ハードディスク、光ディスク、光磁気ディスク、Ｃ
Ｄ−ＲＯＭ（ＣｏｍｐａｃｔＤｉｓｋＲｅａｄＯ
ｎｌｙＭｅｍｏｒｙ）、ＣＤ−Ｒ（Ｃｏｍｐａｃｔ
ＤｉｓｋＲｅｃｏｒｄａｂｌｅ）、磁気テープ、不揮
発性メモリカード、ＲＯＭチップ等を用いることができ
る。

【０１１７】また、コンピュータが読み出したプログラ
ムコードを実行することにより、上述した各実施の形態
の機能が実現されるだけではなく、そのプログラムコー
ドの指示に基づきコンピュータ上で稼働しているＯＳ
（オペレーティングシステム）等が実際の処理の一部ま
たは全部を行ない、その処理によって上述した各実施の
形態の機能が実現されることはいうまでもない。

【０１１８】更に、記憶媒体から読み出されたプログラ
ムコードが、コンピュータに挿入された機能拡張ボード
やコンピュータに接続された機能拡張ユニットに備わる
メモリに書き込まれた後、そのプログラムコードの指
示に基づき、その機能拡張ボードや機能拡張ユニットに
備わるＣＰＵ等が実際の処理の一部または全部を行な
い、その処理によって上述した各実施の形態の機能が実
現される場合も含まれることはいうまでもない。

【０１１９】

【発明の効果】以上詳述したように本発明のメモリ制御
方法及び装置によれば、システム制御の変更が簡単に行
うことができると共に、そのシステムで扱う情報密度に
応じてメモリを最大限有効に使うことが可能である。

【０１２０】また、本発明の記憶媒体によれば、上述し
たような本発明の記憶媒体を円滑に制御することができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るメモリ制御装
置のシステム構成を示すブロック図である。

【図２】本発明の第１の実施の形態に係るメモリ制御装
置におけるＤＩＭＭ制御タイミングを示す図である。

【図３】本発明の第１の実施の形態に係るメモリ制御装
置におけるＤＩＭＭ制御タイミングのモードレジスタ設
定内容を示す図である。

【図４】本発明の第１の実施の形態に係るメモリ制御装
置におけるアドレス制御タイミングを示す図である。

【図５】本発明の第１の実施の形態に係るメモリ制御装
置におけるアドレス制御部の構成を示すブロック図であ
る。

【図６】本発明の第２の実施の形態に係るメモリ制御装
置のシステム構成を示すブロック図である。

【図７】本発明の第２の実施の形態に係るメモリ制御装
置におけるバースト長２のリード／ライト制御タイミン
グを示す図である。

【図８】本発明の第２の実施の形態に係るメモリ制御装
置におけるバースト長２のリード／ライト制御タイミン
グのモードレジスタ設定内容を示す図である。

【図９】本発明の第２の実施の形態に係るメモリ制御装
置におけるバースト長２のＤＩＭＭのアドレス制御タイ
ミングを示す図である。

【図１０】本発明の第４の実施の形態に係るメモリ制御
装置のシステム構成を示すブロック図である。

【図１１】本発明の第４の実施の形態に係るメモリ制御
装置におけるアドレス制御部の構成を示すブロック図で
ある。

【図１２】本発明の第４の実施の形態に係るメモリ制御
装置におけるアダーの内部構成を示すブロック図であ
る。

【図１３】本発明の第４の実施の形態に係るメモリ制御
装置におけるビットシフタの内部構成を示すブロック図
である。

【符号の説明】

１アドレスタイミングコントローラ２ＣＰＵ（中央処理装置）３ＤＩＭＭ４第１のセレクタ５第２のセレクタ６第１のシリアル／パラレル変換回路７第２のシリアル／パラレル変換回路８第３のシリアル／パラレル変換回路９第４のシリアル／パラレル変換回路１０第５のシリアル／パラレル変換回路１１第６のシリアル／パラレル変換回路１２第７のシリアル／パラレル変換回路１３第８のシリアル／パラレル変換回路１４信号ライン１５信号線１６信号線１７信号線１８信号線１９信号線２０信号線２１信号線２２信号線２３信号線２４信号線２５信号線２６信号線２７信号線２８信号線２９信号線３０信号線３１信号線３２信号線３３信号線３４信号線３５信号線３６データバス３７データバス１０１タイミングコントローラ１０２アドレスセレクタ１０３Ｒ（リード）／Ｗ（ライト）アドレスラッ
チ１０４アダー１０５スタートアドレスレジスタ１０６ストップアドレスレジスタ１０７Ｙアドレスコントロール回路１０８Ｍアドレスコントロール回路１０９Ｃアドレスコントロール回路１１０Ｋアドレスコントロール回路１１１ゲート回路１１２ゲート回路１１３ゲート回路１１４ゲート回路６０１第９のシリアル／パラレル変換回路６０２第１０のシリアル／パラレル変換回路６０３第１１のシリアル／パラレル変換回路６０４第１２のシリアル／パラレル変換回路６０５第１３のシリアル／パラレル変換回路６０６第１４のシリアル／パラレル変換回路６０７第１５のシリアル／パラレル変換回路６０８第１６のシリアル／パラレル変換回路６０９信号線６１０信号線６１１信号線６１２信号線６１３信号線６１４信号線６１５信号線６１６信号線６１７信号線６１８信号線６１９信号線６２０信号線６２１信号線６２２信号線６２３信号線６２４信号線６２５信号線６２６信号線６２２信号線１００１信号線１１０１アダーと周辺ブロック１１０１ａアダー１１０１ｂビットシフタ１１０１ｃレジスタ１１０１ｄ第１のトライステートバッファ１１０１ｅ第１のトライステートバッファの制御端子１１０１ｆ第２のトライステートバッファ１１０１ｇ第２のトライステートバッファの制御端子１１０１ｈ固定データ生成器１１０１ｉ信号線１１０１ｊ信号線１１０１ｋ信号線１１０１ｌ信号線１１０２信号線

Claims

【特許請求の範囲】

【請求項１】情報を記憶するメモリを制御するメモリ
制御方法であって、情報を入力する複数の情報入力工程
と、前記メモリへの読み書きアクセスを行う読み書きア
クセス工程と、前記複数の情報入力工程から同時に情報
が入力される情報の数の最大値に対応した前記メモリの
読み書きのバースト数でバーストモードを固定するバー
ストモード固定工程と、前記情報の数の増減に拘らず前
記バースト数を変更せずに前記メモリに情報を読み書き
可能に制御する制御工程とを有することを特徴とするメ
モリ制御方法。
【請求項２】前記入力される情報密度の変化に比例し
てメモリアクセスのアドレス制御を変更するアドレス制
御変更工程を有し、所定値の情報量減少に応じて前記ア
ドレス制御変更工程によるアドレス制御の変更幅も所定
値とすることを特徴とする請求項１に記載のメモリ制御
方法。
【請求項３】前記所定値とは、１／２であることを特
徴とする請求項２に記載のメモリ制御方法。
【請求項４】前記メモリは、ＳＤＲＡＭ（Synchronou
s Dynamic Random Access Memory：同期型ＤＲＡＭ）で
あることを特徴とする請求項１〜３のいずれかに記載の
メモリ制御方法。
【請求項５】前記メモリは、ＤＩＭＭ（Dual Inlin M
emory Module）であることを特徴とする請求項１〜３の
いずれかに記載のメモリ制御方法。
【請求項６】同時に入力される情報の数が２のｎ乗個
であることを特徴とする請求項１〜５のいずれかに記載
のメモリ制御方法。
【請求項７】逐次書き込まれる情報の密度が変化する
場合それに準じて前記アドレス制御を変更可能なモード
と変更不可能なモードとに切り替えるモード切り替え工
程を有することを特徴とする請求項１〜６のいずれかに
記載のメモリ制御方法。
【請求項８】前記アドレス制御は、ビット（ｂｉｔ）
シフトで実現することを特徴とする請求項１〜７のいず
れかに記載のメモリ制御方法。
【請求項９】前記情報は、プリンタに印字する情報で
あることを特徴とする請求項１〜８のいずれかに記載の
メモリ制御方法。
【請求項１０】前記情報は、画像情報であることを特
徴とする請求項１〜９のいずれかに記載のメモリ制御方
法。
【請求項１１】情報を記憶するメモリを制御するメモ
リ制御装置であって、情報を入力する複数の情報入力手
段と、前記メモリへの読み書きアクセスを行う読み書き
アクセス手段と、前記複数の情報入力手段から同時に情
報が入力される情報の数の最大値に対応した前記メモリ
の読み書きのバースト数でバーストモードを固定するバ
ーストモード固定手段と、前記情報の数の増減に拘らず
前記バースト数を変更せずに前記メモリに情報を読み書
き可能に制御する制御手段とを有することを特徴とする
メモリ制御装置。
【請求項１２】前記入力される情報密度の変化に比例
してメモリアクセスのアドレス制御を変更するアドレス
制御変更手段を有し、所定値の情報量減少に応じて前記
アドレス制御変更手段によるアドレス制御の変更幅も所
定値とすることを特徴とする請求項１１に記載のメモリ
制御装置。
【請求項１３】前記所定値とは、１／２であることを
特徴とする請求項１２に記載のメモリ制御装置。
【請求項１４】前記メモリは、ＳＤＲＡＭであること
を特徴とする請求項１１〜１３のいずれかに記載のメモ
リ制御装置。
【請求項１５】前記メモリは、ＤＩＭＭであることを
特徴とする請求項１１〜１３のいずれかに記載のメモリ
制御装置。
【請求項１６】同時に入力される情報の数が２のｎ乗
個であることを特徴とする請求項１１〜１５のいずれか
に記載のメモリ制御装置。
【請求項１７】逐次書き込まれる情報の密度が変化す
る場合それに準じて前記アドレス制御を変更可能なモー
ドと変更不可能なモードとに切り替えるモード切り替え
手段を有することを特徴とする請求項１１〜１６のいず
れかに記載のメモリ制御装置。
【請求項１８】前記アドレス制御は、ビット（ｂｉ
ｔ）シフトで実現することを特徴とする請求項１１〜１
７のいずれかに記載のメモリ制御装置。
【請求項１９】前記情報は、プリンタに印字する情報
であることを特徴とする請求項１１〜１８のいずれかに
記載のメモリ制御装置。
【請求項２０】前記情報は、画像情報であることを特
徴とする請求項１１〜１９のいずれかに記載のメモリ制
御装置。
【請求項２１】情報を記憶するメモリを制御するメモ
リ制御装置を制御するための制御プログラムを格納した
記憶媒体であって、前記制御プログラムは、情報を入力
する複数の情報入力モジュールと、前記メモリへの読み
書きアクセスを行う読み書きアクセスモジュールと、前
記複数の情報入力モジュールから同時に情報が入力され
る情報の数の最大値に対応した前記メモリの読み書きの
バースト数でバーストモードを固定するバーストモード
固定モジュールと、前記情報の数の増減に拘らず前記バ
ースト数を変更せずに前記メモリに情報を読み書き可能
に制御する制御モジュールとを有することを特徴とする
記憶媒体。
【請求項２２】前記制御プログラムは、前記入力され
る情報密度の変化に比例してメモリアクセスのアドレス
制御を変更するアドレス制御変更モジュールを有し、所
定値の情報量減少に応じて前記アドレス制御変更モジュ
ールによるアドレス制御の変更幅も所定値とすることを
特徴とする請求項２１に記載の記憶媒体。
【請求項２３】前記所定値とは、１／２であることを
特徴とする請求項２２に記載の記憶媒体。
【請求項２４】前記メモリは、ＳＤＲＡＭであること
を特徴とする請求項２１〜２３のいずれかに記載の記憶
媒体。
【請求項２５】前記メモリは、ＤＩＭＭであることを
特徴とする請求項２１〜２３のいずれかに記載の記憶媒
体。
【請求項２６】同時に入力される情報の数が２のｎ乗
個であることを特徴とする請求項２１〜２５のいずれか
に記載の記憶媒体。
【請求項２７】前記制御プログラムは、逐次書き込ま
れる情報の密度が変化する場合それに準じて前記アドレ
ス制御を変更可能なモードと変更不可能なモードとに切
り替えるモード切り替えモジュールを有することを特徴
とする請求項２１〜２６のいずれかに記載の記憶媒体。
【請求項２８】前記アドレス制御は、ビット（ｂｉ
ｔ）シフトで実現することを特徴とする請求項２１〜２
７のいずれかに記載の記憶媒体。
【請求項２９】前記情報は、プリンタに印字する情報
であることを特徴とする請求項２１〜２８のいずれかに
記載の記憶媒体。
【請求項３０】前記情報は、画像情報であることを特
徴とする請求項２１〜２９のいずれかに記載の記憶媒
体。