JP3816666B2 - メモリ制御回路 - Google Patents
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Description
【発明の属する技術分野】
本願発明は、複数のバンクに分割されてそれらバンク内のアドレスが全てのバンクで共通なメモリに対するデータの書き込みおよび/または読み出しを制御し、かつ、アドレス情報のうちの少なくとも一部とデータとで時分割で共用されるバスに接続されたメモリ制御回路に関し、特に、カラープリンタなどのように、同一画素のシアン、マゼンタ、イエロー、黒などのデータを、メモリの各バンクの同一バンク内アドレスに順次書き込み、また順次読み出すような用途に極めて好都合なメモリ制御回路に関する。
【0002】
【従来の技術】
コンピュータシステムの高速化を実現するための方法として、CPUの動作速度の高速化や、半導体メモリのアクセスタイムの短縮化など、コンピュータシステムを構成するディバイス単体の高速化が多く試みられているが、コンピュータシステム全体の高速化を実現するためには、ディバイス単体だけではなく、それらを接続するバスの使用方法の最適化を図る必要がある。
【0003】
ところが、アドレス情報とデータとで時分割で共用されるバスに接続された従来のメモリ制御回路では、1回のアドレス情報の入力毎に1回のデータの書き込みあるいは読み出しを行う構成であった。
【0004】
たとえば、5個のバンクに分割されたメモリの各バンクにデータを書き込む場合、図5に示すように、バスクロックの5サイクル分を使用し、各サイクルの前半でアドレスを指定して、後半でデータを書き込んでいた。
【0005】
また、データの読み出しの場合も同様に、図6に示すように、バスクロックの5サイクル分を使用し、各サイクルの前半でアドレスを指定して、後半でデータを読み出していた。
【0006】
このような書き込みおよび読み出しの方法は、メモリがバンク分けされているか否かに係わらず、また、各バンクの同一バンク内アドレスへの連続した書き込みあるいは読み出しであるか否かに係わらず、同様に採用されていた。
【0007】
しかし、上記従来のメモリ制御回路では、1回のアドレス情報の入力毎に1回のデータの書き込みあるいは読み出しを行うので、複数のバンクに分割されたメモリにおける各バンクの同一バンク内アドレスへの連続した書き込みあるいは読み出しであっても、1つのバンクへの1つのデータの書き込みあるいは読み出し毎にバスクロックの1サイクルの期間を要し、動作速度が遅いという課題があった。
【0008】
このため、たとえばバスに複数のバスマスタが接続されたシステムにおいて、各バスマスタからのメモリアクセスの頻度が高くなった場合、バスの使用頻度が高くなり、優先順位の低いバスマスタはバスの使用権を獲得することが困難になって、システムの性能を低下させてしまう。
【0009】
【発明の開示】
本願発明は、上記した事情のもとで考え出されたものであって、アドレス情報のうちの少なくとも一部とデータとで時分割でバスを共用する場合に、複数のバンクの同一バンク内アドレスへの連続した書き込みあるいは読み出しを高速に行うことができるメモリ制御回路を提供することを、その課題とする。
【0010】
上記の課題を解決するため、本願発明では、次の技術的手段を講じている。
【0011】
本願発明の第1の側面によれば、データの書き込みおよび/または読み出しを行うバンクを指定するバンク指定情報とそのバンク内のデータの書き込みおよび/または読み出しが行われるアドレスを指定するバンク内アドレス情報とからなるアドレス情報のうちの少なくとも一部とデータとで時分割で共用されるバスに接続され、バスクロックに同期して出力されるアドレス情報に基づいて、複数のバンクに分割されてそれらバンク内のアドレスが全てのバンクで共通なメモリに対するデータの書き込みおよび/または読み出しを制御するメモリ制御回路であって、バスにアドレス情報が出力されると、そのアドレス情報内のバンク内アドレス情報に基づいて、複数のバンク全てに共通のアドレスを供給するアドレス供給回路と、バスにアドレス情報が出力された後、そのアドレス情報内のバンク指定情報に基づいて、指定されたバンクにバスクロックに同期して書込許可信号および/または読出許可信号を順次供給する許可信号供給回路とを備えたことを特徴とする、メモリ制御回路が提供される。
【0012】
このようにすれば、1回のアドレス指定により全てのバンクに対して連続的にデータの書き込みあるいは読み出しを行うことが可能になるので、アドレス情報のうちの少なくとも一部とデータとで時分割でバスを共用する場合に、複数のバンクの同一バンク内アドレスへの連続した書き込みあるいは読み出しを高速に行うことができる。したがって、バスに複数のバスマスタが接続されたシステムにおいて、各バスマスタからのメモリアクセスの頻度が高くなった場合であっても、バスの使用頻度を極力低減でき、優先順位の低いバスマスタもバスの使用権を獲得することが容易になることから、システムの性能低下を極力防止できる。
【0013】
メモリをいくつのバンクに分割するかは任意であるが、分割数が少ないと連続書き込みあるいは連続読み出しによる高速化の効果が小さくなり、逆に、分割数が多いとバンク指定情報のビット数が大きくなるので、システムの設計条件に応じて適切に設定するのが好ましい。
【0014】
メモリとしては、DRAM(dynamic random access memory)やSRAM(static random access memory )を用いることができるが、これらに限るものではない。
【0015】
アドレス情報は、バンク指定情報とバンク内アドレス情報との双方をデータと共通のバスにより伝送してもよいし、バンク内アドレス情報のみをデータと共通のバスにより伝送し、バンク指定情報を別の制御信号線により伝送してもよい。
【0016】
許可信号供給回路は、書き込み時には書込許可信号を出力し、読み出し時には読出許可信号を出力するように構成してもよいし、書込専用として書込許可信号のみを出力するように構成してもよく、あるいは読出専用として読出許可信号のみを出力するように構成してもよい。
【0017】
好ましい実施の形態によれば、アドレス情報は、データの書き込みおよび/または読み出しの開始タイミングにおけるバスクロックの最初の半周期の間にバスに出力され、許可信号供給回路は、バスクロックの2番目の半周期から半周期毎に、当該半周期がバンク指定情報によって指定されたバンクに対応するる期間であれば、書込許可信号および/または読出許可信号を該当するバンクに出力し、バンク指定情報によって指定されていないバンクに対応するる期間であれば、書込許可信号および/または読出許可信号を出力しない。
【0018】
このようにすれば、複数のバンクのうち実際にデータの書き込みあるいは読み出しを行うバンク数に係わらず、一連の書き込みあるいは読み出しのバスサイクル数を常に一定にできるので、制御を容易に行える。
【0019】
他の好ましい実施の形態によれば、アドレス情報は、データの書き込みおよび/または読み出しの開始タイミングにおけるバスクロックの最初の半周期の間にバスに出力され、許可信号供給回路は、バンク指定情報に基づいて、バスクロックの2番目の半周期から半周期毎に書込許可信号および/または読出許可信号をデータの書き込みおよび/または読み出しが指定されたバンクにのみ出力する。
【0020】
このようにすれば、実際にデータの書き込みあるいは読み出しを行わないバスクロックの半周期をなくすことができるので、処理速度を一層向上させることができる。
【0021】
本願発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
【0022】
【発明の実施の形態】
以下、本願発明の好ましい実施の形態を、図面を参照して具体的に説明する。
【0023】
図1は、本願発明に係るメモリ制御回路を備えたコンピュータシステムの要部の回路ブロック図であって、データとアドレスとで時分割で共用されるバス1には、バスマスタ2,3、メモリ制御部4、ラッチおよびマルチプレクサ5、ならびにレシーバおよびドライバ6が接続されている。バスマスタ2,3は、メモリ制御部4およびバスアービタ7に接続されており、ラッチおよびマルチプレクサ5は、メモリ制御部4および半導体メモリ部8に接続されている。レシーバおよびドライバ6は、半導体メモリ部8に接続されている。半導体メモリ部8は、5個のバンクB1〜B5に分割されている。
【0024】
バス1は、32ビット幅であり、データとアドレスとで時分割で共用される。
【0025】
バスマスタ2,3は、バスアービタ7にバスリクエストを出力し、バスアービタ7からのバスセレクトが入力されれば、書き込み時にはアドレスおよびデータを時分割でバス1に出力し、読み出し時にはアドレスをバス1に出力する。
【0026】
メモリ制御部4は、バス1を介して入力されるアドレスに含まれるバンク指定情報に基づいて、ロウアドレス・ストローブRAS、カラムアドレス・ストローブCAS、ライト・イネーブルWE、アウトプット・イネーブルOEなどの制御信号を、半導体メモリ部8の各バンクB1〜B5に出力する。
【0027】
ラッチおよびマルチプレクサ5は、バス1を介して入力されるアドレスに含まれるバンク内アドレスをラッチし、そのバンク内アドレスを、メモリ制御部4から出力されるロウアドレス・ストローブRASおよびカラムアドレス・ストローブCASに同期して、ロウアドレス、カラムアドレスの順に各バンクB1〜B5に出力する。
【0028】
レシーバおよびドライバ6は、書き込み時にはバス1を介して入力されるデータを増幅して半導体メモリ部8の各バンクB1〜B5に出力し、読み出し時には半導体メモリ部8の各バンクB1〜B5からのデータを増幅してバス1に出力する。
【0029】
半導体メモリ部8は、DRAMにより構成されており、各バンクB1〜B5の容量はそれぞれ16Mバイトである。各バンクB1〜B5のバンク内アドレスは、全て共通である。
【0030】
図2は、アドレスのビット割り付けの説明図であって、アドレスは全体で32ビットである。この32ビットのうち、最上位から5ビット分がバンク指定情報であって、それ以外の27ビット分がバンク内アドレス情報である。バンク指定情報は、最上位ビットから順にバンクB1〜B5に対応しており、「1」はデータの書き込みあるいは読み出しを行うことを意味しており、「0」はデータの書き込みあるいは読み出しを行わないことを意味している。図2の例では、バンクB1〜B5の全てに対してデータの書き込みあるいは読み出しを行うことになる。図2において「X」は内容が任意すなわち「1」でも「0」でもよいことを意味しており、実態はバンク内アドレスによって決定される。ただし、各バンクB1〜B5の容量は16Mビットであるので、バンク内アドレスとしてバイトアドレスを採用した場合、24ビット分がバンク内アドレスとして必要になることから、3ビット分は使用しないことになる。
【0031】
次に動作を説明する。データの書き込み時には、図3に示すように、バス1の使用権を獲得したバスマスタ2あるいはバスマスタ3が、バス1にアドレスとデータD1〜D5とをバスサイクルBS1〜BS3の半周期ずつ順次出力する。バス1上のアドレスは、メモリ制御部4ならびにラッチおよびマルチプレクサ5に入力され、32ビットのアドレスのうちのバンク指定情報である上位5ビットがメモリ制御部4の内部でラッチされるとともに、アドレスのうちのバンク内アドレス情報である下位24ビットがラッチおよびマルチプレクサ5によってラッチされる。そして、メモリ制御部4からロウアドレス・ストローブRASおよびカラムアドレス・ストローブCASが所定のタイミングで半導体メモリ部8の全てのバンクB1〜B5に出力され、これらに同期して、ラッチおよびマルチプレクサ5からバンク内アドレスのロウアドレスおよびカラムアドレスが各バンクB1〜B5に出力される。これにより、全てのバンクB1〜B5の内部でバンク内アドレスがラッチされる。このバンク内アドレスは、当然に各バンクB1〜B5で相互に同一である。そして、バスサイクルBS1の後半からバスサイクルBS3の後半にわたって、各バスサイクルBS1〜BS3の半周期毎に、メモリ制御部4から各バンクB1〜B5にライト・イネーブルWE1〜WE5が順次出力される。これにより、バス1上のデータD1〜D5がレシーバおよびドライバ6を介して各バンクB1〜B5の同一のバンク内アドレスに書き込まれる。すなわち、データD1がバンクB1に、データD2がバンクB2に、データD3がバンクB3に、データD4がバンクB4に、データD5がバンクB5にそれぞれ書き込まれる。
【0032】
かくして、バスクロックの3周期でバンクB1〜B5にデータD1〜D5を書き込むことができる。
【0033】
なお、一部のバンクにデータを書き込まない場合は、それに応じてバス1上にダミーデータを生成し、ライト・イネーブルWEを出力させないようにする。たとえば、バンクB3にデータを書き込まない場合には、データD3をダミーデータとし、メモリ制御部4は、バスサイクルBS2の後半においてライト・イネーブルWE3をアサートしない。これにより、ダミーデータがバンクB3に書き込まれることはない。
【0034】
データの読み出し時には、図4に示すように、バス1の使用権を獲得したバスマスタ2あるいはバスマスタ3が、バス1にアドレスをバスサイクルBS1の前半に出力する。バス1上のアドレスは、メモリ制御部4ならびにラッチおよびマルチプレクサ5に入力され、32ビットのアドレスのうちのバンク指定情報である上位5ビットがメモリ制御部4の内部でラッチされるとともに、アドレスのうちのバンク内アドレス情報である下位24ビットがラッチおよびマルチプレクサ5によってラッチされる。そして、メモリ制御部4からロウアドレス・ストローブRASおよびカラムアドレス・ストローブCASが所定のタイミングで半導体メモリ部8の全てのバンクB1〜B5に出力され、これらに同期して、ラッチおよびマルチプレクサ5からバンク内アドレスのロウアドレスおよびカラムアドレスが全てのバンクB1〜B5に出力される。これにより、全てのバンクB1〜B5の内部でバンク内アドレスがラッチされる。このバンク内アドレスは、当然に各バンクB1〜B5で相互に同一である。そして、バスサイクルBS1の後半からバスサイクルBS3の後半にわたって、各バスサイクルBS1〜BS3の半周期毎に、メモリ制御部4から各バンクB1〜B5にアウトプット・イネーブルOE1〜OE5が順次出力される。これにより、各バンクB1〜B5の指定されたバンク内アドレスのデータD1〜D5がレシーバおよびドライバ6を介してバス1上に順次出力される。すなわち、バンクB1からデータD1が、バンクB2からデータD2が、バンクB3からデータD3が、バンクB4からデータD4が、バンクB5からデータD5がそれぞれ読み出される。
【0035】
かくして、バスクロックの3周期でバンクB1〜B5からデータD1〜D5を読み出すことができる。
【0036】
なお、一部のバンクからデータを読み出さない場合は、アウトプット・イネーブルOEを出力させないようにする。たとえば、バンクB3からデータを読み出さない場合には、メモリ制御部4は、バスサイクルBS2の後半においてアウトプット・イネーブルOE3をアサートしない。これにより、バンクB3からデータが読み出されることはない。
【0037】
すなわち、ラッチおよびマルチプレクサ5は、アドレス情報のうち、バンク内のアドレスを指定するバンク内アドレス情報に基づいて、複数のバンクに共通のアドレスを供給するアドレス供給回路を構成している。メモリ制御部4は、アドレス情報のうち、バンクを指定するバンク指定情報に基づいて、指定された任意数のバンクにバスクロックに同期して書込許可信号および/または読出許可信号を順次供給する許可信号供給回路を構成している。
【0038】
なお上記実施形態においては、データの書き込みあるいは読み出しを行わないバンクが存在する場合、それら各バンクに対してもバスクロックの半周期の期間を費やしたが、それら各バンクに対してバスクロックの半周期の期間を費やさないように構成してもよい。たとえば、バンクB3からデータを読み出さない場合、単にバスサイクルBS2の後半においてアウトプット・イネーブルOE3をアサートしないのではなく、バスサイクルBS2の後半においてアウトプット・イネーブルOE4をアサートし、バスサイクルBS3の前半においてアウトプット・イネーブルOE5をアサートするように構成してもよい。
【0039】
また上記実施形態においては、全てのバスマスタ2,3が同一周期のバスクロックを使用したが、バスマスタ2,3が互いに異なる周期のバススクロックを使用するように構成してもよい。この場合、最も周期の長いバススクロックを基準に考えれば、1回のバスサイクルで3つ以上のバンクに対してデータの書き込みあるいは読み出しを行うことが可能になる。
【0040】
また上記実施形態においては、半導体メモリ部8を5個のバンクに分割したが、バンクの分割数は任意である。さらに、バス1のビット幅、1つのアドレスに対応するデータのビット数、あるいはバスマスタ2,3の設置数なども、当然に任意である。
【0041】
【発明の効果】
以上説明したように本願発明によれば、1回のアドレス指定により全てのバンクに対して連続的にデータの書き込みあるいは読み出しを行うことが可能になるので、アドレス情報のうちの少なくとも一部とデータとで時分割でバスを共用する場合に、複数のバンクの同一バンク内アドレスへの連続した書き込みあるいは読み出しを高速に行うことができる。したがって、バスに複数のバスマスタが接続されたシステムにおいて、各バスマスタからのメモリアクセスの頻度が高くなった場合であっても、バスの使用頻度を極力低減でき、優先順位の低いバスマスタもバスの使用権を獲得することが容易になることから、システムの性能低下を極力防止できる。特に、カラープリンタなどのように、同一画素のシアン、マゼンタ、イエロー、黒などのデータを、メモリの各バンクの同一バンク内アドレスに順次書き込み、また順次読み出すような用途には、本願発明は極めて効果的である。
【図面の簡単な説明】
【図1】本願発明に係るメモリ制御回路を備えたコンピュータシステムの要部の回路ブロック図である。
【図2】本願発明に係るメモリ制御回路で使用されるアドレスのビット割り付けの説明図である。
【図3】本願発明に係るメモリ制御回路による書き込み動作のタイミングチャートである。
【図4】本願発明に係るメモリ制御回路による読み出し動作のタイミングチャートである。
【図5】従来のメモリ制御回路による書き込み動作のタイミングチャートである。
【図6】従来のメモリ制御回路による読み出し動作のタイミングチャートである。
【符号の説明】
1 バス
2 バスマスタ
3 バスマスタ
4 メモリ制御部
5 ラッチおよびマルチプレクサ
6 レシーバおよびドライバ
7 バスアービタ
8 半導体メモリ部
Claims (3)
- データの書き込みおよび/または読み出しを行うバンクを指定するバンク指定情報とそのバンク内のデータの書き込みおよび/または読み出しが行われるアドレスを指定するバンク内アドレス情報とからなるアドレス情報のうちの少なくとも一部と前記データとで時分割で共用されるバスに接続され、バスクロックに同期して出力される前記アドレス情報に基づいて、複数のバンクに分割されてそれらバンク内のアドレスが全てのバンクで共通なメモリに対するデータの書き込みおよび/または読み出しを制御するメモリ制御回路であって、
前記バスに前記アドレス情報が出力されると、そのアドレス情報内のバンク内アドレス情報に基づいて、前記複数のバンク全てに共通のアドレスを供給するアドレス供給回路と、
前記バスに前記アドレス情報が出力された後、そのアドレス情報内のバンク指定情報に基づいて、指定されたバンクにバスクロックに同期して書込許可信号および/または読出許可信号を順次供給する許可信号供給回路とを備えたことを特徴とする、メモリ制御回路。 - 前記アドレス情報は、データの書き込みおよび/または読み出しの開始タイミングにおける前記バスクロックの最初の半周期の間に前記バスに出力され、
前記許可信号供給回路は、前記バスクロックの2番目の半周期から半周期毎に、当該半周期が前記バンク指定情報によって指定されたバンクに対応する期間であれば、前記書込許可信号および/または読出許可信号を該当するバンクに出力し、前記バンク指定情報によって指定されていないバンクに対応する期間であれば、前記書込許可信号および/または読出許可信号を出力しない、請求項1に記載のメモリ制御回路。 - 前記アドレス情報は、データの書き込みおよび/または読み出しの開始タイミングにおける前記バスクロックの最初の半周期の間に前記バスに出力され、
前記許可信号供給回路は、前記バンク指定情報に基づいて、前記バスクロックの2番目の半周期から半周期毎に前記書込許可信号および/または読出許可信号をデータの書き込みおよび/または読み出しが指定されたバンクにのみ出力する、請求項1に記載のメモリ制御回路。
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