JPH11328095A - メモリ制御回路 - Google Patents
メモリ制御回路Info
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- JPH11328095A JPH11328095A JP10133155A JP13315598A JPH11328095A JP H11328095 A JPH11328095 A JP H11328095A JP 10133155 A JP10133155 A JP 10133155A JP 13315598 A JP13315598 A JP 13315598A JP H11328095 A JPH11328095 A JP H11328095A
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- 239000004065 semiconductor Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- Memory System (AREA)
Abstract
(57)【要約】
【課題】 アドレス情報のうちの少なくとも一部とデー
タとで時分割でバスを共用する場合に、複数のバンクの
同一バンク内アドレスへの連続した書き込みあるいは読
み出しを高速に行うことができるメモリ制御回路を提供
する。 【解決手段】 アドレス情報のうち、バンクＢ１〜Ｂ５
内のアドレスを指定するバンク内アドレス情報に基づい
て、複数のバンクＢ１〜Ｂ５に共通のアドレスを供給す
るラッチおよびマルチプレクサ５と、アドレス情報のう
ち、バンクＢ１〜Ｂ５を指定するバンク指定情報に基づ
いて、指定された任意数のバンクにバスクロックに同期
して書込許可信号および／または読出許可信号を順次供
給するメモリ制御部４とを備え、１つのアドレス情報が
供給されることにより、全てのバンクＢ１〜Ｂ５に順次
データの書き込みおよび／または読み出しを行える構成
とした。
タとで時分割でバスを共用する場合に、複数のバンクの
同一バンク内アドレスへの連続した書き込みあるいは読
み出しを高速に行うことができるメモリ制御回路を提供
する。 【解決手段】 アドレス情報のうち、バンクＢ１〜Ｂ５
内のアドレスを指定するバンク内アドレス情報に基づい
て、複数のバンクＢ１〜Ｂ５に共通のアドレスを供給す
るラッチおよびマルチプレクサ５と、アドレス情報のう
ち、バンクＢ１〜Ｂ５を指定するバンク指定情報に基づ
いて、指定された任意数のバンクにバスクロックに同期
して書込許可信号および／または読出許可信号を順次供
給するメモリ制御部４とを備え、１つのアドレス情報が
供給されることにより、全てのバンクＢ１〜Ｂ５に順次
データの書き込みおよび／または読み出しを行える構成
とした。
Description
【０００１】
【発明の属する技術分野】本願発明は、複数のバンクに
分割されてそれらバンク内のアドレスが全てのバンクで
共通なメモリに対するデータの書き込みおよび／または
読み出しを制御し、かつ、アドレス情報のうちの少なく
とも一部とデータとで時分割で共用されるバスに接続さ
れたメモリ制御回路に関し、特に、カラープリンタなど
のように、同一画素のシアン、マゼンタ、イエロー、黒
などのデータを、メモリの各バンクの同一バンク内アド
レスに順次書き込み、また順次読み出すような用途に極
めて好都合なメモリ制御回路に関する。
分割されてそれらバンク内のアドレスが全てのバンクで
共通なメモリに対するデータの書き込みおよび／または
読み出しを制御し、かつ、アドレス情報のうちの少なく
とも一部とデータとで時分割で共用されるバスに接続さ
れたメモリ制御回路に関し、特に、カラープリンタなど
のように、同一画素のシアン、マゼンタ、イエロー、黒
などのデータを、メモリの各バンクの同一バンク内アド
レスに順次書き込み、また順次読み出すような用途に極
めて好都合なメモリ制御回路に関する。
【０００２】
【従来の技術】コンピュータシステムの高速化を実現す
るための方法として、ＣＰＵの動作速度の高速化や、半
導体メモリのアクセスタイムの短縮化など、コンピュー
タシステムを構成するディバイス単体の高速化が多く試
みられているが、コンピュータシステム全体の高速化を
実現するためには、ディバイス単体だけではなく、それ
らを接続するバスの使用方法の最適化を図る必要があ
る。
るための方法として、ＣＰＵの動作速度の高速化や、半
導体メモリのアクセスタイムの短縮化など、コンピュー
タシステムを構成するディバイス単体の高速化が多く試
みられているが、コンピュータシステム全体の高速化を
実現するためには、ディバイス単体だけではなく、それ
らを接続するバスの使用方法の最適化を図る必要があ
る。
【０００３】ところが、アドレス情報とデータとで時分
割で共用されるバスに接続された従来のメモリ制御回路
では、１回のアドレス情報の入力毎に１回のデータの書
き込みあるいは読み出しを行う構成であった。
割で共用されるバスに接続された従来のメモリ制御回路
では、１回のアドレス情報の入力毎に１回のデータの書
き込みあるいは読み出しを行う構成であった。
【０００４】たとえば、５個のバンクに分割されたメモ
リの各バンクにデータを書き込む場合、図５に示すよう
に、バスクロックの５サイクル分を使用し、各サイクル
の前半でアドレスを指定して、後半でデータを書き込ん
でいた。
リの各バンクにデータを書き込む場合、図５に示すよう
に、バスクロックの５サイクル分を使用し、各サイクル
の前半でアドレスを指定して、後半でデータを書き込ん
でいた。
【０００５】また、データの読み出しの場合も同様に、
図６に示すように、バスクロックの５サイクル分を使用
し、各サイクルの前半でアドレスを指定して、後半でデ
ータを読み出していた。
図６に示すように、バスクロックの５サイクル分を使用
し、各サイクルの前半でアドレスを指定して、後半でデ
ータを読み出していた。
【０００６】このような書き込みおよび読み出しの方法
は、メモリがバンク分けされているか否かに係わらず、
また、各バンクの同一バンク内アドレスへの連続した書
き込みあるいは読み出しであるか否かに係わらず、同様
に採用されていた。
は、メモリがバンク分けされているか否かに係わらず、
また、各バンクの同一バンク内アドレスへの連続した書
き込みあるいは読み出しであるか否かに係わらず、同様
に採用されていた。
【０００７】しかし、上記従来のメモリ制御回路では、
１回のアドレス情報の入力毎に１回のデータの書き込み
あるいは読み出しを行うので、複数のバンクに分割され
たメモリにおける各バンクの同一バンク内アドレスへの
連続した書き込みあるいは読み出しであっても、１つの
バンクへの１つのデータの書き込みあるいは読み出し毎
にバスクロックの１サイクルの期間を要し、動作速度が
遅いという課題があった。
１回のアドレス情報の入力毎に１回のデータの書き込み
あるいは読み出しを行うので、複数のバンクに分割され
たメモリにおける各バンクの同一バンク内アドレスへの
連続した書き込みあるいは読み出しであっても、１つの
バンクへの１つのデータの書き込みあるいは読み出し毎
にバスクロックの１サイクルの期間を要し、動作速度が
遅いという課題があった。
【０００８】このため、たとえばバスに複数のバスマス
タが接続されたシステムにおいて、各バスマスタからの
メモリアクセスの頻度が高くなった場合、バスの使用頻
度が高くなり、優先順位の低いバスマスタはバスの使用
権を獲得することが困難になって、システムの性能を低
下させてしまう。
タが接続されたシステムにおいて、各バスマスタからの
メモリアクセスの頻度が高くなった場合、バスの使用頻
度が高くなり、優先順位の低いバスマスタはバスの使用
権を獲得することが困難になって、システムの性能を低
下させてしまう。
【０００９】
【発明の開示】本願発明は、上記した事情のもとで考え
出されたものであって、アドレス情報のうちの少なくと
も一部とデータとで時分割でバスを共用する場合に、複
数のバンクの同一バンク内アドレスへの連続した書き込
みあるいは読み出しを高速に行うことができるメモリ制
御回路を提供することを、その課題とする。
出されたものであって、アドレス情報のうちの少なくと
も一部とデータとで時分割でバスを共用する場合に、複
数のバンクの同一バンク内アドレスへの連続した書き込
みあるいは読み出しを高速に行うことができるメモリ制
御回路を提供することを、その課題とする。
【００１０】上記の課題を解決するため、本願発明で
は、次の技術的手段を講じている。
は、次の技術的手段を講じている。
【００１１】本願発明の第１の側面によれば、複数のバ
ンクに分割されてそれらバンク内のアドレスが全てのバ
ンクで共通なメモリに対するデータの書き込みおよび／
または読み出しを制御し、かつ、アドレス情報のうちの
少なくとも一部とデータとで時分割で共用されるバスに
接続されたメモリ制御回路であって、アドレス情報のう
ち、バンク内のアドレスを指定するバンク内アドレス情
報に基づいて、複数のバンクに共通のアドレスを供給す
るアドレス供給回路と、アドレス情報のうち、バンクを
指定するバンク指定情報に基づいて、指定された任意数
のバンクにバスクロックに同期して書込許可信号および
／または読出許可信号を順次供給する許可信号供給回路
とを備え、１つのアドレス情報が供給されることによ
り、全てのバンクに順次データの書き込みおよび／また
は読み出しを行える構成としたことを特徴とする、メモ
リ制御回路が提供される。
ンクに分割されてそれらバンク内のアドレスが全てのバ
ンクで共通なメモリに対するデータの書き込みおよび／
または読み出しを制御し、かつ、アドレス情報のうちの
少なくとも一部とデータとで時分割で共用されるバスに
接続されたメモリ制御回路であって、アドレス情報のう
ち、バンク内のアドレスを指定するバンク内アドレス情
報に基づいて、複数のバンクに共通のアドレスを供給す
るアドレス供給回路と、アドレス情報のうち、バンクを
指定するバンク指定情報に基づいて、指定された任意数
のバンクにバスクロックに同期して書込許可信号および
／または読出許可信号を順次供給する許可信号供給回路
とを備え、１つのアドレス情報が供給されることによ
り、全てのバンクに順次データの書き込みおよび／また
は読み出しを行える構成としたことを特徴とする、メモ
リ制御回路が提供される。
【００１２】このようにすれば、１回のアドレス指定に
より全てのバンクに対して連続的にデータの書き込みあ
るいは読み出しを行うことが可能になるので、アドレス
情報のうちの少なくとも一部とデータとで時分割でバス
を共用する場合に、複数のバンクの同一バンク内アドレ
スへの連続した書き込みあるいは読み出しを高速に行う
ことができる。したがって、バスに複数のバスマスタが
接続されたシステムにおいて、各バスマスタからのメモ
リアクセスの頻度が高くなった場合であっても、バスの
使用頻度を極力低減でき、優先順位の低いバスマスタも
バスの使用権を獲得することが容易になることから、シ
ステムの性能低下を極力防止できる。
より全てのバンクに対して連続的にデータの書き込みあ
るいは読み出しを行うことが可能になるので、アドレス
情報のうちの少なくとも一部とデータとで時分割でバス
を共用する場合に、複数のバンクの同一バンク内アドレ
スへの連続した書き込みあるいは読み出しを高速に行う
ことができる。したがって、バスに複数のバスマスタが
接続されたシステムにおいて、各バスマスタからのメモ
リアクセスの頻度が高くなった場合であっても、バスの
使用頻度を極力低減でき、優先順位の低いバスマスタも
バスの使用権を獲得することが容易になることから、シ
ステムの性能低下を極力防止できる。
【００１３】メモリをいくつのバンクに分割するかは任
意であるが、分割数が少ないと連続書き込みあるいは連
続読み出しによる高速化の効果が小さくなり、逆に、分
割数が多いとバンク指定情報のビット数が大きくなるの
で、システムの設計条件に応じて適切に設定するのが好
ましい。
意であるが、分割数が少ないと連続書き込みあるいは連
続読み出しによる高速化の効果が小さくなり、逆に、分
割数が多いとバンク指定情報のビット数が大きくなるの
で、システムの設計条件に応じて適切に設定するのが好
ましい。
【００１４】メモリとしては、ＤＲＡＭ（dynamic rand
om access memory）やＳＲＡＭ（static random access
memory ）を用いることができるが、これらに限るもの
ではない。
om access memory）やＳＲＡＭ（static random access
memory ）を用いることができるが、これらに限るもの
ではない。
【００１５】アドレス情報は、バンク指定情報とバンク
内アドレス情報との双方をデータと共通のバスにより伝
送してもよいし、バンク内アドレス情報のみをデータと
共通のバスにより伝送し、バンク指定情報を別の制御信
号線により伝送してもよい。
内アドレス情報との双方をデータと共通のバスにより伝
送してもよいし、バンク内アドレス情報のみをデータと
共通のバスにより伝送し、バンク指定情報を別の制御信
号線により伝送してもよい。
【００１６】許可信号供給回路は、書き込み時には書込
許可信号を出力し、読み出し時には読出許可信号を出力
するように構成してもよいし、書込専用として書込許可
信号のみを出力するように構成してもよく、あるいは読
出専用として読出許可信号のみを出力するように構成し
てもよい。
許可信号を出力し、読み出し時には読出許可信号を出力
するように構成してもよいし、書込専用として書込許可
信号のみを出力するように構成してもよく、あるいは読
出専用として読出許可信号のみを出力するように構成し
てもよい。
【００１７】好ましい実施の形態によれば、１つのアド
レス情報が供給されることにより、全てのバンクに１回
ずつデータの書き込みおよび／または読み出しの機会が
バスクロックの半周期毎に順次与えられ、許可信号供給
回路は、バンク指定情報によって指定されたバンクに対
応する半周期の期間には、書込許可信号および／または
読出許可信号を該当するバンクに出力し、バンク指定情
報によって指定されていないバンクに対応する半周期の
期間には、書込許可信号および／または読出許可信号を
出力しない。
レス情報が供給されることにより、全てのバンクに１回
ずつデータの書き込みおよび／または読み出しの機会が
バスクロックの半周期毎に順次与えられ、許可信号供給
回路は、バンク指定情報によって指定されたバンクに対
応する半周期の期間には、書込許可信号および／または
読出許可信号を該当するバンクに出力し、バンク指定情
報によって指定されていないバンクに対応する半周期の
期間には、書込許可信号および／または読出許可信号を
出力しない。
【００１８】このようにすれば、複数のバンクのうち実
際にデータの書き込みあるいは読み出しを行うバンク数
に係わらず、一連の書き込みあるいは読み出しのバスサ
イクル数を常に一定にできるので、制御を容易に行え
る。
際にデータの書き込みあるいは読み出しを行うバンク数
に係わらず、一連の書き込みあるいは読み出しのバスサ
イクル数を常に一定にできるので、制御を容易に行え
る。
【００１９】他の好ましい実施の形態によれば、１つの
アドレス情報が供給されることにより、バンク指定情報
により指定されたバンクにのみ１回ずつデータの書き込
みおよび／または読み出しの機会がバスクロックの半周
期毎に順次与えられ、許可信号供給回路は、バンク指定
情報に基づいて、バスクロックの半周期毎に書込許可信
号および／または読出許可信号を該当するバンクに出力
する。
アドレス情報が供給されることにより、バンク指定情報
により指定されたバンクにのみ１回ずつデータの書き込
みおよび／または読み出しの機会がバスクロックの半周
期毎に順次与えられ、許可信号供給回路は、バンク指定
情報に基づいて、バスクロックの半周期毎に書込許可信
号および／または読出許可信号を該当するバンクに出力
する。
【００２０】このようにすれば、実際にデータの書き込
みあるいは読み出しを行わないバスクロックの半周期を
なくすことができるので、処理速度を一層向上させるこ
とができる。
みあるいは読み出しを行わないバスクロックの半周期を
なくすことができるので、処理速度を一層向上させるこ
とができる。
【００２１】本願発明のその他の特徴および利点は、添
付図面を参照して以下に行う詳細な説明によって、より
明らかとなろう。
付図面を参照して以下に行う詳細な説明によって、より
明らかとなろう。
【００２２】
【発明の実施の形態】以下、本願発明の好ましい実施の
形態を、図面を参照して具体的に説明する。
形態を、図面を参照して具体的に説明する。
【００２３】図１は、本願発明に係るメモリ制御回路を
備えたコンピュータシステムの要部の回路ブロック図で
あって、データとアドレスとで時分割で共用されるバス
１には、バスマスタ２，３、メモリ制御部４、ラッチお
よびマルチプレクサ５、ならびにレシーバおよびドライ
バ６が接続されている。バスマスタ２，３は、メモリ制
御部４およびバスアービタ７に接続されており、ラッチ
およびマルチプレクサ５は、メモリ制御部４および半導
体メモリ部８に接続されている。レシーバおよびドライ
バ６は、半導体メモリ部８に接続されている。半導体メ
モリ部８は、５個のバンクＢ１〜Ｂ５に分割されてい
る。
備えたコンピュータシステムの要部の回路ブロック図で
あって、データとアドレスとで時分割で共用されるバス
１には、バスマスタ２，３、メモリ制御部４、ラッチお
よびマルチプレクサ５、ならびにレシーバおよびドライ
バ６が接続されている。バスマスタ２，３は、メモリ制
御部４およびバスアービタ７に接続されており、ラッチ
およびマルチプレクサ５は、メモリ制御部４および半導
体メモリ部８に接続されている。レシーバおよびドライ
バ６は、半導体メモリ部８に接続されている。半導体メ
モリ部８は、５個のバンクＢ１〜Ｂ５に分割されてい
る。
【００２４】バス１は、３２ビット幅であり、データと
アドレスとで時分割で共用される。
アドレスとで時分割で共用される。
【００２５】バスマスタ２，３は、バスアービタ７にバ
スリクエストを出力し、バスアービタ７からのバスセレ
クトが入力されれば、書き込み時にはアドレスおよびデ
ータを時分割でバス１に出力し、読み出し時にはアドレ
スをバス１に出力する。
スリクエストを出力し、バスアービタ７からのバスセレ
クトが入力されれば、書き込み時にはアドレスおよびデ
ータを時分割でバス１に出力し、読み出し時にはアドレ
スをバス１に出力する。
【００２６】メモリ制御部４は、バス１を介して入力さ
れるアドレスに含まれるバンク指定情報に基づいて、ロ
ウアドレス・ストローブＲＡＳ、カラムアドレス・スト
ローブＣＡＳ、ライト・イネーブルＷＥ、アウトプット
・イネーブルＯＥなどの制御信号を、半導体メモリ部８
の各バンクＢ１〜Ｂ５に出力する。
れるアドレスに含まれるバンク指定情報に基づいて、ロ
ウアドレス・ストローブＲＡＳ、カラムアドレス・スト
ローブＣＡＳ、ライト・イネーブルＷＥ、アウトプット
・イネーブルＯＥなどの制御信号を、半導体メモリ部８
の各バンクＢ１〜Ｂ５に出力する。
【００２７】ラッチおよびマルチプレクサ５は、バス１
を介して入力されるアドレスに含まれるバンク内アドレ
スをラッチし、そのバンク内アドレスを、メモリ制御部
４から出力されるロウアドレス・ストローブＲＡＳおよ
びカラムアドレス・ストローブＣＡＳに同期して、ロウ
アドレス、カラムアドレスの順に各バンクＢ１〜Ｂ５に
出力する。
を介して入力されるアドレスに含まれるバンク内アドレ
スをラッチし、そのバンク内アドレスを、メモリ制御部
４から出力されるロウアドレス・ストローブＲＡＳおよ
びカラムアドレス・ストローブＣＡＳに同期して、ロウ
アドレス、カラムアドレスの順に各バンクＢ１〜Ｂ５に
出力する。
【００２８】レシーバおよびドライバ６は、書き込み時
にはバス１を介して入力されるデータを増幅して半導体
メモリ部８の各バンクＢ１〜Ｂ５に出力し、読み出し時
には半導体メモリ部８の各バンクＢ１〜Ｂ５からのデー
タを増幅してバス１に出力する。
にはバス１を介して入力されるデータを増幅して半導体
メモリ部８の各バンクＢ１〜Ｂ５に出力し、読み出し時
には半導体メモリ部８の各バンクＢ１〜Ｂ５からのデー
タを増幅してバス１に出力する。
【００２９】半導体メモリ部８は、ＤＲＡＭにより構成
されており、各バンクＢ１〜Ｂ５の容量はそれぞれ１６
Ｍバイトである。各バンクＢ１〜Ｂ５のバンク内アドレ
スは、全て共通である。
されており、各バンクＢ１〜Ｂ５の容量はそれぞれ１６
Ｍバイトである。各バンクＢ１〜Ｂ５のバンク内アドレ
スは、全て共通である。
【００３０】図２は、アドレスのビット割り付けの説明
図であって、アドレスは全体で３２ビットである。この
３２ビットのうち、最上位から５ビット分がバンク指定
情報であって、それ以外の２７ビット分がバンク内アド
レス情報である。バンク指定情報は、最上位ビットから
順にバンクＢ１〜Ｂ５に対応しており、「１」はデータ
の書き込みあるいは読み出しを行うことを意味してお
り、「０」はデータの書き込みあるいは読み出しを行わ
ないことを意味している。図２の例では、バンクＢ１〜
Ｂ５の全てに対してデータの書き込みあるいは読み出し
を行うことになる。図２において「Ｘ」は内容が任意す
なわち「１」でも「０」でもよいことを意味しており、
実態はバンク内アドレスによって決定される。ただし、
各バンクＢ１〜Ｂ５の容量は１６Ｍビットであるので、
バンク内アドレスとしてバイトアドレスを採用した場
合、２４ビット分がバンク内アドレスとして必要になる
ことから、３ビット分は使用しないことになる。
図であって、アドレスは全体で３２ビットである。この
３２ビットのうち、最上位から５ビット分がバンク指定
情報であって、それ以外の２７ビット分がバンク内アド
レス情報である。バンク指定情報は、最上位ビットから
順にバンクＢ１〜Ｂ５に対応しており、「１」はデータ
の書き込みあるいは読み出しを行うことを意味してお
り、「０」はデータの書き込みあるいは読み出しを行わ
ないことを意味している。図２の例では、バンクＢ１〜
Ｂ５の全てに対してデータの書き込みあるいは読み出し
を行うことになる。図２において「Ｘ」は内容が任意す
なわち「１」でも「０」でもよいことを意味しており、
実態はバンク内アドレスによって決定される。ただし、
各バンクＢ１〜Ｂ５の容量は１６Ｍビットであるので、
バンク内アドレスとしてバイトアドレスを採用した場
合、２４ビット分がバンク内アドレスとして必要になる
ことから、３ビット分は使用しないことになる。
【００３１】次に動作を説明する。データの書き込み時
には、図３に示すように、バス１の使用権を獲得したバ
スマスタ２あるいはバスマスタ３が、バス１にアドレス
とデータＤ１〜Ｄ５とをバスサイクルＢＳ１〜ＢＳ３の
半周期ずつ順次出力する。バス１上のアドレスは、メモ
リ制御部４ならびにラッチおよびマルチプレクサ５に入
力され、３２ビットのアドレスのうちのバンク指定情報
である上位５ビットがメモリ制御部４の内部でラッチさ
れるとともに、アドレスのうちのバンク内アドレス情報
である下位２４ビットがラッチおよびマルチプレクサ５
によってラッチされる。そして、メモリ制御部４からロ
ウアドレス・ストローブＲＡＳおよびカラムアドレス・
ストローブＣＡＳが所定のタイミングで半導体メモリ部
８の全てのバンクＢ１〜Ｂ５に出力され、これらに同期
して、ラッチおよびマルチプレクサ５からバンク内アド
レスのロウアドレスおよびカラムアドレスが各バンクＢ
１〜Ｂ５に出力される。これにより、全てのバンクＢ１
〜Ｂ５の内部でバンク内アドレスがラッチされる。この
バンク内アドレスは、当然に各バンクＢ１〜Ｂ５で相互
に同一である。そして、バスサイクルＢＳ１の後半から
バスサイクルＢＳ３の後半にわたって、各バスサイクル
ＢＳ１〜ＢＳ３の半周期毎に、メモリ制御部４から各バ
ンクＢ１〜Ｂ５にライト・イネーブルＷＥ１〜ＷＥ５が
順次出力される。これにより、バス１上のデータＤ１〜
Ｄ５がレシーバおよびドライバ６を介して各バンクＢ１
〜Ｂ５の同一のバンク内アドレスに書き込まれる。すな
わち、データＤ１がバンクＢ１に、データＤ２がバンク
Ｂ２に、データＤ３がバンクＢ３に、データＤ４がバン
クＢ４に、データＤ５がバンクＢ５にそれぞれ書き込ま
れる。
には、図３に示すように、バス１の使用権を獲得したバ
スマスタ２あるいはバスマスタ３が、バス１にアドレス
とデータＤ１〜Ｄ５とをバスサイクルＢＳ１〜ＢＳ３の
半周期ずつ順次出力する。バス１上のアドレスは、メモ
リ制御部４ならびにラッチおよびマルチプレクサ５に入
力され、３２ビットのアドレスのうちのバンク指定情報
である上位５ビットがメモリ制御部４の内部でラッチさ
れるとともに、アドレスのうちのバンク内アドレス情報
である下位２４ビットがラッチおよびマルチプレクサ５
によってラッチされる。そして、メモリ制御部４からロ
ウアドレス・ストローブＲＡＳおよびカラムアドレス・
ストローブＣＡＳが所定のタイミングで半導体メモリ部
８の全てのバンクＢ１〜Ｂ５に出力され、これらに同期
して、ラッチおよびマルチプレクサ５からバンク内アド
レスのロウアドレスおよびカラムアドレスが各バンクＢ
１〜Ｂ５に出力される。これにより、全てのバンクＢ１
〜Ｂ５の内部でバンク内アドレスがラッチされる。この
バンク内アドレスは、当然に各バンクＢ１〜Ｂ５で相互
に同一である。そして、バスサイクルＢＳ１の後半から
バスサイクルＢＳ３の後半にわたって、各バスサイクル
ＢＳ１〜ＢＳ３の半周期毎に、メモリ制御部４から各バ
ンクＢ１〜Ｂ５にライト・イネーブルＷＥ１〜ＷＥ５が
順次出力される。これにより、バス１上のデータＤ１〜
Ｄ５がレシーバおよびドライバ６を介して各バンクＢ１
〜Ｂ５の同一のバンク内アドレスに書き込まれる。すな
わち、データＤ１がバンクＢ１に、データＤ２がバンク
Ｂ２に、データＤ３がバンクＢ３に、データＤ４がバン
クＢ４に、データＤ５がバンクＢ５にそれぞれ書き込ま
れる。
【００３２】かくして、バスクロックの３周期でバンク
Ｂ１〜Ｂ５にデータＤ１〜Ｄ５を書き込むことができ
る。
Ｂ１〜Ｂ５にデータＤ１〜Ｄ５を書き込むことができ
る。
【００３３】なお、一部のバンクにデータを書き込まな
い場合は、それに応じてバス１上にダミーデータを生成
し、ライト・イネーブルＷＥを出力させないようにす
る。たとえば、バンクＢ３にデータを書き込まない場合
には、データＤ３をダミーデータとし、メモリ制御部４
は、バスサイクルＢＳ２の後半においてライト・イネー
ブルＷＥ３をアサートしない。これにより、ダミーデー
タがバンクＢ３に書き込まれることはない。
い場合は、それに応じてバス１上にダミーデータを生成
し、ライト・イネーブルＷＥを出力させないようにす
る。たとえば、バンクＢ３にデータを書き込まない場合
には、データＤ３をダミーデータとし、メモリ制御部４
は、バスサイクルＢＳ２の後半においてライト・イネー
ブルＷＥ３をアサートしない。これにより、ダミーデー
タがバンクＢ３に書き込まれることはない。
【００３４】データの読み出し時には、図４に示すよう
に、バス１の使用権を獲得したバスマスタ２あるいはバ
スマスタ３が、バス１にアドレスをバスサイクルＢＳ１
の前半に出力する。バス１上のアドレスは、メモリ制御
部４ならびにラッチおよびマルチプレクサ５に入力さ
れ、３２ビットのアドレスのうちのバンク指定情報であ
る上位５ビットがメモリ制御部４の内部でラッチされる
とともに、アドレスのうちのバンク内アドレス情報であ
る下位２４ビットがラッチおよびマルチプレクサ５によ
ってラッチされる。そして、メモリ制御部４からロウア
ドレス・ストローブＲＡＳおよびカラムアドレス・スト
ローブＣＡＳが所定のタイミングで半導体メモリ部８の
全てのバンクＢ１〜Ｂ５に出力され、これらに同期し
て、ラッチおよびマルチプレクサ５からバンク内アドレ
スのロウアドレスおよびカラムアドレスが全てのバンク
Ｂ１〜Ｂ５に出力される。これにより、全てのバンクＢ
１〜Ｂ５の内部でバンク内アドレスがラッチされる。こ
のバンク内アドレスは、当然に各バンクＢ１〜Ｂ５で相
互に同一である。そして、バスサイクルＢＳ１の後半か
らバスサイクルＢＳ３の後半にわたって、各バスサイク
ルＢＳ１〜ＢＳ３の半周期毎に、メモリ制御部４から各
バンクＢ１〜Ｂ５にアウトプット・イネーブルＯＥ１〜
ＯＥ５が順次出力される。これにより、各バンクＢ１〜
Ｂ５の指定されたバンク内アドレスのデータＤ１〜Ｄ５
がレシーバおよびドライバ６を介してバス１上に順次出
力される。すなわち、バンクＢ１からデータＤ１が、バ
ンクＢ２からデータＤ２が、バンクＢ３からデータＤ３
が、バンクＢ４からデータＤ４が、バンクＢ５からデー
タＤ５がそれぞれ読み出される。
に、バス１の使用権を獲得したバスマスタ２あるいはバ
スマスタ３が、バス１にアドレスをバスサイクルＢＳ１
の前半に出力する。バス１上のアドレスは、メモリ制御
部４ならびにラッチおよびマルチプレクサ５に入力さ
れ、３２ビットのアドレスのうちのバンク指定情報であ
る上位５ビットがメモリ制御部４の内部でラッチされる
とともに、アドレスのうちのバンク内アドレス情報であ
る下位２４ビットがラッチおよびマルチプレクサ５によ
ってラッチされる。そして、メモリ制御部４からロウア
ドレス・ストローブＲＡＳおよびカラムアドレス・スト
ローブＣＡＳが所定のタイミングで半導体メモリ部８の
全てのバンクＢ１〜Ｂ５に出力され、これらに同期し
て、ラッチおよびマルチプレクサ５からバンク内アドレ
スのロウアドレスおよびカラムアドレスが全てのバンク
Ｂ１〜Ｂ５に出力される。これにより、全てのバンクＢ
１〜Ｂ５の内部でバンク内アドレスがラッチされる。こ
のバンク内アドレスは、当然に各バンクＢ１〜Ｂ５で相
互に同一である。そして、バスサイクルＢＳ１の後半か
らバスサイクルＢＳ３の後半にわたって、各バスサイク
ルＢＳ１〜ＢＳ３の半周期毎に、メモリ制御部４から各
バンクＢ１〜Ｂ５にアウトプット・イネーブルＯＥ１〜
ＯＥ５が順次出力される。これにより、各バンクＢ１〜
Ｂ５の指定されたバンク内アドレスのデータＤ１〜Ｄ５
がレシーバおよびドライバ６を介してバス１上に順次出
力される。すなわち、バンクＢ１からデータＤ１が、バ
ンクＢ２からデータＤ２が、バンクＢ３からデータＤ３
が、バンクＢ４からデータＤ４が、バンクＢ５からデー
タＤ５がそれぞれ読み出される。
【００３５】かくして、バスクロックの３周期でバンク
Ｂ１〜Ｂ５からデータＤ１〜Ｄ５を読み出すことができ
る。
Ｂ１〜Ｂ５からデータＤ１〜Ｄ５を読み出すことができ
る。
【００３６】なお、一部のバンクからデータを読み出さ
ない場合は、アウトプット・イネーブルＯＥを出力させ
ないようにする。たとえば、バンクＢ３からデータを読
み出さない場合には、メモリ制御部４は、バスサイクル
ＢＳ２の後半においてアウトプット・イネーブルＯＥ３
をアサートしない。これにより、バンクＢ３からデータ
が読み出されることはない。
ない場合は、アウトプット・イネーブルＯＥを出力させ
ないようにする。たとえば、バンクＢ３からデータを読
み出さない場合には、メモリ制御部４は、バスサイクル
ＢＳ２の後半においてアウトプット・イネーブルＯＥ３
をアサートしない。これにより、バンクＢ３からデータ
が読み出されることはない。
【００３７】すなわち、ラッチおよびマルチプレクサ５
は、アドレス情報のうち、バンク内のアドレスを指定す
るバンク内アドレス情報に基づいて、複数のバンクに共
通のアドレスを供給するアドレス供給回路を構成してい
る。メモリ制御部４は、アドレス情報のうち、バンクを
指定するバンク指定情報に基づいて、指定された任意数
のバンクにバスクロックに同期して書込許可信号および
／または読出許可信号を順次供給する許可信号供給回路
を構成している。
は、アドレス情報のうち、バンク内のアドレスを指定す
るバンク内アドレス情報に基づいて、複数のバンクに共
通のアドレスを供給するアドレス供給回路を構成してい
る。メモリ制御部４は、アドレス情報のうち、バンクを
指定するバンク指定情報に基づいて、指定された任意数
のバンクにバスクロックに同期して書込許可信号および
／または読出許可信号を順次供給する許可信号供給回路
を構成している。
【００３８】なお上記実施形態においては、データの書
き込みあるいは読み出しを行わないバンクが存在する場
合、それら各バンクに対してもバスクロックの半周期の
期間を費やしたが、それら各バンクに対してバスクロッ
クの半周期の期間を費やさないように構成してもよい。
たとえば、バンクＢ３からデータを読み出さない場合、
単にバスサイクルＢＳ２の後半においてアウトプット・
イネーブルＯＥ３をアサートしないのではなく、バスサ
イクルＢＳ２の後半においてアウトプット・イネーブル
ＯＥ４をアサートし、バスサイクルＢＳ３の前半におい
てアウトプット・イネーブルＯＥ５をアサートするよう
に構成してもよい。
き込みあるいは読み出しを行わないバンクが存在する場
合、それら各バンクに対してもバスクロックの半周期の
期間を費やしたが、それら各バンクに対してバスクロッ
クの半周期の期間を費やさないように構成してもよい。
たとえば、バンクＢ３からデータを読み出さない場合、
単にバスサイクルＢＳ２の後半においてアウトプット・
イネーブルＯＥ３をアサートしないのではなく、バスサ
イクルＢＳ２の後半においてアウトプット・イネーブル
ＯＥ４をアサートし、バスサイクルＢＳ３の前半におい
てアウトプット・イネーブルＯＥ５をアサートするよう
に構成してもよい。
【００３９】また上記実施形態においては、全てのバス
マスタ２，３が同一周期のバスクロックを使用したが、
バスマスタ２，３が互いに異なる周期のバススクロック
を使用するように構成してもよい。この場合、最も周期
の長いバススクロックを基準に考えれば、１回のバスサ
イクルで３つ以上のバンクに対してデータの書き込みあ
るいは読み出しを行うことが可能になる。
マスタ２，３が同一周期のバスクロックを使用したが、
バスマスタ２，３が互いに異なる周期のバススクロック
を使用するように構成してもよい。この場合、最も周期
の長いバススクロックを基準に考えれば、１回のバスサ
イクルで３つ以上のバンクに対してデータの書き込みあ
るいは読み出しを行うことが可能になる。
【００４０】また上記実施形態においては、半導体メモ
リ部８を５個のバンクに分割したが、バンクの分割数は
任意である。さらに、バス１のビット幅、１つのアドレ
スに対応するデータのビット数、あるいはバスマスタ
２，３の設置数なども、当然に任意である。
リ部８を５個のバンクに分割したが、バンクの分割数は
任意である。さらに、バス１のビット幅、１つのアドレ
スに対応するデータのビット数、あるいはバスマスタ
２，３の設置数なども、当然に任意である。
【００４１】
【発明の効果】以上説明したように本願発明によれば、
１回のアドレス指定により全てのバンクに対して連続的
にデータの書き込みあるいは読み出しを行うことが可能
になるので、アドレス情報のうちの少なくとも一部とデ
ータとで時分割でバスを共用する場合に、複数のバンク
の同一バンク内アドレスへの連続した書き込みあるいは
読み出しを高速に行うことができる。したがって、バス
に複数のバスマスタが接続されたシステムにおいて、各
バスマスタからのメモリアクセスの頻度が高くなった場
合であっても、バスの使用頻度を極力低減でき、優先順
位の低いバスマスタもバスの使用権を獲得することが容
易になることから、システムの性能低下を極力防止でき
る。特に、カラープリンタなどのように、同一画素のシ
アン、マゼンタ、イエロー、黒などのデータを、メモリ
の各バンクの同一バンク内アドレスに順次書き込み、ま
た順次読み出すような用途には、本願発明は極めて効果
的である。
１回のアドレス指定により全てのバンクに対して連続的
にデータの書き込みあるいは読み出しを行うことが可能
になるので、アドレス情報のうちの少なくとも一部とデ
ータとで時分割でバスを共用する場合に、複数のバンク
の同一バンク内アドレスへの連続した書き込みあるいは
読み出しを高速に行うことができる。したがって、バス
に複数のバスマスタが接続されたシステムにおいて、各
バスマスタからのメモリアクセスの頻度が高くなった場
合であっても、バスの使用頻度を極力低減でき、優先順
位の低いバスマスタもバスの使用権を獲得することが容
易になることから、システムの性能低下を極力防止でき
る。特に、カラープリンタなどのように、同一画素のシ
アン、マゼンタ、イエロー、黒などのデータを、メモリ
の各バンクの同一バンク内アドレスに順次書き込み、ま
た順次読み出すような用途には、本願発明は極めて効果
的である。
【図１】本願発明に係るメモリ制御回路を備えたコンピ
ュータシステムの要部の回路ブロック図である。
ュータシステムの要部の回路ブロック図である。
【図２】本願発明に係るメモリ制御回路で使用されるア
ドレスのビット割り付けの説明図である。
ドレスのビット割り付けの説明図である。
【図３】本願発明に係るメモリ制御回路による書き込み
動作のタイミングチャートである。
動作のタイミングチャートである。
【図４】本願発明に係るメモリ制御回路による読み出し
動作のタイミングチャートである。
動作のタイミングチャートである。
【図５】従来のメモリ制御回路による書き込み動作のタ
イミングチャートである。
イミングチャートである。
【図６】従来のメモリ制御回路による読み出し動作のタ
イミングチャートである。
イミングチャートである。
１ バス ２ バスマスタ ３ バスマスタ ４ メモリ制御部 ５ ラッチおよびマルチプレクサ ６ レシーバおよびドライバ ７ バスアービタ ８ 半導体メモリ部
Claims (3)
- 【請求項１】 複数のバンクに分割されてそれらバンク
内のアドレスが全てのバンクで共通なメモリに対するデ
ータの書き込みおよび／または読み出しを制御し、か
つ、アドレス情報のうちの少なくとも一部とデータとで
時分割で共用されるバスに接続されたメモリ制御回路で
あって、 前記アドレス情報のうち、バンク内のアドレスを指定す
るバンク内アドレス情報に基づいて、前記複数のバンク
に共通のアドレスを供給するアドレス供給回路と、 前記アドレス情報のうち、バンクを指定するバンク指定
情報に基づいて、指定された任意数のバンクにバスクロ
ックに同期して書込許可信号および／または読出許可信
号を順次供給する許可信号供給回路とを備え、 １つの前記アドレス情報が供給されることにより、全て
の前記バンクに順次データの書き込みおよび／または読
み出しを行える構成としたことを特徴とする、メモリ制
御回路。 - 【請求項２】 １つの前記アドレス情報が供給されるこ
とにより、全ての前記バンクに１回ずつデータの書き込
みおよび／または読み出しの機会が前記バスクロックの
半周期毎に順次与えられ、 前記許可信号供給回路は、前記バンク指定情報によって
指定されたバンクに対応する前記半周期の期間には、前
記書込許可信号および／または読出許可信号を該当する
バンクに出力し、前記バンク指定情報によって指定され
ていないバンクに対応する前記半周期の期間には、前記
書込許可信号および／または読出許可信号を出力しな
い、請求項１に記載のメモリ制御回路。 - 【請求項３】 １つの前記アドレス情報が供給されるこ
とにより、前記バンク指定情報により指定されたバンク
にのみ１回ずつデータの書き込みおよび／または読み出
しの機会が前記バスクロックの半周期毎に順次与えら
れ、 前記許可信号供給回路は、前記バンク指定情報に基づい
て、前記バスクロックの半周期毎に前記書込許可信号お
よび／または読出許可信号を該当するバンクに出力す
る、請求項１に記載のメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13315598A JP3816666B2 (ja) | 1998-05-15 | 1998-05-15 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13315598A JP3816666B2 (ja) | 1998-05-15 | 1998-05-15 | メモリ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11328095A true JPH11328095A (ja) | 1999-11-30 |
| JP3816666B2 JP3816666B2 (ja) | 2006-08-30 |
Family
ID=15097998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13315598A Expired - Fee Related JP3816666B2 (ja) | 1998-05-15 | 1998-05-15 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3816666B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2023529653A (ja) * | 2020-06-12 | 2023-07-11 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | マルチバンクメモリコマンドの動的統合 |
-
1998
- 1998-05-15 JP JP13315598A patent/JP3816666B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2023529653A (ja) * | 2020-06-12 | 2023-07-11 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | マルチバンクメモリコマンドの動的統合 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3816666B2 (ja) | 2006-08-30 |
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