JP2011097404A - 固体撮像装置及びデータ処理装置 - Google Patents

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Abstract

【課題】効果的にメモリ欠陥の検出を行うことができる固体撮像装置及びデータ処理装置を提供する。
【解決手段】固体撮像装置は、画素アレイ部と、１以上のＳＲＡＭと、ＳＲＡＭから読み出された画素データの補正処理を行う補正処理部と、ＳＲＡＭの欠陥アドレスを検出する欠陥検出部と、ＳＲＡＭの欠陥アドレスに書き込まれる画素データを保持し、ＳＲＡＭの欠陥アドレスに書き込まれた画素データに替えて保持している画素データを補正処理部へ出力する欠陥救済部と、を有する。そして、欠陥検出部は、ＳＲＡＭに書き込まれる画素データを一時的に保持する検出用画素データ保持部と、ＳＲＡＭから読み出された画素データと検出用画素データ保持部から読み出された画素データとが一致しないときに、ＳＲＡＭの欠陥アドレスを検出する検出器と、を有する。
【選択図】図１

Description

本発明は、固体撮像装置及びデータ処理装置に関し、さらに詳細には、補正処理の際に用いられるメモリを備えた固体撮像装置及びデータ処理装置に関する。
携帯電話やディジタルスチルカメラ等に用いる固体撮像装置は、補正処理の際に用いられるメモリを備えている。このようなメモリをテストするための構成が種々提案されている。
例えば、下記特許文献１には、メモリにテスタを接続し、このテスタからの制御信号に基いてテストを行い、欠陥箇所を検出する構成が開示されている。
特開２００４−９３４２１号公報
しかしながら、上記特許文献１に開示されるテストは、テスタを用いるためにテストコストがかかるという問題があった。また、このようなテストは出荷前に行われるため、出荷後に発生する欠陥については検出することができないという問題があった。
そこで、上記課題を解決するために、請求項１に係る発明は、固体撮像装置において、それぞれ光電変換部を有する複数の画素を２次元方向に配置した画素アレイ部と、１以上のＳＲＡＭと、前記画素アレイ部から順次出力される画素データの前記ＳＲＡＭへの書き込み及び前記ＳＲＡＭからの読み出しを制御するメモリ制御部と、前記メモリ制御部により前記ＳＲＡＭから読み出された画素データの補正処理を行う補正処理部と、前記ＳＲＡＭの欠陥アドレスを検出する欠陥検出部と、前記メモリ制御部により前記ＳＲＡＭの欠陥アドレスに書き込まれる画素データを保持し、前記ＳＲＡＭの欠陥アドレスに書き込まれた画素データに替えて前記保持している画素データを前記補正処理部へ出力する欠陥救済部と、を備え、前記欠陥検出部は、前記ＳＲＡＭに書き込まれる画素データを一時的に保持する検出用画素データ保持部と、前記ＳＲＡＭから読み出された画素データと前記検出用画素データ保持部から読み出された画素データとが一致しないときに、前記ＳＲＡＭの欠陥アドレスを検出する検出器と、を有している。
また、請求項２に係る発明は、請求項１に記載の固体撮像装置において、前記ＳＲＡＭを複数備え、各前記ＳＲＡＭに対応させて前記欠陥検出部と前記欠陥救済部とを設けている。
また、請求項３に係る発明は、請求項２に記載の固体撮像装置において、ｍ＋１個（ｍは３以上の整数）の前記ＳＲＡＭを備え、前記メモリ制御部は、前記ｍ＋１個のＳＲＡＭのうち、ｍ個のＳＲＡＭからの画素データの読み出しと、残りの１個のＳＲＡＭへの画素データの書き込みとを同時に行い、前記補正処理部は、（ｍ−１）個のＳＲＡＭから読み出される画素データと前記画素アレイ部からの１個の画素データに基づいて補正処理を行う。
また、請求項４に係る発明は、請求項３に記載の固体撮像装置において、前記メモリ制御部は、前記画素アレイ部の各ラインの画素データを、０列目の画素データから画素データ単位で、前記ｍ＋１個のＳＲＡＭの１番目のＳＲＡＭからｍ＋１番目のＳＲＡＭまで順次繰り返し書き込み、前記ｍ＋１個のＳＲＡＭに書き込んだ画素データを、前記０列目の画素データから画素データ単位で、前記ｍ＋１個のＳＲＡＭの１番目のＳＲＡＭからｍ＋１番目のＳＲＡＭまで順次繰り返し読み出しを行う。
また、請求項５に係る発明は、請求項４に記載の固体撮像装置において、前記欠陥検出部の検出器は、前記ＳＲＡＭから読み出された画素データと前記検出用画素データ保持部から読み出された画素データが一致しないときに、欠陥検出信号を前記欠陥救済部へ出力し、前記欠陥救済部は、前記欠陥検出部が前記欠陥検出信号を出力したときに、前記メモリ制御部によって読み出されている前記ＳＲＡＭのアドレスを、欠陥アドレスとして保持する欠陥アドレス保持部と、前記メモリ制御部により前記ＳＲＡＭの欠陥アドレスに書き込まれる画素データを保持する救済用画素データ保持部と、前記ＳＲＡＭから読み出される画素データと前記救済用画素データ保持部から読み出される画素データとを選択的に前記画像処理部へ出力する選択部と、前記メモリ制御部により前記ＳＲＡＭに対して前記欠陥アドレスでの画素データの読み出しがあると、前記画素データ保持部から画素データを読み出し、さらに、前記選択部を制御して、前記画素データ保持部から読み出された画素データを前記補正処理部へ出力させる制御部と、を有する。
また、請求項６に係る発明は、データ処理装置であって、ＳＲＡＭと、前記ＳＲＡＭへの書き込み及び前記ＳＲＡＭからの読み出しを制御するメモリ制御部と、前記ＳＲＡＭの欠陥アドレスを検出する欠陥検出部と、前記メモリ制御部により前記ＳＲＡＭの欠陥アドレスに書き込まれるデータを保持し、前記ＳＲＡＭの欠陥アドレスに書き込まれたデータに替えて前記保持しているデータを出力する欠陥救済部と、を備え、前記欠陥検出部は、前記ＳＲＡＭに書き込まれるデータを一時的に保持する検出用データ保持部と、前記ＳＲＡＭから読み出されたデータと前記検出用データ保持部から読み出されたデータが一致しないときに、前記ＳＲＡＭの欠陥アドレスを検出する検出器と、を有している。
本発明によれば、効果的にメモリ欠陥の検出を行うことができる固体撮像装置及びデータ処理装置を提供することができる。
本発明の一実施形態に係る固体撮像装置の構成を示す図である。 メモリ部の構成及び画素データの記憶順序を示す図である。 同期コード付加部により生成される画像データのデータ構造を示す図である。 欠陥検出部の具体的構成を示す図である。 制御部及び欠陥救済部の具体的構成を示す図である。 補正処理部の具体的構成を示す図である。 メモリの読み出し順序及び書き込み順序を示す図である。
以下、発明を実施するための形態（以下、「実施形態」という。）について説明する。なお、説明は以下の順序で行う。
１．第１実施形態
２．第２実施形態
３．その他の実施形態
［１．第１実施形態］
以下、本発明の第１実施形態に係る固体撮像装置について、図面を参照して説明する。
［１−１．固体撮像装置の構成］
図１に示すように、本実施形態に係る固体撮像装置１００は、画素アレイ部１０と、画像処理部２０と、メモリ部４１と、制御回路４２と、制御インタフェース（Ｉ／Ｆ）４３と、画像インタフェース（Ｉ／Ｆ）４４とを備えている。
画素アレイ部１０は、それぞれ光電変換部を有する複数の画素を２次元方向に配置している。この画素アレイ部１０は、不図示のレンズを介して取得された被写体からの光を複数の画素により光電変換し、各画素において入射する光に応じた電荷を蓄積する。画素アレイ部１０は、各画素が蓄積した電荷を読み出し、内部のＡ／Ｄ変換部を介して画素データとして画像処理部２０に出力する。
なお、本実施形態においては、画素アレイ部１０は、ｎ×ｍの画素が行列（マトリクス）状に配置されている。すなわち、画素アレイ部１０は、０行目から（ｎ−１）行目までの行を有し、０列目〜（ｍ−１）列目までの列を有する。本実施形態では、各画素は、三原色（ＲＧＢ）の各画素データから構成され、各画素データは１０ビットのデータとする。また、画素アレイ部１０は、制御回路４２からの制御により、行単位で画素データを出力するものとする。
画像処理部２０は、画素データの補正処理を行うために、画素アレイ部１０から出力される画素データを一旦メモリ部４１に記憶する。このメモリ部４１は１以上のＳＲＡＭで構成され、画素アレイ部１０から出力される画素データを記憶する。本実施形態では、メモリ部４１を４つのＳＲＡＭで構成しているものとする。
図２は、本実施形態のメモリ部４１の構成を示した図である。メモリ部４１は、ＳＲＡＭ０〜ＳＲＡＭ３の４つのＳＲＡＭを有している。同図に示すように、それぞれのＳＲＡＭには、記憶する画素データのサイズごとにアドレスが割り当てられている。本実施形態では、各画素データは１０ビットのデータであるため、１つの画素データを記憶するために１０個の記憶素子が用いられ、１０個の記憶素子単位で１つのアドレスが割り当てられることになる。また、本実施形態では、このアドレス単位でメモリ部４１の記憶領域に対して後述の欠陥検出及び欠陥救済を行う。なお、以下の説明において、ＳＲＡＭ０〜ＳＲＡＭ３のうち何れかのＳＲＡＭ又は全てのＳＲＡＭを示す場合は、便宜上、単にＳＲＡＭという。
以下の説明では、画素アレイ部のｎ行ｍ列目の画素から出力されるＲの画素データを「Ｒｎｍ」と表現し、画素アレイ部のｎ行ｍ列目の画素から出力されるＧの画素データを「Ｇｎｍ」と表現する。
図２は、各ＳＲＡＭのアドレス０〜２に、Ｒ００〜Ｒ０９の画素データが記憶されている様子を示している。同様に、各ＳＲＡＭのアドレス３〜５を用いて、Ｒ１０〜Ｒ１９の画素データが記憶されている。さらに、各ＳＲＡＭのアドレス６〜８を用いてＧ００〜Ｇ０９の画素データが、各ＳＲＡＭのアドレス９〜１１を用いてＧ１０〜Ｇ１９の画素データが記憶されている。また、画素アレイ部１０のそれぞれの行の各画素データが所定の順序でメモリ部４１に記憶されることにより、後述するようにメモリ部４１の読み出し動作及び書き込み動作を効率的に行うことができる。
また、制御回路４２には、画素アレイ部１０、画像処理部２０が接続されており、固体撮像装置１００全体を制御する。また、制御Ｉ／Ｆ４３は、Ｉ２Ｃインタフェースを使用したインタフェース部である。制御Ｉ／Ｆ４３は、固体撮像装置１００に接続された外部装置と制御回路４２との情報の送受信に用いられる。
画像Ｉ／Ｆ４４は、画像処理部２０から出力された画像データを外部に出力するためのインタフェース部である。本実施形態では、ＬＶＤＳ（low voltage differential signaling）等の差動インタフェースによって画像データが外部に出力される。
［１−２．画像処理部の構成］
次に、本実施形態に係る固体撮像装置１００の画像処理部２０の構成について具体的に説明する。
図１に示すように、画像処理部２０は、メモリ部４１へのデータの書き込み／読み出しを制御するメモリ制御部３１と、画素アレイ部１０から出力された画素データに対して所定の補正処理を施す補正処理部３２とを備えている。かかる構成により、画像処理部２０は、画素アレイ部１０から出力される画素データを一旦メモリ部４１に蓄積し、メモリ部４１から画素データを読み出して、補正処理部３２により所定の補正処理を行う。
補正処理部３２は、メモリ部４１に記憶された画素データを読み出し、これらの画素データに対して所定の補正処理を施す。補正処理としては、例えば、ノイズ除去、輪郭強調、ピント調整、ホワイトバランス調整、γ補正、および輪郭補正等が挙げられる。
また、画像処理部２０は、画素データに同期コードを付した画像データを生成する同期コード付加部３３を備えており、補正処理部３２で補正処理された画素データは、同期コード付加部３３を介して画像データとして出力される。
同期コード付加部３３は、入力された画素データに１画像フレーム単位で同期コードを付加して画像データを生成する。この同期コード付加部３３により生成される画像データのデータ構造の一例を図３に示す。同図に示すように、画像データは、１ライン目の画素データの先頭にＳＯＦ(Start of Frame)ヘッダが付加され、また２ライン目以降の各ラインの画素データの先頭にはＳＯＬ(Start of Line)ヘッダが付加される。また、各ラインの画素データの終端には最終ラインの画素データを除き、ＥＯＬ(End of Line)ヘッダが付加される。また、最終ラインの画像データの終端には、ＥＯＦ(End of Frame)ヘッダが付加される。
同期コード付加部３３は、画像データの出力を、最初のラインの先頭データであるＳＯＦヘッダからライン単位で順次行い、最終ラインの最後尾のデータであるＥＯＬヘッダを出力して終了する。なお、同期コード付加部３３は、各ラインのデータを出力した後、次のラインの画素データの出力を開始するまでの所定期間はデータを出力しない。この期間が水平ブランキング（Ｈ Blanking）期間である。また、同期コード付加部３３は、１つの画像データを出力した後、次の画像データの出力を開始するまでの所定期間はデータを出力しない。この期間が垂直ブランキング（Ｖ Blanking）期間である。
以上のように画像処理部２０を構成することにより、固体撮像装置１００は、画素アレイ部１０から出力された画素データに基いて生成した画像データを外部に出力することができる。なお、以下の説明においては、画素アレイ部１０から出力された画素データに基いて生成した画像データを外部に出力するための動作を「通常動作モード」ということがある。
本実施形態に係る画像処理部２０では、制御回路４２からの制御に基づき、上記通常動作モード中に、メモリ部４１の欠陥検出処理及び欠陥救済処理を行う。本実施形態では、この欠陥検出処理及び欠陥救済処理を行うために、固体撮像装置１００は、欠陥検出部５０及び欠陥救済部６０を有している。
［１−３．欠陥検出部の構成］
欠陥検出部５０は、図１に示すように、画素アレイ部１０から出力された画素データを記憶する検出用画素データ保持部５１と、この記憶された画素データとメモリ部４１から読み出された画素データとを比較してその結果を出力する検出器５２とから構成されている。
画素アレイ部１０から読み出され、メモリ制御部３１によりメモリ部４１に書き込まれる画素データは、データバス３５を介して欠陥検出部５０に入力され、検出用画素データ保持部５１に記憶される。一方、メモリ制御部３１によりメモリ部４１から読み出された画素データは、データバス３６を介して欠陥検出部５０に入力される。なお、本実施形態では、説明の便宜上、メモリ部４１に画素データを記憶するためのデータバス３５とメモリ部４１から画素データを読み出すためのデータバス３６とを別々に説明しているが、物理的にはデータバス３５とデータバス３６とは同一のバスである。検出器５２は、メモリ制御部３１によりメモリ部４１から読み出され、データバス３６を介して入力された画素データと検出用画素データ保持部５１に記憶されている画素データとを比較する。
例えば、メモリ制御部３１が、「Ｒ００」の画素データをＳＲＡＭ０のアドレス０に書き込んだとき、検出用画素データ保持部５１にも「Ｒ００」の画素データが記憶される。その後、メモリ制御部３１が、ＳＲＡＭ０のアドレス０に記憶した「Ｒ００」の画素データを読み出すと、この画素データがデータバス３６を介して検出器５２に入力される。このとき、検出用画素データ保持部５１には「Ｒ００」の画素データが記憶されているので、「Ｒ００」の画素データも検出器５２に入力される。そのため、検出器５２は、ＳＲＡＭ０のアドレス０から読み出された画素データと検出用画素データ保持部５１から出力される画素データとを比較することになる。
このように、検出器５２は、メモリ部４１に書き込まれる画素データとメモリ部４１に書き込まれた画素データとを比較することで、この画素データが記憶されていたＳＲＡＭの記憶領域に欠陥が発生しているか否かを検出することができる。
すなわち、検出器５２は、上記２つの画素データが一致している場合は、この画素データが記憶されていた記憶領域に欠陥が発生していないことを検出する。一方、検出器５２は、上記２つの画素データが一致していない場合は、この画素データが記憶されていた記憶領域に欠陥が発生していることを検出する。また、欠陥検出部５０の検出結果は、バス３４を介して後述の欠陥救済部６０に出力される。
このように、欠陥検出部５０は、メモリ部４１に書き込まれる画素データを一時的に記憶し、メモリ部４１から読み出された画素データと一時的に記憶した画素データとを比較することにより、メモリ部４１の記憶領域の欠陥を検出することができる。
図４は、欠陥検出部５０の具体的構成を示している。なお、本実施形態では欠陥検出部５０はＳＲＡＭごとに備えられているが、以下では、１つの欠陥検出部５０についてのみ説明する。図４に示すように、画素アレイ部１０から出力された画素データは、ＳＲＡＭに書き込まれるとともに、データバス３５を介して検出用画素データ保持部５１に記憶される。検出用画素データ保持部５１は、例えば１０個のＤフリップフロップで構成され、画素データの１０ビットのデータを記憶することができる。
そして、画素データがメモリ部４１から読み出されてデータバス３６を介して検出器５２に出力されると同時に、検出用画素データ保持部５１に記憶された画素データも検出器５２に出力される。検出器５２は、１０ビットの各ビットごとに設けられたＥＯＲ（Exclusive OR）ゲート５３と、図示しない１０入力１出力のＯＲゲートを備えている。各ＥＯＲゲート５３の出力はＯＲゲートに入力されており、ＡＮＤゲートの出力が検出器５２の出力となる。
従って、検出器５２は、メモリ部４１から読み出された画素データ（１０ビット）と検出用画素データ保持部５１から出力されたデータ（１０ビット）との全てのビットが等しい場合には「０」を出力し、１つでも異なる場合には「１」を出力する。すなわち、検出器５２は、ＳＲＡＭから読み出された画素データと検出用画素データ保持部５１から出力された画素データとが一致しないときに、当該画素データが書き込まれたＳＲＡＭの記憶領域に欠陥があることを検出する。なお、検出器５２は、メモリ制御部３１により画素データがＳＲＡＭに書き込まれている状態では、「０」を出力するものとする。
このように、欠陥検出部５０は、ＳＲＡＭの記憶領域に欠陥を検出した場合に欠陥検出信号である「１」を出力し、検出しなかった場合に欠陥未検出信号である「０」を出力する。また、欠陥検出信号及び欠陥未検出信号は、バス３４を介して欠陥救済部６０に入力される。また、検出用画素データ保持部５１に記憶されている画素データは、データバス３７を介して欠陥救済部６０に出力される。
［１−４．欠陥救済部の構成］
欠陥救済部６０は、欠陥が検出された記憶領域から読み出された画素データを正常な画素データに置換して救済する。欠陥救済部６０は、図１に示すように、欠陥救済部６０全体を制御する制御部６２と、ＳＲＡＭの欠陥アドレスを記憶する欠陥アドレス保持部６１と、欠陥アドレスに書き込まれる画素データを記憶する救済用画素データ保持部６３とを備えている。また、欠陥救済部６０は、メモリ制御部３１によりメモリ部４１から読み出された画素データまたは救済用画素データ保持部６３に記憶されている画素データのいずれか一方を選択して補正処理部３２に出力するセレクタ６４を備えている。セレクタ６４は、制御部６２からバス３８を介して入力される制御信号に基いて動作制御される。なお、セレクタ６４は選択部として機能する。
欠陥アドレス保持部６１には、アドレスバス３９が接続されており、欠陥検出部５０から欠陥検出信号が入力されたときに、メモリ制御部３１からアドレスバス３９に出力されているアドレスを記憶する。メモリ制御部３１がＳＲＡＭの欠陥アドレスから画素データを読み出すときに、欠陥検出部５０から欠陥検出信号が出力されるため、欠陥アドレス保持部６１には欠陥アドレスが記憶される。一方、救済用画素データ保持部６３は、欠陥検出部５０から欠陥検出信号が入力されたときに、データバス３７を介して欠陥検出部５０から入力された画素データ（検出用画素データ保持部５１に記憶されている画素データ）を記憶する。
このように、欠陥救済部６０は、欠陥検出部５０が欠陥を検出した際に、欠陥アドレスとこの欠陥アドレスに書き込まれる画素データとを一時的に保持することができる。また、後述するように、メモリ制御部３１がＳＲＡＭの欠陥アドレスの画素データを読み出す際に、前記一時的に保持した画素データを補正処理部３２に出力することにより、この欠陥を救済することができる。
また、欠陥救済部６０は、欠陥アドレスを記憶した後は、画素アレイ部１０の各画素データがメモリ部４１に書き込まれるときに、それぞれ書き込まれる記憶領域に欠陥が発生しているか否かを判断する。救済用画素データ保持部６３は、欠陥が発生していると判断された記憶領域に書き込まれる画素データを一時的に保持する。そして、当該記憶領域の画素データに替えて、救済用画素データ保持部６３に保持されている画素データが、補正処理部３２に出力される。このように、欠陥救済部６０は、メモリ部４１の欠陥を救済することができる。
図５は、欠陥救済部６０の具体的構成を示している。なお、本実施形態では欠陥救済部６０はＳＲＡＭごとに備えられているが、以下では、１つの欠陥救済部６０についてのみ説明する。また、欠陥救済部６０は複数個設けることができ、Ｎ個の欠陥救済部６０を設けた場合は、ＳＲＡＭに発生したＮ個の欠陥を救済することができる。
図５に示すように、制御部６２は、比較部６６とＡＮＤゲート６７と欠陥検出フラグ保持部６９とを備えている。また、救済用画素データ保持部６３は、ＯＲゲート６５とセレクタ６８とデータ保持部７０とから構成されている。なお、それぞれの構成の詳細な説明については後述する。
欠陥アドレス保持部６１は、例えば、Ｋ個のＤフリップフロップで構成され、イネーブル端子と、データ入力端子と、データ出力端子とを備えている。ここで、「Ｋ」の数は、ＳＲＡＭのアドレス長に基いて、適宜設定することができる。なお、図５では、説明の便宜上、１つのＤフリップフロップのみを示している。欠陥アドレス保持部６１は、イネーブル端子に「１」が入力された時点にデータ入力端子に入力されたデータを保持する。すなわち、欠陥アドレス保持部６１は、ＳＲＡＭの欠陥アドレスを保持する。また、欠陥アドレスは、比較部６６に出力される。
比較部６６は、例えば、Ｋ個の２入力１出力のＡＮＤゲートで構成されている。比較部６６は、メモリ制御部３１から出力されるアドレス（すなわち、メモリ制御部３１により読み出される画素データのアドレスまたは書き込まれる画素データのアドレス）と欠陥アドレス保持部６１から出力されている欠陥アドレスとを比較する。そして、比較部６６は、この２つアドレスが一致している場合に、「１」を出力する。
欠陥救済部６０は、欠陥検出フラグ保持部６９を有している。欠陥検出フラグ保持部６９は、バス３４を介して欠陥検出部５０から欠陥検出信号が入力されたときに、「１」を保持する。また、保持した情報は、ＡＮＤゲート６７に出力される。
ＡＮＤゲート６７は、２入力１出力のＡＮＤ素子であり、欠陥検出フラグ保持部６９からの信号と欠陥アドレス保持部６１からの信号とが入力される。これにより、メモリ制御部３１がＳＲＡＭの欠陥アドレスにアクセスしているときに、ＡＮＤゲート６７から「１」が出力される。
また、救済用画素データ保持部６３のセレクタ６８は、検出用画素データ保持部５１から出力される画素データまたはメモリ部４１に書き込まれる画素データのいずれか一方を選択して出力する。このセレクタ６８は、制御信号として「１」が入力された場合に、検出用画素データ保持部５１から出力される画素データを出力し、それ以外の場合に、メモリ部４１に書き込まれる画素データを出力する。なお、検出用画素データ保持部５１から出力される画素データは、欠陥が検出されたときにメモリ制御部３１によりＳＲＡＭに書き込まれる画素データである。
ＯＲゲート６５は、２入力１出力のＯＲ素子であり、ＡＮＤゲート６７からの信号と検出器５２からの信号とが入力される。これにより、欠陥検出信号が出力されたとき、または、メモリ制御部３１によりＳＲＡＭの欠陥アドレスにアクセスされる場合に、「１」を出力する。
データ保持部７０は、例えば、１０個のＤフリップフロップで構成され、各Ｄフリップフロップは、イネーブル端子と、データ入力端子と、データ出力端子とを備えている。なお、図６では、説明の便宜上、１つのＤフリップフロップのみを示している。また、データ保持部７０は、メモリ制御部３１によりＳＲＡＭの欠陥アドレスに書き込まれる画素データを保持する。
［１−５．欠陥救済部の動作］
以上のように構成される欠陥救済部６０の動作について以下説明する。
（未だ欠陥が検出されていない場合）
まず、未だ欠陥が検出されていない場合の動作について説明する。
未だ欠陥が検出されていない場合、欠陥検出フラグ保持部６９には「０」が記憶されている。このとき、ＡＮＤゲート６７の出力は「０」となる。従って、欠陥アドレス保持部６１にどのようなアドレスが記憶されていても、セレクタ６４から出力される画素データは、メモリ制御部３１がＳＲＡＭから読み出した画素データとなる。このように、欠陥検出フラグ保持部６９を設けることにより、未だ欠陥が検出されていない場合には、欠陥救済部６０は救済動作を行わない。
その後、メモリ制御部３１がＳＲＡＭの欠陥アドレスから画素データを読み出し処理を実行して、欠陥検出部５０からの欠陥検出信号が出力されると、欠陥検出フラグ保持部６９で「１」が保持されて、欠陥救済部６０は救済動作が実行可能な状態となる。
また、欠陥検出部５０からの欠陥検出信号はデータ保持部７０の各Ｄフリップフロップのイネーブル端子に入力され、欠陥アドレスが欠陥アドレス保持部６１に保持される。保持された欠陥アドレスは、Ｄフリップフロップのデータ出力端子から出力される。
さらに、欠陥検出部５０から欠陥検出信号が出力されたとき、ＯＲゲート６５に「１」が入力されるので、救済用画素データ保持部６３のイネーブル端子に「１」が入力され、同時に、セレクタ６８にも「１」が入力される。従って、検出用画素データ保持部５１に記憶されている画素データは、データバス３７及びセレクタ６８を介して救済用画素データ保持部６３に入力され、記憶される。これにより、救済用画素データ保持部６３は、ＳＲＡＭの記憶領域のうち欠陥のある記憶領域に書き込まれる画素データを救済用画素データ保持部６３に保持することができる。
そして、メモリ制御部３１によりこの欠陥のある記憶領域から画素データが読み出されるときに、この記憶領域に記憶された画素データに替えて、救済用画素データ保持部６３に保持されている画素データが読み出しデータとして出力される。
（既に欠陥が検出されている場合）
次に、既に欠陥が検出されている場合の動作について説明する。
上述したように、欠陥検出フラグ保持部６９には「１」が保持され欠陥救済部６０は救済動作が可能な状態であるので、メモリ制御部３１によりアクセスされるメモリ部４１のアドレスと欠陥アドレス保持部６１に記憶されているアドレスとが一致する場合に、制御部６２は、「１」を出力する。
まず、画素データがＳＲＡＭに書き込まれるときの動作について説明する。
メモリ制御部３１により画素データがＳＲＡＭへ書き込まれるとき、比較部６６は、書き込まれるアドレスと欠陥アドレス保持部６１のアドレスとを比較し、一致する場合には「１」を出力する。また、ＡＮＤゲート６７は「１」を出力する。このように、メモリ制御部３１により画素データが欠陥アドレスの記憶領域に書き込まれるときに、制御部６２は「１」を出力する。
そして、メモリ制御部３１により画素データが欠陥アドレスの記憶領域に書き込まれるときには、制御部６２からの信号（「１」）はＯＲゲート６５に入力されることにより、救済用画素データ保持部６３のイネーブル端子に「１」が入力される。一方、セレクタ６８には、制御信号として「０」が入力されているので、メモリ制御部３１により欠陥アドレスに書き込まれる画素データがデータ保持部７０に保持される。また、データ保持部７０に保持された画素データは、セレクタ６４に入力される。
次に、画素データがＳＲＡＭから読み出されるときの動作について説明する。
メモリ制御部３１により画素データがＳＲＡＭから読み出されるとき、比較部６６は、読み出されるアドレスと欠陥アドレス保持部６１のアドレスとを比較し、一致する場合には「１」を出力する。また、ＡＮＤゲート６７は「１」を出力する。このように、メモリ制御部３１により画素データが欠陥アドレスの記憶領域から読み出されるときに、制御部６２は「１」を出力する。
これにより、セレクタ６４には制御信号として「１」が入力されるので、データ保持部７０に保持された画素データが、読み出しデータと補正処理部３２に出力される。
すなわち、制御部６２は、メモリ制御部３１によりＳＲＡＭに対して欠陥アドレスでの画素データの読み出しがあると、救済用画素データ保持部６３から画素データを読み出す。そして、制御部６２は、セレクタ６４を制御して、救済用画素データ保持部６３から読み出された画素データを補正処理部３２へ出力させる。このように、欠陥救済部６０は、メモリ制御部３１によりＳＲＡＭの欠陥アドレスに書き込まれる画素データを保持し、ＳＲＡＭの欠陥アドレスに書き込まれた画素データに替えて、保持している画素データを補正処理部３２へ出力する。
以上のように構成することにより、ＳＲＡＭの記憶領域に欠陥が生じた場合には、救済用画素データ保持部６３に画素データを保持し、また、欠陥アドレスのＳＲＡＭから画素データを読み出す場合には、救済用画素データ保持部６３に保持した画素データを出力することにより、欠陥が発生した記憶領域を救済することができる。
［１−６．補正処理部の構成］
次に、補正処理部３２の具体的構成について説明する。以下の説明では、補正処理部３２は、各画素データに対してノイズ除去処理を行うものとする。このノイズ除去処理は、８近傍画素の画素データを用いて、中央位置の画素データのノイズ除去を行うものである。以下の説明において、ノイズ除去処理の対象画素が位置する行（ｎ）をセンターラインと言うことがある。また、（ｎ−１）行をビフォーラインと言い、（ｎ＋１）行をアフターラインと言うことがある。
図６に示すように、補正処理部３２は、退避用バッファＳ１〜Ｓ３と、作業用バッファＷ１〜Ｗ９を有している。退避用バッファＳ１〜Ｓ３は、メモリ部４１から読み出される各画素データの読み出しタイミングのずれを補償するために用いられる。作業用バッファＷ１〜Ｗ９は、ノイズ除去処理を行う際に用いられる。また、退避用バッファＳ１〜Ｓ３及び作業用バッファＷ１〜Ｗ９は、例えば、Ｄフリップフロップで構成されている。
［１−７．ノイズ除去処理］
次に、ノイズ除去処理の詳細について説明する。なお、以下の説明では、Ｒの画素データに対するノイズ除去を各ＳＲＡＭのアドレス０〜５の記憶領域を用いて行った場合について説明するが、他の記録領域の処理についても同様である。また、以下の説明では、画素アレイ部１０の１行１列目の画素データを対象画素として説明する。
メモリ制御部３１は、画素アレイ部１０の各ラインの画素データを、０列目の画素データから画素データ単位で、ＳＲＡＭ０からＳＲＡＭ３まで順次繰り返し書き込む。そして、メモリ制御部３１は。各ＳＲＡＭに書き込んだ画素データを、０列目の画素データから画素データ単位で、ＳＲＡＭ０からＳＲＡＭ３まで順次繰り返し読み出しを行う。
以下、ＳＲＡＭ，補正処理部３２，検出用画素データ保持部５１に対する読み出し動作及び書き込み動作の詳細について説明する。なお、以下の処理は、補正処理部３２の制御部（不図示）やメモリ制御部３１が行う。また、以下の説明では、ＳＲＡＭ０〜３のアドレス０〜５の記憶領域には、「Ｒ００」〜「Ｒ０９」の画素データ及び「Ｒ１０」〜「Ｒ１９」の画素データが既に記憶されているものとする。
＜ステップ１＞
ステップ１では、図７（Ａ）に示されるように、以下の処理が行われる。
（１）ＳＲＡＭ０のアドレス０から「Ｒ００」の画素データを読み出し、退避用バッファＳ１に記憶。
＜ステップ２＞
ステップ２では、図７（Ｂ）に示されるように、以下の（１）〜（３）の処理が同時に行われる。
（１）退避用バッファＳ１の「Ｒ００」の画素データを、退避用バッファＳ２に移行。
（２）ＳＲＡＭ０のアドレス３から「Ｒ１０」の画素データを読み出し、退避用バッファＳ３に記憶。
（３）ＳＲＡＭ１のアドレス０から「Ｒ０１」の画素データを読み出し、退避用バッファＳ１に記憶。
＜ステップ３＞
ステップ３では、図７（Ｃ）に示されるように、以下の（１）〜（７）の処理が同時に行われる。
（１）退避用バッファＳ２の「Ｒ００」の画素データを、作業用バッファＷ１に移行。
（２）退避用バッファＳ３の「Ｒ１０」の画素データを、作業用バッファＷ４に移行。
（３）退避用バッファＳ１の「Ｒ０１」の画素データを、退避用バッファＳ２に移行。
（４）ＳＲＡＭ２のアドレス０から「Ｒ０２」の画素データを読み出し、退避用バッファＳ１に記憶。
（５）ＳＲＡＭ１のアドレス３から「Ｒ１１」の画素データを読み出し、退避用バッファＳ３に記憶。
（６）ＳＲＡＭ０のアドレス０に「Ｒ２０」の画素データを書き込み。
（７）作業用バッファＷ７に「Ｒ２０」の画素データを書き込み。
＜ステップ４＞
ステップ４では、図７（Ｄ)に示されるように、以下の（１）〜（１１）の処理が同時に行われる。
（１）作業用バッファＷ１の「Ｒ００」の画素データを、作業用バッファＷ２に移行。
（２）作業用バッファＷ４の「Ｒ１０」の画素データを、作業用バッファＷ５に移行。
（３）作業用バッファＷ７の「Ｒ２０」の画素データを、作業用バッファＷ８に移行。
（４）退避用バッファＳ２の「Ｒ０１」の画素データを、作業用バッファＷ１に移行。
（５）退避用バッファＳ３の「Ｒ１１」の画素データを、作業用バッファＷ４に移行。
（６）退避用バッファＳ１の「Ｒ０２」の画素データを、退避用バッファＳ２に移行。
（７）ＳＲＡＭ３のアドレス０から「Ｒ０３」の画素データを読み出し、退避用バッファＳ１に記憶。
（８）ＳＲＡＭ２のアドレス３から「Ｒ１２」の画素データを読み出し、退避用バッファＳ３に記憶。
（９）ＳＲＡＭ１のアドレス０に「Ｒ２１」の画素データを書き込み。
（１０）作業用バッファＷ７に、「Ｒ２１」の画素データを書き込み。
（１１）ＳＲＡＭ０のアドレス０から「Ｒ２０」の画素データを読み出し、検出用画素データ保持部５１に記憶。
＜ステップ５＞
ステップ５では、図７（Ｅ)に示されるように、以下の（１）〜（１５）の処理が同時に行われる。
（１）作業用バッファＷ２の「Ｒ００」の画素データを、作業用バッファＷ３に移行。
（２）作業用バッファＷ５の「Ｒ１０」の画素データを、作業用バッファＷ６に移行。
（３）作業用バッファＷ８の「Ｒ２０」の画素データを、作業用バッファＷ９に移行。
（４）作業用バッファＷ１の「Ｒ０１」の画素データを、作業用バッファＷ２に移行。
（５）作業用バッファＷ４の「Ｒ１１」の画素データを、作業用バッファＷ５に移行。
（６）作業用バッファＷ７の「Ｒ２１」の画素データを、作業用バッファＷ８に移行。
（７）退避用バッファＳ２の「Ｒ０２」の画素データを、作業用バッファＷ１に移行。
（８）退避用バッファＳ３の「Ｒ１２」の画素データを、作業用バッファＷ４に移行。
（９）退避用バッファＳ１の「Ｒ０３」の画素データを、退避用バッファＳ２に移行。
（１０）ＳＲＡＭ０のアドレス１から「Ｒ０４」の画素データを読み出し、退避用バッファＳ１に記憶。
（１１）ＳＲＡＭ３のアドレス３から「Ｒ１３」の画素データを読み出し、退避用バッファＳ３に記憶。
（１２）ＳＲＡＭ２のアドレス０に「Ｒ２２」の画素データを書き込み。
（１３）作業用バッファＷ７に「Ｒ２２」の画素データを書き込み。
（１４）検出用画素データ保持部５１から「Ｒ２０」の画素データを読み出し、欠陥検出処理及び欠陥救済処理（必要な場合）。
（１５）ＳＲＡＭ１のアドレス０から「Ｒ２１」の画素データを読み出し、検出用画素データ保持部５１に記憶。
以上のように動作することにより、１行１列目の画素データに対するノイズ除去処理のために、メモリ制御部３１により、０行０列目〜０行２列目，１行０列目〜１行２列目，２行０列目〜２行２列目の各画素データが各ＳＲＡＭから読み出される。そして、読み出された各画素データは作業用バッファＷ１〜Ｗ９に書き込まれ、１行１列目の画素データに対するノイズ除去処理が行われる。さらに、ＳＲＡＭに書き込まれた画素データは、作業用バッファに書き込まれるために読み出され、また、この画素データが書き込まれる記憶領域の欠陥を検出するために読み出される。
また、図７（Ａ）〜（Ｅ）に示したように、１行目の画素データにノイズ除去処理を行う場合、各ＳＲＡＭのアドレス０〜２は、０行目（ビフォーライン）の画素データの読み出し及び１行目（アフターライン）の画素データの書き込みに用いられる。また、各ＳＲＡＭのアドレス３〜５は、対象画素及び左右に隣接する画素（センターライン）の画素データの読み出しに用いられる。
また、２行目の画素データにノイズ除去処理を行う場合には、各ＳＲＡＭのアドレス３〜５は、１行目（ビフォーライン）の画素データの読み出し及び２行目（アフターライン）の画素データの書き込みに用いられる。また、各ＳＲＡＭのアドレス０〜２は、対象画素及び左右に隣接する画素（センターライン）の画素データの読み出しに用いられる（図７（Ｆ）〜図７（Ｉ）参照）。
ここで、各ＳＲＡＭの記憶領域が、Ｌ行目の画素データのノイズ除去処理において、ビフォーラインの画素データの読み出し及びアフターラインの書き込みに用いられるものとする。この場合、（Ｌ＋１）行目の画素データのノイズ除去処理においては、上記各ＳＲＡＭの記憶領域は、センターラインの画素データの読み出しに用いられる。すなわち、各ＳＲＡＭの記憶領域は、ノイズ除去処理の各ラインが１つずれるごとに、使用される目的が交互に変わる。また、各記憶領域に書き込まれたデータは、ビフォーライン用の画素データ，センターライン用の画素データ，欠陥検出用の画素データとして、計３回読み出されることになる。
以上のように動作することにより、固体撮像装置１００は、通常動作モード中にノイズ除去処理を行いつつ、各ＳＲＡＭの欠陥検出処理及び欠陥救済処理を行うことができる。また、ＳＲＡＭへの読み出し及び書き込みを上述のような順序で行うことにより、ノイズ除去処理に必要なＳＲＡＭの容量を少なくすることができる。また、４つのＳＲＡＭへの読み出し又は書き込み動作は同時に行われる。より具体的には、メモリ制御部３１は、３個のＳＲＡＭからの画素データの読み出しと、残りの１個のＳＲＡＭへの画素アレイ部１０データの書き込みとを同時に行う。また、補正処理部３２は、２個のＳＲＡＭから読み出される画素データと画素アレイ部１０からの１個のデータに基づいて画素データの補正処理を行う。また、固体撮像装置１００は、出荷後であってもメモリ部４１の欠陥検出を行うことができるので、出荷後に発生する欠陥についても検出することができる。
また、上述した例では、記憶領域の欠陥検出のために、ＳＲＡＭに書き込んだ画素データを次のサイクルで読み出すように構成しているが、Ｍ（Ｍ≧２）サイクル後に読み出すように構成してもよい。また、この場合は、検出用画素データ保持部５１は、カスケード接続された複数のＤフリップフロップによって構成される。そして、複数のＤフリップフロップは、ＳＲＡＭへの書き込みタイミングと読み出しタイミングを調整するために用いられるので、欠陥検出におけるタイミング制御が容易になる。
［２．第２実施形態］
次に、本発明の第２実施形態に係る固体撮像装置について説明する。上述した第１実施形態の固体撮像装置では、画素アレイ部１０から読み出した画素データを用いて、欠陥検出処理及び欠陥救済処理を行ったが、本実施形態では、テストデータを用いて欠陥検出処理及び欠陥救済処理を行う。
本実施形態の固体撮像装置１００では、テストデータとして、各単位データが１０ビットの［１１１１１１１１１１］，［００００００００００］，［１０１０１０１０１０］，［０１０１０１０１０１］である４種類のテストデータを用いる。
すなわち、「０」が連続するテストデータ、「１」が連続するテストデータ、「０」，「１」の順で交互に連続するテストデータ、データ値として「１」，「０」の順で交互に連続するテストデータの４つのテストデータを用いてメモリ部４１をテストする。
また、このテストデータは、画像処理部２０が有する不図示のテストパタン生成部から出力される。テストパタン生成部は、メモリ部４１の各ＳＲＡＭに、「００００００００００」→「００００００００００」→「１１１１１１１１１１」→「１１１１１１１１１１」→「０１０１０１０１０１」→「０１０１０１０１０１」→「１０１０１０１０１０」→「１０１０１０１０１０」の順にテストデータを出力する。メモリ制御部３１は、テストパタン生成部から順次出力されるテストデータをメモリ部４１へ書き込みを行い、さらに書き込んだテストデータの読み出しを行う。
このように、「０」の上書き、「０」が書き込まれている状態での「１」の書き込み、「１」の上書き、「１」が書き込まれている状態での「０」の書き込みをメモリ部４１の各記憶領域に行い、その後、メモリ部４１の各記憶領域からデータを読み出す。また、メモリ部４１の各記憶領域に対する書き込み及び読み出し回数は８回となる。
また、この書き込み動作及び読み出し動作は、通常動作モード中に、ブランキング期間（図３参照）を用いて行うことができる。
そして、欠陥検出部５０及び欠陥救済部６０により、ＳＲＡＭの欠陥検出及び欠陥救済を行うことができる。また、いずれのＳＲＡＭのいずれの記憶領域が欠陥しているかを示す情報を、制御信号として制御Ｉ／Ｆを介して外部に出力してもよい。
以上説明したとおり、本実施形態によれば、テストパタンを用いてＳＲＡＭの欠陥検出処理及び欠陥救済処理を行うことができる。しかも、ブランキング期間中に行うので、通常動作モード中に欠陥検出処理及び欠陥救済処理を行うことができる。また、ＳＲＡＭにテストデータを書き込んだ後、所定時間後に読み出すように構成することで、時間経過に伴って生じる欠陥についても検出することができる。
また、本実施形態では、４種類のテストパタンで、「０」の上書き、「０」が書き込まれている状態での「１」の書き込み、「１」の上書き、「１」が書き込まれている状態での「０」の書き込みをメモリ部４１の各記憶領域に行うことができる。しかも、単位データが「００００００００００」，「１１１１１１１１１１」，「０１０１０１０１０１」，「１０１０１０１０１０」の４つであるため、テストパタン生成部の回路規模を最小限に抑えることができる。
なお、本実施形態において、他の用途に用いるテストパタン生成回路を用いる場合には、テストパタン生成部を新たに作成することなく、回路規模の増加を抑制し、設計コストの低減を図ることができる。
［３．その他の実施形態］
本発明に係る実施の形態について具体的に説明したが、本発明は上述した実施の形態に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。
例えば、それぞれのＳＲＡＭに対して、記憶する画素データのサイズ（３０ビット）ごとにアドレスを割り当てるように構成してもよい。そして、画素データを単位として、ＳＲＡＭへの読み出し／書き込み、及び、補正処理を行うように構成してもよい。
また、上述した実施形態では、ＳＲＡＭの数を４個としたがこの数は限定されない。ｍ＋１個（ｍは３以上の整数）のＳＲＡＭを備える場合、メモリ制御部３１は、（ｍ＋１）個のＳＲＡＭのうち、ｍ個のＳＲＡＭからの画素データの読み出しと、残りの１個のＳＲＡＭへの画素データの書き込みとを同時に行うことができる。また、補正処理部３２は、（ｍ−１）個のＳＲＡＭから読み出される画素データと画素アレイからの１個のデータに基づいて画素データの補正処理を行うことができる。
また、例えば、補正処理部３２において同期コードを付し、同期コード付加部３３を介さず画像Ｉ／Ｆ４４から出力するように構成してもよい。
また、上述した第１実施形態及び第２実施形態では、ＳＲＡＭを用いた固体撮像装置について説明したが、本発明はＤＲＡＭ等の他の記憶装置についても適用することができる。また、本発明は、音声データや動画データが記憶される記憶装置を有するデータ処理装置についても適用することができる。
０〜３ ＳＲＡＭ
１０ 画素アレイ部
３１ メモリ制御部
３２ 補正処理部
３３ 同期コード付加部
４４ 画像Ｉ／Ｆ
５０ 欠陥検出部
５１ 検出用画素データ保持部
５２ 検出器
６０ 欠陥救済部
６１ 欠陥アドレス保持部
６２ 制御部
６３ 救済用画素データ保持部
６４ セレクタ
１００ 固体撮像装置

Claims (6)

  1. それぞれ光電変換部を有する複数の画素を２次元方向に配置した画素アレイ部と、
    １以上のＳＲＡＭと、
    前記画素アレイ部から順次出力される画素データの前記ＳＲＡＭへの書き込み及び前記ＳＲＡＭからの読み出しを制御するメモリ制御部と、
    前記メモリ制御部により前記ＳＲＡＭから読み出された画素データの補正処理を行う補正処理部と、
    前記ＳＲＡＭの欠陥アドレスを検出する欠陥検出部と、
    前記メモリ制御部により前記ＳＲＡＭの欠陥アドレスに書き込まれる画素データを保持し、前記ＳＲＡＭの欠陥アドレスに書き込まれた画素データに替えて前記保持している画素データを前記補正処理部へ出力する欠陥救済部と、を備え、
    前記欠陥検出部は、
    前記ＳＲＡＭに書き込まれる画素データを一時的に保持する検出用画素データ保持部と、
    前記ＳＲＡＭから読み出された画素データと前記検出用画素データ保持部から読み出された画素データとが一致しないときに、前記ＳＲＡＭの欠陥アドレスを検出する検出器と、を有する固体撮像装置。
  2. 前記ＳＲＡＭを複数備え、各前記ＳＲＡＭに対応させて前記欠陥検出部と前記欠陥救済部とを設けた請求項１に記載の固体撮像装置。
  3. ｍ＋１個（ｍは３以上の整数）の前記ＳＲＡＭを備え、
    前記メモリ制御部は、前記ｍ＋１個のＳＲＡＭのうち、ｍ個のＳＲＡＭからの画素データの読み出しと、残りの１個のＳＲＡＭへの画素データの書き込みとを同時に行い、
    前記補正処理部は、（ｍ−１）個のＳＲＡＭから読み出される画素データと前記画素アレイ部からの１個の画素データに基づいて補正処理を行う請求項２に記載の固体撮像装置。
  4. 前記メモリ制御部は、
    前記画素アレイ部の各ラインの画素データを、０列目の画素データから画素データ単位で、前記ｍ＋１個のＳＲＡＭの１番目のＳＲＡＭからｍ＋１番目のＳＲＡＭまで順次繰り返し書き込み、
    前記ｍ＋１個のＳＲＡＭに書き込んだ画素データを、前記０列目の画素データから画素データ単位で、前記ｍ＋１個のＳＲＡＭの１番目のＳＲＡＭからｍ＋１番目のＳＲＡＭまで順次繰り返し読み出しを行う請求項３に記載の固体撮像装置。
  5. 前記欠陥検出部の検出器は、前記ＳＲＡＭから読み出された画素データと前記検出用画素データ保持部から読み出された画素データが一致しないときに、欠陥検出信号を前記欠陥救済部へ出力し、
    前記欠陥救済部は、
    前記欠陥検出部が前記欠陥検出信号を出力したときに、前記メモリ制御部によって読み出されている前記ＳＲＡＭのアドレスを、欠陥アドレスとして保持する欠陥アドレス保持部と、
    前記メモリ制御部により前記ＳＲＡＭの欠陥アドレスに書き込まれる画素データを保持する救済用画素データ保持部と、
    前記ＳＲＡＭから読み出される画素データと前記救済用画素データ保持部から読み出される画素データとを選択的に前記画像処理部へ出力する選択部と、
    前記メモリ制御部により前記ＳＲＡＭに対して前記欠陥アドレスでの画素データの読み出しがあると、前記画素データ保持部から画素データを読み出し、さらに、前記選択部を制御して、前記画素データ保持部から読み出された画素データを前記補正処理部へ出力させる制御部と、を有する請求項１〜４いずれか１項に記載の固体撮像装置。
  6. ＳＲＡＭと、
    前記ＳＲＡＭへの書き込み及び前記ＳＲＡＭからの読み出しを制御するメモリ制御部と、
    前記ＳＲＡＭの欠陥アドレスを検出する欠陥検出部と、
    前記メモリ制御部により前記ＳＲＡＭの欠陥アドレスに書き込まれるデータを保持し、前記ＳＲＡＭの欠陥アドレスに書き込まれたデータに替えて前記保持しているデータを出力する欠陥救済部と、を備え、
    前記欠陥検出部は、
    前記ＳＲＡＭに書き込まれるデータを一時的に保持する検出用データ保持部と、
    前記ＳＲＡＭから読み出されたデータと前記検出用データ保持部から読み出されたデータが一致しないときに、前記ＳＲＡＭの欠陥アドレスを検出する検出器と、を有するデータ処理装置。
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