KR100201245B1 - 데이터 전송 장치 및 다이나믹 반도체 메모리 디바이스 - Google Patents

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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

제1 및 제2 전원 전압(GND, Vcc)에 의해 전원을 받는 데이터 전송 장치에있어서, 데이터 출력 회로(1')는 제1상보 출력 신호를 발생하며, 큰 부하 용량을 갖는 데이터 전송회로(3')는 제1 상보 출력 신호를 전송하여 제2 상보 출력 신호를 발생하고, 중폭기 회로(5')는 제2 상보 출력 신호를 증폭하여 제3 상보 출력 신호를 발생한다. 제1 전송 게이트 회로(2)는 데이터 출력 회로와 데이터 전송 회로 사이에 접속된다. 제2 전송 게이트 회로(4)는 데이터 전송 회로와 증폭기 회로 사이에 접속된다. 제1, 제2 및 제3 상보 출력 신호는 제1 전압과 제2 전압 사이의 대략 중간 레벨 된다.

Description

데이터 전송 장치 및 다이나믹 반도체 메모리 디바이스
본 발명은 데이터 전송 장치에 관한 것이다.
종래 기술의 데이터 전송 장치에서, 데이터 출력 회로는제1 상보 출력 신호를 발생하며, 큰 부하 용량을 갖는 데이터 전송 회로는 상기 제1 상보 출력 신호를 발생 신호를 전송하여 제2 상보 출력 신호를 발생하고, 증폭기 전송 회로는 상기 제2 상보 출력신호를 증폭하여 제3 상보 출력 신호를 발생한다. 또한, 제1 전송 게이트 회로는 데이터 출력 회로와 데이터 전송 회로 사이에 접속되며, 제2 전송 회로는 데이터 전송 회로와 증폭기 회로 사이에 접속된다.
리셋 시간 기간 동안, 제1, 제2 및 제3 상보 출력 신호는 전원 전압(Vcc) 또는 접지 전압(GND)으로 된다. 이것은 이하 상세히 설명된다. 그러나, 상기 언급된 종래 기술의 데이터 전송 장치에서, 데이터 출력 회로의 출력신호 중 하나, 데이터 전송 회로의 출력 신호 하나, 및 증폭기 회로의 출력 신호 중 하나는 전원 전압(Vcc) 또는 접지 전압(GND)으로부터 스윙되기 때문에, 이들은 전원 전압(Vcc) 또는 접지 전위(GND)의 변동을 받으며, 따라서 잡음 여유가 줄어든다. 또한, 전력 소비는 큰 충전 또는 방전량에 기인하여 증가된다.
본 발명이 목적은 큰 잡음 여유 및 감소된 전력 소비를 갖춘 데이터 전송 장치를 제공하는 것이다.
본 발명에 따라서, 제1 및 제2 전원 전압에 의해 전원이 공급된 데이터 전송 장치에서 데이터 출력 회로는 제1 상보 출력 신호를 발생하며, 큰 부하 용량을 갖는 데이터 전송 회로는 제1 상보 출력 신호를 전송하여 제2 상보 출력 신호를 발생하며, 증폭기 회로는 제2상보 출력 신호를 증폭하여 제3 상보 출력 신호를 발생한다. 제1전송 게이트 회로는 데이터 출력 회로와 데이터 전송 회로 사이에 접속된다. 제2전송 게이트 회로는 데이터 전송 회로와 증폭기 회로 사이에 접속된다. 제1 , 제2및 제3 상보 출력 회로는 제1 전압과 제2 전압 사이의 대략 중간 레벨 Vcc/2로 되기도 한다.
따라서, 데이터 출력 회로의 출력 신호, 데이터 전송 회로의 출력 신호 및 증폭기 회로의 출력 신호는 레벨 Vcc/2로부터 스윙되며, 이들은 전원 전압의 변동을 받지 않아, 이에 따라 잡음 여유가 증가된다. 또한, 전력 소비는 작은 충전 또는 방전량에 기인하여 감소된다.
본 발명은 첨부한 도면을 참조하여, 종래 기술과 비교하여 이하 기술된 설명으로부터 명확하게 이해될 것이다.
제1도는 제1 종래 기술의 데이터 전송 장치를 도시한 블록 회로도.
제2a도 및 제2b도는 제1도의 장치의 출력을 도시한 타이밍도.
제3도는 제2 종래 기술의 데이터 전송 장치를 도시한 블록 회로도.
제4a도 및 제4b도는 제3도의 장치의 동작을 도시한 타이밍도.
제5도는 제3 종래 기술의 데이터 전송 장치를 도시한 블록 회로도.
제6도는 제5도의 감지 중폭기의 상세한 회로도.
제7도는 제5도의 전송 게이트 회로의 상세한 회로도.
제8도는 제5도의 데이터 라인 회로의 상세한 회로도.
제9도는 제5도의 독출 증폭기의 상세한 회로도.
제10도는 제5도의 기입 증폭기의 상세한 회로도.
제11a도 및 제11b도는 제5도의 장치의 동작을 도시한 타이밍도.
제12도는 본 발명에 따른 데이터 전송 장치의 제1 실시예를 도시한 블록 회로도.
제13도는 제12도의 장치의 동작을 도시한 타이밍도.
제14도, 제15a도 및 제15b도는 제12도의 장치의 수정예에 대한 블록 회로도.
제16도는 본 발명에 따른 데이터 전송 장치의 제2 실시예를 도시한 블록 회로도.
제17a도 및 제17b도는 제16도의 장치의 동작을 도시한 타이밍도.
제18a도, 제18b도, 제19a도 및 제19b도는 제16도의 장치의 수정예에 대한 블록 회로도.
제20도는 제13도의 타이밍도의 수정예의 타이밍도.
제21a도 및 제21b도는 Vcc 프리차징 회로, 등화기 회로 및 제12도 및 제16도의 Vcc 프리차징 등화기 회로에 대한 회로도.
제22도는 본 발명에 따른 데이터 전송 장치의 제3 실시예를 도시한 블록 회로도.
제23도는 제22도의 데이터 라인 회로의 상세한 회로도.
제24도는 제22도의 독출 증폭기의 상세한 회로도.
제25a도 및 제25b도는 제22도의 장치의 동작을 도시한 타이밍도.
제26도, 제27a도 및 제27b도는 제22도의 장치의 수정예에 대한 블록 회로도.
제28도는 제22, 26, 27a도 및 제27b도의 감지 중폭기의 회로도.
제29도는 제22, 26, 27a도 및 제27b도의 데이터 라인 회로의 회로도.
제30도는 제22, 26, 27a 및 27b도의 독출 증폭기의 회로도.
* 도면의 주요부분에 대한 부호의 설명
1' : 데이터 출력 회로 2, 2A, 4 : 전송 게이트 회로
3', 3'A : 데이터 전송 회로 5' : 증폭기 회로
13' : 데이터 라인 회로 15' : 독출 증폭기
바람직한 실시예를 설명하기 전에, 종래 기술의 데이터 전송 장치에 대해서 제1,2a도, 제2b도, 제3도, 제4a도, 제4b도, 제5도, 제6도, 제7도, 제8도, 제9도, 제10a도 및 제l0b도를 참조하여 설명한다.
제1도에서, 이 도면은 제1 종래 기술의 데이터 전송 장치를 도시한 것으로, 참조 부호1은 △Vl의 진폭을 갖는 2개의 상보 출력 신호를 발생하기 위한 데이터 출력 회로를 나타낸다. 데이터 출력 회로(1)의 상보 출력 신호는 전송 게이트 회로(2)를 통해 데이터 전송 회로(3)로 송신되어, △V2의 진폭을 갖는 2개의 상보 출력을 발생한다.
데이터 전송 회로(3)는 긴 접속부 등으로 구성된 큰 부하를 갖는다는 것에 유의하다. 데이터 전송 회로(3)의 상보 출력 신호는 전송 게이트 회로(4)를 통해 증폭기 회로(5)로 송신되어 7V3의 진폭을 갖는 2개의 상보 출력 신호를 발생한다. 또한, 제어 회로(6)는 데이터 출력 회로(7), 전송 게이트 회로(2), 데이터 전송 회로(3), 전송 게이트 회로(4) 및 증폭기 회로(5)에 접속된다. 데이터 출력 회로(1), 데이터 전송 회로(3) 및 증폭기 회로(5)각각은 프리차징 회로를 포함한다. 그러므로, 제어 회로(6)가 제어 신호(51)을 발생하여, 이를 데이터 출력 회로(1), 데이터 전송 회로(3) 및 증폭기 회로(5)로 송신할 때, 데이터 출력 회로(1)의 출력 신호, 데이터 전송 회로(3)의 출력 신호 및 증폭기 회로(5)의 출력 신호전원 전압(Vcc)으로 풀업되거나 접지 전위(GND)로 풀다운된다.
제1도의 데이터 전송 장치의 동작에 대해서 제2a 및 2b도를 참조하여 설명한다.
제2a도에서, 시간t2에서, 제어 회로(6)는 데이터 출력 회로(1)의 출력 신호, 데이터 전송 회로(3)의 출력 신호 및 증폭기 회로(5)의 출력 신호를 전원 전압(Vcc)까지 풀업하기 위해서 제어 신호(S1)을 발생한다. 이때, 제어 신호(S1)은 비활성화된다.
다음에, 시간 t3에서, 데이터 출력 회로(1)의 출력 신호의 진폭 △Vl은 Vcc-GND로 증가된다. 데이터 출력 회로(1)의 출력 신호 중 하나는 VCC로 유지되며, 다른 GND로 된다.
다음에, 시간 t3에서, 제어 회로(6)는 제어 신호(S2)를 발생하여 이를 전송 게이트 회로(2)로 송신한다. 결국, 전송 게이트 회로(2)는 데이터 출력 회로(1)의 출력 신호들은 데이터 전송 회로(3)로 전달하도록 개방된다. 그러므로, 데이터 전송 회로(2)의 출력 신호의 진폭 △V2이 중가된다. 데이터 전송 회로(3)의 출력 신호 중 하나는 VCC로 유지되며, 다른 것은 로우로 된다. 이 경우,
△V2 = ( Cl(Cl . C2)) Vcc
이며, 여기서 Cl은 데이터 출력 회로(1)의 출력 부하 용량이다. C는 데이터 전송회로(3)의 입력 부하 용량이다. 일반적으로, ClC2이기 때문에
△Vl △V2
이다. 이때 제어 신호(S2)는 비활성화된다.
다음에, 시간 t4에서, 제어 회로(6)는 제어 신호(S3)을 발생하여 이를 전송 게이트 회로(4)로 송신한다. 결국, 전송 게이트 회로(43)는 데이터 전송 회로(3)의 출력 신호를 증폭기 회로(4)로 전달하도록 개방된다. 그러므로, 증폭기 회로(4)의 출력 신호의 진폭 △V3이 중가된다. 이때에 제어 신호(S3)는 비활성화된다.
마지막으로, 시간 t5에서, 제어 회로(6)는 제어 신호(S4)를 발생하여 이를 증폭기 회로(5)로 송신한다. 결국, 증폭기 회로(5)의 출력 신호의 진폭 △V3은 Vcc-GND로 더 증가된다. 즉, 증폭기 회로(45)의 출력 신호중 하나는 Vcc로 유지되며, 다른 것은 GND로 된다. 이때에 제어 신호(S4)는 비활성화된다.
제2b도에서, 시간 tl에서, 제어 회로(6)는 데이터 출력 회로(1)의 출력 신호, 데이터 전송 회로(3)의 출력 신호 및 증폭기 회로(5)의 출력 신호를 접지 전압(GND)까지 다운하기 위해서 제어 신호(51)을 발생한다.
다음에, 시간 t2에서, 데이터 출력 회로(1)의 출력 신호의 진폭 △Vl은 Vcc-GND로증가된다. 즉, 데이터 출력 회로(1)의 출력 신호 중 하나는 GNB로 유지되며, 다른것은 VCC로 된다.
다음에, 시간 t3에서, 제어 회로(6)는 제어 신호(52)를 발생하여 이를 전송 게이트 회로(2)로 송신한다. 결국, 전송 게이트 회로(2)는 데이터 출력 회로(1)의 출력 신호들을 데이터 전송 회로(3)로 전달하도록 개방된다. 그러므로, 데이터 전송 회로(2)의 출력 신호의 진폭 △V2이 중가된다. 즉, 데이터 전송 회로(3)의 출력 신호 중 하나는 GND로 유지되며, 다른 것은 하이로 된다. 또한, 이 경우,
△V2 = ( Cl(Cl . C2)) Vcc
이며, 일반적으로, Cl C2이기 때문에
△Vl △V2
이다. 이때 제어 신호(S2)는 비활성화된다.
마지막으로, 시간 t4에서, 제어 회로(6)는 제어 신호(S3)을 발생하여 이를 전송 게이트 회로(4)로 송신한다. 결국, 전송 게이트 회로(4)는 데이터 전송 회로(3)의 출력신호를 증폭기 회로(5)로 전달하도록 개방된다. 그러므로, 증폭기 회로(5)의 출력신호의 진폭 △V3이 증가된다. 이때에 제어 신호(S3)은 비활성화된다.
마지막으로, 시간 t5에서, 제어 회로(6)는 제어 신호(S4)를 발생하여 이를 증폭기 회로(5)로 송신한다. 결국, 증폭기 회로(5)의 출력 신호의 진폭 △V3은 Vcc-GND로더 증가된다. 즉, 증폭기 회로(45)의 출력 신호중 하나는 Vcc로 유지되며, 다른 것은 GND로 된다. 이때에 제어 신호(S3)는 비활성화된다.
그러나, 제1도의 데이터 전송 장치에서, 데이터 전송 회로(1)의 출력 신호중 하나, 데이터 전송 회로(3)의 출력 신호 중 하나, 및 증폭기 회로(5)의 출력 신호 중 하나는 전원 전압(Vcc)과 접지 전압(GND)으로부터 스윙되기 때문에, 이들은 전원 전압(Vcc) 또는 접지 전압(GND)의 변동을 받아, 이에 따라 잡음 여유가 감소된다. 또한, 전력 소비는 큰 충전 또는 방전양에 기인하여 증가된다.
제2 종래 기술의 데이터 전송 장치를 도시한 제3도에서, 데이터 출력 회로(1')는 제1도의 데이터 출력 회로(1) 대신에 제공된다.
데이터 출력 회로(1')는 Vcc/2 프리차징 회로를 포함한다. 결국, 제2a도 및 제2b도에 대응하는 제4a도 및 제4b도에 도시한 바와 같이, 제어 회로(6)가 제어 신호(S1)를 발생하여 이를 데이터 출력 회로(1')로 전송할 때, 데이터 출력 회로(1)의 출력 신호는 Vcc/2로 되게 된다. 한편, 데이터 전송 회로(3)의 출력 신호 및 증폭기 회로(5)의 출력신호는 Vcc로 풀업되며(제4a도 참조) 또는 GND로 풀다운된다(제4b도 참조).
그러나, 제3도의 데이터 전송 장치에서도, 데이터 전송 회로(3)의 출력 신호중 하나, 및 증폭기 회로(5)의 출력 신호 중 하나는 전원 전압(Vcc)과 접지 전압(GND)으로부터 스윙되기 때문에, 이들은 전원 전압(Vcc) 또는 접지 전압(GND)의 변동을 받아, 이에 따라 잡음 여유가 감소된다. 또한, 전력 소비는 큰 충전 또는 방전양에 기인하여 증가된다.
제3 종래 기술의 데이터 전송 장치를 도시한 제5도에서 제3도의 제2 종래 기술의 데이터 전송 장치는 다이나믹 랜덤 액세스 메모리(DRAM) 디바이스에 적용된다. 즉 메모리 셀(MCll, MCl2‥‥)는 워드 라인(WLI, WL2‥‥)와 비트 라인(BLI, *BLl‥‥)(이하 *는 바를 의미함)간의 교차점에 설치된다. 감지 증폭기(1)는 제3도의 비트 라인(BLI과 *BLI)간의 작은 전위차를 감지한다. 즉, 증폭기(11)는 Vcc/2 충전회로를 포함한다. 또한, 전송 게이트 회로(12), 큰 부하 용량을 갖는 데이터 라인(Dl 및 *Dl)으로 형성된 데이터 라인 회로(13), 전송 게이트(14), 독출 증폭기(15)및 제어 회로(16)는 각각 제3도의 전송 게이트 회로(2), 데이터 전송 회로(3), 전송 게이트 회로(4), 증폭기 회로(5) 및 제어 회로(6)에 대응한다. 즉 데이터 라인 회로(13) 및 독출 증폭기(15)는 Vcc 프리차징 회로를 포함한다.
더욱이, 기입 중폭기(17)는 데이터 라인(13)에 접속된다.
제5도의 장치의 각부는 다음에 설명한다.
제5도의 감지 증폭기(11)의 상세한 회로도인 제6도에서, 감지 증폭기(11)는 비트 라인(BLI 및 *BLI)에 접속된 리셋팅 또는 프리차징 트랜지스터(QR1및 QR2)로 구성된다. 즉, 제어 회로(16)로부터의 제어 신호(S1)가 하이로 될 때, 비트 라인(BLI 및*BLI)의 전압은 Vcc/2로 된다. 또한, 감지 증폭기(11)는 구동 라인(ψSP)에 접속된 P채널 MOS 트랜지스터(QPI및 QP2) 및 구동 라인(ψSN)에 접속된 N 채널 MOS 트랜지스터(QN1및 QN2)로 형성된 플립플롭으로 구성된다. p 채널 MOS 트랜지스터(QSP)가 제어 회로(15)로부터의 제어 신호(S2)에 의해서 턴온될 때, 하이 전압 라인(( SP)은 Vcc로 된다. 한편, N 채널 MOS 트랜지스터(QSN)가 제어 신호(S2)에 의해서 턴온 된 때, 하이 전압 라인(QSN)은 GND로 된다.
제5도의 전송 게이트 회로 12(14)의 상세한 회로도인 제7도에서, 전송 게이트 회로12(14)는 제어 회로(15)로부터의 제어 신호 S3(S4)에 의해서 제어된 2개의 N-채널MOS 트랜지스터로 형성된다.
제5도의 데이터 라인 회로(13)의 상세한 회로도인 제8도에서, 데이터 라인 회로(13)는 각10각 데이터 라인(D2 및 *D2)에 접속된 리세팅 또는 프리차징 트랜지스터(Qr3 및 Qr4)로 구성 된다.
제5도의 독출 증폭기(15)의 상세한 회로도인 제9도에서, 독출 증폭기(15)는 전송 게이트회로(14)의 데이터 라인(D2 및 *D2)에 접속된 리세팅 또는 프리차징 트랜지스터(QR3및 QR4)로 구성된다. 즉, 제어 회로(16)로부터의 제어 신호(S1)가 하이로 될때, 데이터 라인(D2 및 *D2)의 전압은 Vcc로 된다. 또한, 독출 중폭기(15)는 감지증폭기(11)와 유사한 구성을 갖는다. 즉, 독출 증폭기(11)는 제6도의 트랜지스터(QP1, QP2, 및 QSR)에 각각 대옹하는 P 채널 MOS 트랜지스터(QR3, QR4, QRS), 및 제6도의 트랜지스터(QNI, QN2, 및 QSN)에 각각 대응하는 N 채널 MOS 트랜지스터(QN3, QN4, QN5)로 구성된다. 따라서, 독출 증폭기(15)는 제어 회로(16)로부터의 제어 신호(S5)에 의해서 제어되어 데이터 라인(D2 및 *D2) 사이의 전위차를 중폭한다.
제5도의 기입 증폭기(17)의 상세한 회로도인 제10도에서, 기입 증폭기(17)는 P채널 트랜지스터(QP6및 QP7) 및 N 채널 MOS 트랜지스터(QN6및 QN7)로 형성된 인버터로 구성된다. 트랜지스터(QP6및 QP7)는 제어 회로(16)로부터 말생된 제어 신호(56)에 의해서 제어된다. 따라서, 기입 증폭기(17)는 입력 데이터 신호(DN1및 DIN)에 따라 데이터 라인(Dl 및 *Dl)의 전압을 강제적으로 변경시킨다.
제5도의 데이터 전송 장치의 독출 동작을 제11a도를 참조하여 다음에 설명한다.
먼저, 시간 t1에서, 제어 회로(16)는 제어 신호(S1)를 발생하여 이를 감지 증폭기(11), 데이터 라인 회로(13) 및 증폭기 회로(15)로 송신한다. 결국, 비트 라인(BLI 및 *BLI)의 전압은 Vcc/2로 되며, 데이터 라인(Dl 및 *Dl)의 전압 및 데이터 라인(D2및 *D2)의 전압은 Vcc로 된다. 이때에 제어 신호(S1)은 비할성화된다.
다음에, 시간 t2에서, WLI과 같은 하나의 워드 라인이 선택되고, 이의 전압은 Vcc+α로 된다. 여기서 α는 메모리 셀의 임계 전압보다 충분히 크다. 결국,작은차이가 비트 라인(BLI 및 *BLI) 사이의 작은 전위차가 발생된다.
다음에, 시간 t3에서, 제어 회로(16)는 제어 신호(52)를 발생하여 이를 감지 증폭기(11)로 송신하므로서, 감지 중폭기(12)가 활성화된다. 결과적으로, BLI과 같은 비트 라인 중 한 라인의 전압은 Vcc로 되며, 다른 비트 라인(*BLI)의 전압은 GND로 된다.
다음에, 시간 t4에서, 제어 회로(16)는 제어 신호(S3)를 생성하여 이를 전송 게이트회로(12)로 송신한다. 결과적으로, 전송 게이트 회로(12)는 감지 증폭기(11)의 출력신호들을 데이터 라인 회로(13)로 전달하도록 개방된다. 그러므로, 데이터 라인(Dl및 *Dl)의 전압의 진폭이 증가된다. 이어서, 제어 신호(S3)가 비활성화된다. 즉, D1과 같은 데이터 라인 중 한 라인의 전압이 Vcc로 유지되며, *Dl과 같은 다른 데이터 라인의 전압은 로우로 된다.
다음에, 시간 t5에서, 제어 회로(16)는 제어 신호(S4)를 발생하여 이를 전송 게이트회로(14)로 송신한다. 결과적으로, 전송 게이트 회로(14)는 개방되어, 데이터 라인(D2 및 *D2)의 전압은 각각 데이터 라인(Dl 및 *Dl)의 전압과 동일하게 된다. 이어서, 제어 신호(S4)는 비활성화된다.
마직막으로, 시간 t6에서, 제어 회로(16)는 제어 신호(S5)를 발생하여 이를 독출 증폭기(15)로 송신하므로, 독출 증폭기(15)가 활성화된다. 결과적으로, D2와 같은 데이터 라인 중 한 라인의 전압은 Vcc로 유지되며, *D2와 같은 다른 데이터 라인의 전압은 GND로 된다.
제5도의 데이터 전송 장치의 기입 동작에 대해서 제11b도를 참조하여 설명한다.
먼저, 시간 tl에서, 제어 회로(16)는 제어 신호(S6)를 발생하여 이를 기입 증폭기(17)로 송신한다. 결과적으로, 기입 증폭기(17)는 데이터 라인(Dl 및 *Dl)의 전압을 입력 데이터(DIN및 DIN)에 따라 강제적으로 변경한다. 이어서, 제어 신호(S7)은 비활성화된다. 다음에 시간 t2에서, WLI과 같은 워드 라인 중 하나가 선택되어, 이의 전압이 Vcc+로 된다. 또한, 시간 t3에서, 제어 회로(16)는 제어 신호(S2)를발생하여 이를 감지 중폭기(11)로 송신함으로써 감지 증폭기(11)가 활성화된다.
다음에, 시간 t4에서, 제어 회로(16)는 제어 신호(S3)를 발생하여 이를 전송 게이트회로(12)로 보낸다. 결과적으로, 전송 게이트 회로(12)가 개방된다. 이때에, 제어신호(S2)는 비활성화된다.
전송 게이트 회로(12)가 개방될 때, 기입 증폭기(17)에 의해서 결정된 데이터 라인(Dl 및 Dl)의 전압은 시간 t3에서 비트 라인(BLI 및 *BLI)의 전압을 강제적으로 변경한다. 따라서, 선택된 메모리 셀의 내용값은 반전된다.
그러나, 제5도의 데이터 전송 장치에서도, 데이터 라인(Dl 및 *Dl) 중 하나와 데이터라인(D2 및 *D2) 중 하나는 전원 전압(Vcc)으로부터 스윙되기 때문에, 이들은 전원전압(Vcc)의 변동을 받으며, 따라서 잡음 여유가 감소된다. 또한, 전력 소비는 방전량에 기인하여 증가된다.
본 발명의 제1 실시예를 도시한 제12도에서, 데이터 전송 회로(3') 및 증폭기 회로(5')는 제3도의 데이터 전송회로(3) 및 증폭기 회로(5)를 대신하여 설치된다. 데이터 전송 회로(3') 및 증폭기 회로(5') 각각은 Vcc/2 프리차징 회로를 포함한다.
제12도의 데이터 전송 장치의 동작에 대해서 제13도를 참조하여 다음에 설명한다.
먼저, 시간 tl에서, 제어 회로(6)는 제어 신호(S1)를 발생하여 이를 데이터 출력 회로(1'), 데이터 전송 회로(3') 및 증폭기 회로(5')로 보낸다. 결국, 데이터 출력 회로(1)의 출력 신호, 데이터 전송 회로(3)의 출력 신호 및 증폭기 회로(5)의 출력신호는 Vcc/2로 된다. 이때에 제어 신호(S1)는 비활성화된다.
다음에, 시간 t2에서, 데이터 출력 회로(1)의 출력 신호의 진폭 △Vl은 Vcc-GND로 증가된다. 즉 데이터 출력 회로(1)의 출력 신호중 하나가 Vcc로 되며, 다른 것은 GND로 된다.
다음에, 시간 t3에서, 제 어 회로(6)는 제어 신호(S2)를 발생하여, 이를 전송 게이트 회로(2)로 전송한다. 결과적으로, 전송 게이트 회로(2)는 데이터 출력 회로(1)의 출력 신호를 데이터 전송회로(3)로 전달하도록 개방된다. 그러므로, 데이터 전송 회로(2)의 출력 신호의 진폭 △V2 증가된다. 즉, 데이터 전송 회로(3)의 출력 신호 중 하나는 더 높아지며, 다른 것은 더 낮아진다. 또한 이 경우,
△V2 = { Cl(Cl + C2)} Vcc
이며, 일반적으로, Cl C2이기 때문에
△Vl ＞△V2
이다. 이때 제어 신호(S2)는 비활성화된다.
마지막으로, 시간 t4에서, 제어 회로(6)는 제어 신호(S3)을 발생하여 이를 전송 게이트 회로(4)로 송신한다. 결국, 전송 게이트 회로(4)는 데이터 전송 회로(3)의 출력신호를 중폭기 회로(5)로 전달하도록 개방된다. 그러므로, 증폭기 회로(5)의 출력신호의 진폭 △V3이 Vcc - GND로 증가된다. 즉, 증폭기 회로(5)의 출력 신호는 Vcc로 되고, 다른 것은 GND로 된다. 이때에 제어 신호(S3)은 비활성화된다.
제l2도의 데이터 전송 장치에서, 데이터 출력 회로(1')의 출력 신호, 데이터 전송 회로(3')의 출력 신호 및 증폭기 회로(5')의 출력 신호는 전압 Vcc/2로부터 스윙하기 때문에, 이들은 전원 전압(Vcc) 또는 접지 전압(GND)의 변동을 받지 않고, 이에 따라 잡음 여유가 증가된다. 또한, 전력 소비는 작은 충전 및 방전량에 기인하여 감소 된다.
제12도의 데이터 전송 장치의 수정예를 도시한 제14도에서, 1401로 표시된 전송 게이트회로(2) 및 제12도의 데이터 전송 회로(3')와 동일 구성을 갖는 것으로서 1402로 표시된 전송 게이트 회로(2A) 및 데이터 전송 회로(3'A)가 제12도에 소자들에 부가된다. 이 경우,
△V2 △V2' 이다.
또한, 각각 전송 게이트 회로 및 데이터 전송 회로를 포함하는 3개 이상의 직렬 회로 구성이 제12도의 데이터 전송 회로(3')와 전송 게이트 회로(4) 사이에 접속될 수 있다.
제12도의 데이터 전송 장치의 또 다른 수정예를 도시한 제15a도 및 제15b도에서, 1501로 표시된 전송 게이트 회로(2), 데이터 전송 회로(3'), 전송 게이트 회로(4) 및 제12도의 증폭기 회로(5')와 동일한 구성을 갖는 것으로서 1502로 표시된 전송 게이트 회로(2B), 데이터 전송 회로(3'B), 전송 게이트 회로(4B) 및 증폭기 회로(5'B)는 제12도의 소자들에 부가된다.
또한, 각각 전송 게이트 회로, 데이터 전송 회로, 전송 게이트 회로 및 중폭기 회로를 포함하는 3개 이상의 직렬 회로 구성이 제12도의 증폭기 회로(5')의 후단에 접속될 수 있다.
본 발명의 제2 실시예를 도시한 제16도에서, 제12도의 데이터 출력 회로(1')와 동일 구성을 갖는 데이터 출력 회로(1) 및 증폭기 회로(5')와 동일한 구성을 갖는 중폭기 회로(5)는 제12도의 소자들에 부가되며, 이것은 양방향 데이터 전송을 실현하는 것이다. 즉 입력/출력 회로는 데이터 출력 회로(1') 및 증폭기 회로(5)로 구성된다. 또 다른 입력/출력 회로는 데이터 출력 회로(1) 및 증폭기 회로(5')로 형성된다.
데이터 출력 회로(1')에서 증폭기 회로(5')로의 데이터 전송은 제13도와 동일한 제17a도에 도시되 었다. 제어 회로(6)로부터 발생된 제어 신호들의 시퀀스는 S1-S3-S4이다. 이 경우, 데이터 출력 회로(1')는 활성화되고, 데이터 출력 회로(1)는 비활성화된다.
출력 회로(1)에서 증폭기 회로( 5)로의 데이터 전송은 제17b도에 도시되었다. 즉, 제어 회로(6)으로부터 발생된 제어 신호의 시권스는 S1- S3 - S2 - S5이다. 이 경우, 데이터 출력 회로(1)는 활성화되고, 데이터 출력 회로(1')는 비활성화된다. 제16도의 데이터 전송 장치의 수정예를 도시한 제18a도 및 제18b도에서, 1801로 표시된 전송 게이트 회로(2) 및 제16도의 데이터 전송 회로(3')와 동일 구성을 갖는 것으로서 1802로 표시된 전송 게이트 회로(2A) 및 데이터 전송 회로(3'A)가 제16도에 소자들에 부가된다. 이 경우,
△V2 △V2' 이다.
또한, 각각 전송 게이트 회로 및 데이터 전송 회로를 포함하는 3개 이상의 직렬 회로 구성이 제16도의 데이터 출력 회로(1')와, 증폭기 회로(5)와 전송 게이트 회로(4)사이에 접속될 수 있다.
제18a도 및 제18b도에서, 데이터 출력 회로(1')에서 증폭기 회로(5')로의 데이터 전송이 수행될 때, 제어 회로(5)로부터 발생된 제어 신호의 시퀀스는 S1- S2 - S3 - S4 -S5다.
한편, 출력 회로(1)에서 증폭기 회로(5)로의 데이터 전송이 수행될 때, 제어 회로(5)로부터 발생된 제어 신호의 시권스는 S1- S4 - S3 - S2 - S6이 된다.
제16도의 데이터 전송 장치의 또 다른 수정예를 도시한 제19a도 및 제19b도에서, 1901로 표시된 전송 게이트 회로(2), 데이터 전송 회로(3'), 전송 게이트 회로(4), 증폭기 회로(5'), 및 제16도의 데이터 출력 회로(1)와 동일한 구성을 갖는 것으로서 1902로 표시된 전송 게이트 회로(2B), 데이터 전송 회로(3'B), 전송 게이트 회로(4B), 증폭기 회로(5'B), 및 데이터 출력 회로(1B)는 제16도의 소자들에 부가된다.
또한, 각각 전송 게이트 회로, 데이터 전송 회로, 전송 게이트 회로, 증폭기 회로, 및 데이터 출력 회로를 포함하는 3개 이상의 직렬 회로 구성이 제16도의 증폭기 회로(5') 및 데이터 출력 회로(11)의 후단에 접속될 수 있다.
상기 기술된 제1 및 제2 실시예에서, 전송 게이트 회로를 제어하기 위한 제어 신호S2, S3, S4, 및 S5는 Vcc로 된다. 그러나, 전송 게이트 회로가 제7도에 도시된 바와같이 N 채널 MOS 트랜지스터로 형성되면, 제어 신호 S2, S3, S4, 및 S5는 Vcc +7로 되며, 여기서 a는 N 채널 MOS 트랜지스터의 임계 전압보다 큰 것으로, 이것은 효과적으로 데이터 전송을 수행한다. 이 경우 제13도의 타이밍도는 제20도으로 수정된다.
또한, 상기 기술된 제1 및 제2 실시예에서, 1과 같은 데이터 출력 회로, 3'와 같은 데이터 전송 회로 및 증폭기 회로(5') 각각은 제21a도에 도시된 바와 같은 Vcc/2 프리차징 회로를 포함하나, 제21b도에 도시된 바와 같이, 등화기 회로가 Vcc/2 프리차징 회로에 부가될 수 있다. 제21b도에 도시한 바와 같은 등화기 회로는 전력 소비를 감소시키는데 도움이 됨에 유념한다.
본 발명의 제3 실시예를 도시한 제22도에서, 제12도의 제2 실시예의 장치는 DRAM 디바이스에 적용된다. 데이터 라인 회로(13') 및 독출 증폭기(15')는 각각 제5도의 데이터 라인 회로(13) 및 독출 중폭기(15) 대신에 제공된다.
제23도에 도시한 바와 같이, 독출 증폭기(13')는 제어 신호(51)에 응답하여 동작되는 Vcc/2 프리차징 회로를 포함한다. 또한, 제24도에 도시한 바와 같이, 데이터 라인 회로(15')는 제어 신호(51)에 응답하여 동작되는 Vcc/2 프리차징 회로를 포함한다.
제22도의 데이터 전송 장치의 독출 동작에 대해서 제25a도를 참조하여 다음에 설명한다.
먼저, 시간 tl에서, 제어 회로(16)는 제어 신호(S1)를 발생하여 이를 감지 증폭기(11), 데이터 라인 회로(13') 및 증폭기 회로(15')로 보낸다. 결국, 비트 라인 (BL1및 BLI)의 전압은 Vcc/2로 된다. 또한, 데이터 라인(D1 및 *D1)전압 및 데이터 라인(D2 및 *D2)의 전압은 Vcc/2로 된다. 이때에 제어 신호(S1)는 비활성화된다.
다음에, 시간 t2에서, WL1과 같은 한 워드 라인이 선택되어 이의 전압은 Vcc +α로 된다. 결국, 비트 라인(BLI 및 *BLI)간에 작은 전위차가 발생 된다.
다음에, 시간 t3에서, 제어 회로(16)는 제어 신호(S2)를 발생하여 이를 감지 증폭기(11)로 송신하므로서, 감지 증폭기(12)가 활성화된다. 결과적으로, BLI과 같은 한비트 라인의 전압은 VCC로 되고, 다른 비트 라인(*BLI)의 전압은 GND로 된다.
다음에, 시간 t4에서, 제어 회로(16)는 제어 신호(S3)를 생성하여 이를 전송 게이트회로(12)로 송신한다. 결과적으로, 전송 게이트 회로(12)는 감치 증폭기(11)의 출력신호들을 데이터 라인 회로(13r)로 전달하도록 개방된다. 그러므로, 데이터 라인(Dl 및 *Dl)의 전압의 진폭이 증가된다. 이 경우, Dl과 같은 데이터 라인의 전압이 약간 높아지며, *Dl과 같은 다른 데이터 라인의 전압은 약간 낮아진다. 이때의, 제어 신호(S3)은 비활성화된다.
다음에, 시간 t5에서, 제어 회로(16)는 제어 신호(S4)를 발생하여 이를 전송 게이트회로(14)로 송신한다. 결과적으로, 전송 게이트 회로(14)는 개방되어, 데이터 라인(D2 및 *D2)의 전압은 각각 데이터 라인(Dl 및 *Dl)의 전압에 근접하게 된다. 이어서, 제어 신호(S4)는 비활성화된다.
마직막으로, 시간 t6에서, 제어 회로(16)는 제어 신호(S5)를 발생하여 이를 독출 증폭기 (15')로 보냄으로서, 독출 증폭기(15')가 활성화된다. 결국, D2와 같은 데이터 라인 중 하나의 전압은 VCc로 되고, *D2와 같은 다른 데이터 라인의 전압은 GND로 된다.
제22도의 데이터 전송 장치의 기입 동작에 대해서 제25b도를 참조하여 다음에 설명한다. 먼저, 시간 tl에서, 제어 회로(16)는 제어 신호(S6)를 발생하여 이를 기입 증폭기(17)로 송신한다. 결과적으로, 기입 증폭기(17)는 데이터 라인(D1 및 D1)의 전압을 입력 데이터(DIN및 *DIN)에 따라 강제적으로 변경한다. 이때에, 제어 신호(S6)는 비활성화된다.
다음에 시간 t2에서, WLI과 같은 워드 라인 중 하나가 선택되어, 이의 전압이 VCC +α로 된다. 또한, 시간 t3에서, 제어 회로(16)는 제어 신호(S2)를 발생하여 이를 감지 증폭기(11)로 송신함으로써 감지 증폭기(11)가 활성화된다.
다음에, 시간 t4에서, 제어 회로(16)는 Vcc +α를 갖는 제어 신호(S3)를 발생하여 이를 전송 게이트 회로(12)로 보낸다. 결과적으로, 전송 게이트 회로(12)가 개방된다.
이때에, 제어 신호(S3)는 비활성화된다.
전송 게이트 회로(12)가 개방될 때, 기입 중폭기(17)에 의해서 결정된 데이터 라인(Dl 및 *Dl)의 전압은 시간 t5에서 비트 라인(BLI 및 *BLI)의 전압을 강제적으로 변경한다. 따라서, 선택된 메모리 셀의 내용값은 반전된다.
제22도의 데이터 전송 장치에서, 데이터 라인(Dl 및 *Dl) 중 하나와 데이터 라인(D2및 *D2) 중 하나는 전원전압(Vcc/2)으로부터 스윙되기 때문에, 이들은 전훤 전압(VCC) 또는 접지 전압 GND의 변동을 받지 않고, 따라서 잡음 여유가 증가된다.
또한, 전력 소비는 작은 충전 및 방전량에 기인하여 감소된다.
제22도의 데이터 전송 장치의 수정예를 도시한 제26도에서, 2601로 표시된 제22도의 데이터 라인 회로(13')와 전송 게이트 회로(14)와 동일한 구성을 갖는 것으로서 2602로 표시된 데이터 라인 회로(13'A) 및 전송 게이트 회로(14A)는 제22도의 소자들에 부가된다.
또한, 각각 전송 게이트 회로, 데이터 전송 회로를 포함하는 3개 이상의 직렬 회로구성이 제22도의 데이터 전송 회로(12)와 증폭기 회로(15') 사이에 접속될 수 있다.
제22도의 데이터 전송 장치의 또 다른 수정예를 도시한 제27a도 및 제27b도에서, 2701로 표시된 데이터 라인 회로(13'), 전송 게이트 회로(14), 증폭기 회로(18) 및 전송 게이트회로(19)와 동일한 구성을 갖는 것으로서 2702로 표시된 데이터 라인 회로(13'B), 전송 게이트 회로(14B), 증폭기 회로(18B) 및 전송 게이트 회로(19B)가 제공된다.
또한, 각각 데이터 라인 회로, 전송 게이트 회로, 증폭기 회로 및 데이터 전송 회로를 포함하는 3개 이상의 직렬 회로 구성이 제22도의 전송 게이트 회로(22)의 후단에접속될 수 있다.
또한, 상기 기술된 제3 실시예에서, 감치 증폭기(11), 13'와 같은 데이터 라인 회로,및 독출 증폭기 회로(15') 각각은 Vcc/2 프리차징 회로를 포함하나, 제28, 29도 및 제30도에 도시한 바와 같이, 등화기 회로는 Vcc/2 프리차징 회로에 부가될 수 있다. 제28, 20도 및 제30도에 도시한 등화기 회로는 전력 소비를 감소시키는 데 도움이 됨에 유념한다.
상기 설명한 바와 같이, 본 발명에 따라서, 데이터 라인 전압은 전원 전압 및 접지전압의 변동을 받지 않으므로, 잡음 여유는 증가될 수 있다. 또한, 전력 소비는 작은 충전 및 방전량에 기인하여 감소될 수 있다.

Claims (25)

  1. 제1 전원 전압(GND) 및 이 제1 전원 전압보다 높은 제2 전원 전압(Vcc)에 의해 전원을 받는 데이터 전송 장치에 있어서, 제1 상보 출력 신호를 발생하는 데이터 출력 회로(1'); 큰 부하 용량을 갖는 것으로서, 상기 제1 상보 출력 신호를 전송하여 제2 상보 출력신호를 발생하는 데이터 전송 회로(3'); 상기 제2 상보 출력 신호를 증폭하여 제3 상보 출력 신호를 발생하는 증폭기 회로(5'); 상기 데이터 출력 회로와 상기 데이터 전송 회로 사이에 접속된 제1 전송 게이트회로(2); 상기 데이터 전송 회로와 상기 증폭기 회로 사이에 접속된 제2 전송 게이트 회로(4); 및 상기 제1, 제2 및 제3 상보 출력 신호가 상기 제1 전압과 제2 전압 사이의 대략 중간 레벨이 되게 하는 수단을 포함하는 것을 특징으로 하는 데이터 전송 장치.
  2. 제1항에 있어서, 상기 수단은 상기 제1, 제2 제3 상보 신호의 라인을 상기 중간레벨로 프리차징하는 프리차징 회로를 포함하는 것을 특징으로 하는 데이터 전송장치 .
  3. 제2항에 있어서, 상기 수단은 상기 제1 상보 출력 신호를 등화하는 제1 등화기 회로; 상기 제2 상보 출력 신호를 등화하는 제2 등화기 회로; 및 상기 제3상보 출력 신호를 등화하는 제3 등화기 회로를 더 포함하는 것을 특징으로 하는 데이터 전송 장치.
  4. 제1항에 있어서, 상기 데이터 출력 회로, 상기 데이터 전송 회로 및 상기 증폭기 회로 각각은 상기 수단을 포함하는 것을 특징으로 하는 데이터 전송 장치.
  5. 제1항에 있어서, 상기 제1 및 제2 전송 게이트 회로와 상기 수단에 접속된 제어 회로(6)를 더 포함하며, 상기 제어 회로는 상기 수단을 제어하기 위한 제1 제어 신호(S1), 상기 제1 제어 신호의 발생 후에 상기 제1 전송 게이트 회로를 턴온하기 위한 제2 제어 신호(S2) 및 상기 제2 제어 신호의 발생 후에 상기 제2 전송 게이트 회로를 턴온하기 위한 제3제어 신호(S3)을 발생하는 것을특징으로 하는 데이터 전송 장치.
  6. 제1항에 있어서, 상기 제1 및 제2 전송 게이트 회로는 N 채널 MOS 트랜지스터를 포함하며, 상기 N 채널 MOS 트랜지스터는 상기 제2 전압보다 높은 전압에 의해 제어되는 것을 특징으로 하는 데이터 전송 장치.
  7. 제1항에 있어서, 부가된 전송 게이트 회로(2A) 및 부가된 데이터 전송 회로(3'A)로 구성된 적어도 하나의 직렬 회로를 더 포함하며, 상기 직렬 회로는 상기 데이터 전송 회로와 상기 증폭기 회로 사이에 접속되며, 상기 부가된 데이터 전송 회로는 제4 상보 출력 신호를 발생하며, 상기 수단은 상기 제4 상보 출력 신호가 대략 상기 중간 레벨로 되게하는 것을 특징으로 하는 데이터 전송 장치.
  8. 제1항에 있어서, 제3 전송 게이트 회로(2B), 부가된 데이터 전송 회로(3'B), 제4 전송 게이트 회로(4B) 및 부가된 증폭기 회로(5'B)로 구성된 적어도 하나의 직렬 회로를 더 포함하여, 상기 직렬 회로는 상기 중폭기 회로에 접속되며,상기 부가된 데이터 전송 회로는 제4상보 출력 신호를 발생하며, 상기 부가된 증폭기 회로는 제5 상보 출력 신호를 발생하며, 상기 수단은 상기 제4 및 제5 상보 출력 신호가 대략 상기 중간 레벨로 되게하는 것을 특징으로 하는 데이터 전송 장치.
  9. 제1 전원 전압(GND) 및 이 제1 전원 전압보다 높은 제2 전원 전압(Vcc)에 의해 전원을 받는 데이터 전송 장치에 있어서, 제1 상보 출력 신호를 발생하는 제1 데이터 출력 회로(1') 및 제2 상보 출력 신호를 발생하기 위한 제1 증폭기 회로(5)를 포함하는 제1 입력/출력 회로; 제3 상보 출력 신호를 발생하는 제2 데이터 출력 회로(1) 및 제4 상보 출력 신호를 발생하기 위한 제2 증폭기 회로(5')를 포함하는 제2 입력/출력 회로; 큰 부하 용량을 갖는 것으로서, 상기 제1 상보 출력 신호를 전송하여 제5상보 출력 신호를 발생하며, 상기 제3 상보 출력 신호를 전송하여 제6 상보 출력 신호를 발생하는 데이터 전송 회로(3'); 상기 제1 입력/출력 회로와 상기 데이터 전송 회로 사이에 접속된 제1 전송 게이트회로(2); 상기 데이터 전송 회로와 상기 제2 입력/출력 회로 사이에 접속된 제2 전송 게이트회로; 및 상기 제1, 제2, 제3, 제4, 제5, 및 제6 상보 출력 신호가 상기 제1 전압과 제2 전압사이의 대략 중간 레벨로 되게 하는 수단을 포함하는 것을 특징으로 하는 데이터 전송 장치.
  10. 제9항에 있어서, 상기 수단은 상기 제1, 제2, 제3, 제4, 제5 및 제6 상보 신호의 라인들을 상기 중간 레벨로 프리차징하는 프리차징 회로를 포함하는 것을 특징으로 하는 데이터 전송 장치.
  11. 제10항에 있어서, 상기 수단은 상기 제1 상보 출력 신호를 등화하는 제1 등화기 회로; 상기 제2 상보 출력 신호를 등화하는 제2 등화기 회로; 상기 제3 상보 출력 신호를 등화하는 제3 등화기 회로; 상기 제4 상보 출력 신호를 등화하는 제4 등화기 회로; 및 상기 제5 및 제6 상보 출력 신호를 등화하는 제5 등화기 회로를 포함하는 것을 특징으로 하는 데이터 전송 장치.
  12. 제9항에 있어서, 상기 제1 및 제2 데이터 출력 회로, 상기 데이터 전송 회로 및 상기 제1 및 제2 증폭기 회로 각각은 상기 수단을 포함하는 것을 특징으로 하는 데이터 전송 장치.
  13. 제9항에 있어서, 상기 제1 및 제2 전송 게이트 회로와 상기 수단에 접속된 제어 회로(6)를 더 포함하며, 상기 제어 회로는 상기 수단을 제어하기 위한 제1 제어 신호(S1), 상기 제1 제어 신호의 발생 후에 상기 제1 및 제2 전송 게이트 회로 중 하나를 턴온하기 위한 제2제어 신호(S2), 및 상기 제2 제어 신호의 발생 후에 상기 제1 및 제2 전송 게이트회로 중 다른 하나를 턴온하기 위한 제3 제어 신호(S3)을 발생하는 것을 특징으로 하는 데이터 전송 장치.
  14. 제9항에 있어서, 상기 제1 및 제2 전송 게이트 회로는 N 채널 MOS 트랜지스터를 포함하며, 상기 N 채널 MOS 트랜지스터는 상기 제2 전압보다 전압에 의해 제어되는 것을 특징으로 하는 데이터 전송 장치.
  15. 제9항에 있어서, 부가된 전송 게이트 회로(2A) 및 부가된 데이터 전송 회로(3'A)로 구성된 적어도 하나의 직렬 회로를 더 포함하며, 상기 직렬 회로는 상기 데이터 전송 회로와 상기 제2 입력/출력 회로 사이에 접속되며, 상기 부가된 데이터 전송 회로는 제6 및 제7 상보 출력 신호를 발생하며, 상기 수단은 상기 제5 및 제6 상보 출력 신호가 대략 상기 중간 레벨로 되게 하는 것을 특징으로 하는 데이터 전송 장치.
  16. 제9항에 있어서, 제3 전송 게이트 회로(2B), 부가된 데이터 전송 회로(3´B), 제4 전송 게이트 회로(4B) 및 제3 입력/출력 회로로 구성된 적어도 하나의 직렬 회로를 더 포함하며, 상기 직렬 회로는 상기 입력/출력 회로에 접속되며, 상기 부가된 데이터 전송 회로는 제5 및 제6 상보 출력 신호를 발생하며, 상기 제3 입력/출력 회로는 제7 및 제8 상보 출력 신호를 발생하며, 상기 수단은 상기 제5 내지 제8 상보 출력 신호가 대략 상기 중간 레벨로 되게 하는것을 특징으로 하는 데이터 전송 장치.
  17. 제1 전원 전압(GND) 및 이 제1 전원보다 높은 제2 전원 전압(Vcc)에 의해 전원을 받는 다이나믹 반도체 메모리 디바이스에 있어서, 복수의 비트 라인 쌍(BLI, .BLl); 상기 비트 라인 중 선택된 라인에 접속되어 제1 상보 출력 신호를 발생하는 감지 증폭기 (11); 큰 부하 용량을 갖는 것으로서, 상기 제1 상보 출력 신호를 전송하여 제2 상보 출력 신호를 발생하는 데이터 라인 회로(13');상기 제2 상보 출력 신호를 증폭하여 제3 상보 출력 신호를 발생하는 독출 증폭기회로(15'); 상기 감지 증폭기와 상기 데이터 라인 회로 사이에 접속된 제1 전송 게이트 회로(12); 상기 데이터 전송라인 회로와 상기 독줄 증폭기 회로 사이에 접속된 제2 전송 게이트 회로(14); 및 상기 제1, 제2 및 제3 상보 출력 신호가 상기 제1 전압과 제2 전압 사이의 대략 중간 레벨로 되게 하는 수단을 포함하는 것을 특징으로 하는 다이나믹 반도체 메모리 디바이스.
  18. 제17항에 있어서, 상기 수단은 상기 제1, 제2 및 제3 상보 신호의 라인들을 상기 중간 레벨로 프리차징하는 프리차징 회로를 포함하는 것을 특징으로 하는 다이나믹 반도체 메모리 디바이스.
  19. 제18항에 있어서, 상기 수단은 상기 제1 상보 출력 신호를 등화하는 제1 등화기 회로; 상기 제2 상보 출력 신호를 등화하는 제2 등화기 회로; 및 상기 제3상보 출력 신호를 등화하는 제3등화기 회로를 더 포함하는 것을 특징으로 하는 다이나믹 반도체 메모리 디바이스.
  20. 제17항에 있어서, 상기 감지 증폭기, 상기 데이터 라인 회로 및 상기 독출 증폭기 각각은 상기 수단을 포함하는 것을 특징으로 하는 다이나믹 반도체 메모리 디바이스.
  21. 제17항에 있어서, 상기 제1 및 제2 전송 게이트 회로 및 상기 수단에 접속된 제어회로(16)를 더 포함하며, 상기 제어 회로는 상기 수단을 제어하기 위한 제1 제어 신호(S1), 상기 제1 제어 신호의 발생 후에 상기 감지 증폭기를 활성화시키기 위한 제2 제어 신호(S2), 상기 제2 제어 신호의 발생 후에 상기 제1 전송 게이트 회로를 턴온하기 위한 제3 제어 신호(S3), 상기 제3 제어 신호의 발생 후에 상기 제2 전송 게이트 회로를 턴온하기 위한 제4 제어 신호(S4), 및 상기 제4 제어 신호의 발생 후에 상기 독출 증폭기를 활성화시키기 위한 제5 제어 신호(S5)를 발생하는 것을 특징으로 하는 다이나믹 반도체 메모리 디바이스.
  22. 제18항에 있어서, 상기 데이터 라인 회로에 접속된 기입 증폭기(17)를 더 포함하며, 상기 제어 회로는 상기 감지 증폭기를 활성화시키기 위한 제7 제어 신호(S2) 및 상기 제7 제어 신호의 발생 후에 상기 제1 전송 게이트 회로를 턴온하기 위한 제8 제어 신호(S3)를 발생하기는 것을 특징으로 하는 다이나믹 반도체 메모리 디바이스.
  23. 제17항에 있어서, 상기 제1 및 제2 전송 게이트 회로는 N 채널 MOS 트랜지스터를 포함하며, 상기 N 채널 MOS 트랜지스터는 상기 제2 전압보다 전압에 의해 제어되는 것을 특징으로 하는 다이나믹 반도체 메모리 디바이스.
  24. 제17항에 있어서, 부가된 데이터 라인 회로(13'A) 및 제3 전송 게이트 회로(14A)로 구성된 적어도 하나의 직렬 회로를 더 포함하며, 상기 직렬 회로는 상기 제2 전송 게이트 회로와 상기 독출 증폭기 회로 사이에 접속되며, 상기 부가된 데이터 전송 회로는 제4 상보 출력 신호를 발생하며, 상기 수단은 상기 제4 상보 출력 신호가 대략 상기 중간 레벨로 되게하는 것을 특징으로 하는 다이나믹 반도체 메모리 디바이스.
  25. 제17항에 있어서, 상기 제2 전송 게이트 회로에 접속된 제1 증폭기 회로(18); 및 상기 제1 증폭기 회로에 접속된 제3 전송 게이트 회로(18)를 더 포함하며, 상기 디바이스는 부가된 데이터 라인 회로(13'B), 제4 전송 게이트 회로(14B), 제2 증폭기 회로(18B) 및 제5 전송 게이트 회로(19B)로 구성된 적어도 하나의 직렬 회로를 더 포함하며, 상기 직렬 회로는 상기 독출 증폭기 회로에 접속되며, 상기 부가된 데이터 라인 회로는 제4상보 출력 신호를 발생하며, 상기 수단은 상기 제4상보 출력 신호가 대략 상기 중간 레벨로 되게하는 것을 특징으로 하는 다이나믹 반도체 메모리 디바이스.
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