JPH0969771A - データ転送装置 - Google Patents

データ転送装置

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JPH0969771A
JPH0969771A JP7248674A JP24867495A JPH0969771A JP H0969771 A JPH0969771 A JP H0969771A JP 7248674 A JP7248674 A JP 7248674A JP 24867495 A JP24867495 A JP 24867495A JP H0969771 A JPH0969771 A JP H0969771A
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Abstract

(57)【要約】 【課題】データ転送時の充放電による消費電力を小さく
する。 【解決手段】相補信号を用いてデータの出力を行うデー
タ出力回路と、前記データ出力回路の相補信号のデータ
を転送するデータ転送部と、前記データ転送部の相補信
号のデータを増幅する増幅回路と、前記データ出力回路
と前記データ転送部との間の接続を制御する第１のトラ
ンスファゲートと、前記増幅回路と前記データ転送部と
の間の接続を制御する第２のトランスファゲートと、上
記各回路を中間電位レベルにプリチャージ・イコライズ
するプリチャージ・イコライズ回路と、から構成され
る。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明はデータ転送装置に関
し、特に半導体装置においてデータ転送を行うためのデ
ータ転送装置に関する。
【０００２】
【従来の技術】半導体装置において、データ線対を用い
てデータ転送を行う場合、データ線対を共に電源レベル
もしくは接地レベルにプリチャージし、一方のデータ線
のみをスイングさせてデータ転送を行う技術が一般的に
用いられている。
【０００３】図１６に、従来のデータ転送装置の構成の
一例を示す。
【０００４】図１６を参照して、従来のデータ転送装置
は、データを出力するデータ出力回路３７と、出力デー
タを転送するデータ転送部３８と、データ転送部３８か
ら送られてくる小振幅のデータを増幅する増幅回路３９
と、データ出力回路３７とデータ転送部３８との間の接
続を制御する第１のトランスファゲート４０と、データ
転送部３８と増幅回路３９との間の接続を制御する第２
のトランスファゲート４１と、データ転送部３８を電源
レベルまたは接地レベルにプリチャージするプリチャー
ジ回路４２と、から構成されている。
【０００５】次に、図１７に示す波形図を参照して、図
１６に示した従来回路の動作を説明する。
【０００６】図１７（Ａ）、図１７（Ｂ）はデータ転送
部３８をそれぞれ電源レベルにプリチャージされた後の
データ出力回路３７、データ転送部３８、及び増幅回路
３９の出力波形を図中左、真中、右欄に示している。
【０００７】まず、プリチャージ回路４２によりデータ
転送部３８を電源レベルにプリチャージする。
【０００８】その後、データ出力回路３７から相補型の
データを出力し、この出力データがフルスイングしてか
ら第１のトランスファゲート４０を導通させ、データを
データ転送部３８に伝達する。
【０００９】この時、データ出力回路３７の容量（即ち
出力負荷容量）をＣ１、データ転送部３８の容量（即ち
入力容量）をＣ２、データ出力回路３７におけるデータ
の電位をＶ、データ転送部３８のデータの電位をＶ２と
すると、データ転送部３８のデータの電位Ｖ２は次式
(1)で与えられる。
【００１０】 Ｖ２＝｛Ｃ１／（Ｃ１＋Ｃ２）｝×Ｖ …(1)
【００１１】ここで、一般的に容量Ｃ１に比べて容量Ｃ
２の方が大きいため、データ転送部３８の電位Ｖ２は、
図１７に模式的に示すように小振幅のデータとなる（デ
ータ転送部３８が電源電位又は接地電位にプリチャージ
されている場合とも小振幅データとなる）。
【００１２】第２のトランスファゲート４１を導通させ
て、この小振幅のデータを増幅回路３９に入力し、増幅
回路３９では小振幅のデータを電源レベルまで増幅して
出力している。
【００１３】次に、図１８に半導体メモリに用いられて
いるデータ転送回路の一例をブロック図にて示す。
【００１４】図１８を参照して、複数本のワード線４
３、これらワード線４３と絶縁されて交差する複数本の
ビット線対４４、並びにこれらビット線対４４及びワー
ド線４３の交差部にそれぞれ対応して設けられ、対応す
るワード線４３が選択レベルのときに対応するビット線
対４４への記憶データの読み出し及び対応するビット線
からのデータの記憶を行うメモリセル４５を複数有する
半導体メモリにおいて、ビット線対４４のデータを増幅
するセンスアンプ４６と、センスアンプ４６で増幅した
相補信号のデータを転送するデータ線対４７と、データ
線対４７の出力データを増幅するデータアンプ４８と、
センスアンプ４６とデータ線対４７との接続を制御する
第１のトランスファゲート４９と、データ線対４７とデ
ータアンプ４８との接続を制御する第２のトランスファ
ゲート５０と、データ線対４７を電源レベルにプリチャ
ージするプリチャージ回路５１と、メモリセル４５へデ
ータを書き込むための書き込み回路５２と、から構成さ
れている。
【００１５】次に、図１９に示した波形図を参照して、
図１８に示した従来回路の動作を説明する。図１９
（Ａ）、図１９（Ｂ）は読み出し動作と書き込み動作を
それぞれ示している。
【００１６】データの読み出しは、まずプリチャージ回
路５１によりデータ線対４７を電源電圧レベルにプリチ
ャージし、ワード線４３を選択して、メモリセル４５か
らデータをビット線対４４に読み出し、センスアンプ４
６はビット線対４４のデータを入力しこれを所定レベル
に増幅し、第１のトランスファゲート４９を導通状態と
して相補信号のデータをデータ線対４７に伝達する。
【００１７】この時、データ線対４７の一方のみが電源
電圧から所定レベルに引き落とされる。
【００１８】その後、データ線対４７の電位差が所定レ
ベルに達した時点で第２のトランスファゲート５０を導
通状態とし、データアンプ４８へデータを伝達し、第２
のトランスファゲート５０を非導通状態にした後にデー
タアンプ４８にてデータを所定レベルに増幅して出力す
る。
【００１９】データの書き込みは、ワード線４３を選択
して、メモリセル４５からデータをビット線対４４に読
み出し、第１のトランスファゲート４９を導通状態にし
て、書き込み回路５２からデータ線対４７を通してセン
スアンプ４６を強制的に反転させ、ビット線対４４から
メモリセル４５へのデータの書き込みを行う。
【００２０】
【発明が解決しようとする課題】上述した従来のデータ
転送回路においては、プリチャージされた電源レベルま
たは接地レベルからデータ信号をスイングさせる構成と
され、電源電位変動または接地電位変動等の影響を受け
易く、このためノイズマージン（雑音余裕度）が狭くな
るという問題を有している。
【００２１】また、大きな負荷を駆動するため、プリチ
ャージ時及びデータ伝送時の充放電による消費電力が大
きくなるという問題がある。
【００２２】したがって、本発明の目的は、上記従来技
術の問題点を解決し、プリチャージ時及びデータ転送時
の充放電による消費電力を小さくするデータ転送装置を
提供することにある。
【００２３】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、相補信号を用いてデータの出力を行う出
力回路と、前記データ出力回路の相補信号のデータを転
送するデータ転送部と、前記データ転送部の相補信号の
データを増幅する増幅回路と、前記データ出力回路と前
記データ転送部との間の接続を制御する第１のトランス
ファゲートと、前記増幅回路と前記データ転送部との間
の接続を制御する第２のトランスファゲートと、上記各
回路を中間電位レベルにプリチャージ及びイコライズす
るプリチャージ・イコライズ回路と、を備えることを特
徴とするデータ転送装置を提供する。
【００２４】本発明のデータ転送装置においては、デー
タを転送する際に、前記プリチャージ・イコライズ回路
により少なくとも前記データ出力回路、前記データ転送
部、及び前記増幅回路のデータ線対を中間電位レベルに
プリチャージ及びイコライズした後、前記データ出力回
路がデータを出力し、前記第１のトランスファゲートを
導通状態として前記データ出力回路の出力データを前記
データ転送部に伝達し、前記データ転送部にデータを出
力した時点で前記第２のトランスファゲートを導通状態
とし、前記増幅回路で所定レベルに増幅して出力する構
成としてもよい。
【００２５】本発明に係るデータ転送装置は、相補信号
を用いてデータの出力を行うデータ出力回路の後段に、
第１のトランスファゲートと、相補信号のデータを転送
するデータ転送部と、からなる回路を複数縦続形態に接
続したデータ転送回路を備え、前記データ転送回路と前
記増幅回路との間の接続を制御する第２のトランスファ
ゲートと、上記各回路を中間電位レベルにプリチャージ
及びイコライズするプリチャージ・イコライズ回路と、
を備える構成としてもよい。
【００２６】また、本発明に係るデータ転送装置は、相
補信号を用いてデータの出力を行う前記データ出力回路
の後段に、第１のトランスファゲートと、相補信号のデ
ータを転送するデータ転送部と、第２のトランスファゲ
ートと、前記データ転送部の出力データを増幅する増幅
回路と、からなる回路を複数縦続形態に接続し、上記各
回路を中間電位レベルにプリチャージ及びイコライズす
るプリチャージ・イコライズ回路と、を備える構成とし
てもよい。
【００２７】本発明は、相補信号を用いてデータの増幅
を行いデータの入出力を行う第１のデータ入出力回路
と、前記データ入出力回路の相補信号の入出力データを
転送するデータ転送部と、前記データ転送部と相補信号
を用いてデータの増幅を行いデータの入出力を行う第２
のデータ入出力回路と、前記第１のデータ入出力回路と
前記データ転送部との間の接続を制御する第１のトラン
スファゲートと、前記第２のデータ入出力回路と前記デ
ータ転送部との間の接続を制御する第２のトランスファ
ゲートと、上記各回路を中間電位レベルにプリチャージ
及びイコライズするプリチャージ・イコライズ回路と、
を備えることを特徴とするデータ転送装置を提供する。
【００２８】本発明のデータ転送装置においては、デー
タを転送する際に、前記プリチャージ・イコライズ回路
により少なくとも前記第１のデータ入出力回路、前記デ
ータ転送部、及び前記第２のデータ入出力回路のデータ
線対を中間電位レベルにプリチャージ及びイコライズし
た後、前記第１のデータ入出力回路または前記第２のト
ランスファゲートがデータを出力し、前記第１のトラン
スファゲートまたは前記第２のトランスファゲートを導
通状態として、前記第１のデータ入出力回路または前記
第２のデータ入出力回路の出力データを前記データ転送
部に伝達し、前記データ転送部のデータ線対にデータを
出力した時点で前記第２のトランスファゲートまたは前
記第１のトランスファゲートを導通状態とし、前記第２
のデータ入出力回路または前記第１のデータ入出力回路
で所定レベルに増幅して出力する構成としてもよい。
【００２９】また、本発明のデータ転送装置は、相補信
号を用いてデータの増幅を行いデータの入出力を行う前
記第１のデータ入出力回路の後段に、第１のトランスフ
ァゲートと、相補信号のデータを転送するデータ転送部
からなる回路を複数縦続形態に接続したデータ転送回路
と、前記データ転送回路とデータの増幅を行いデータの
入出力を行う第２のデータ入出力回路との間の接続を制
御する第２のトランスファゲートと、を備え、上記各回
路を中間電位レベルにプリチャージ及びイコライズする
プリチャージ・イコライズ回路と、を備える構成として
もよい。
【００３０】さらに、本発明のデータ転送装置は、相補
信号を用いてデータの増幅を行いデータの入出力を行う
前記第１のデータ入出力回路の後段に、第１のトランス
ファゲートと、相補信号のデータを転送するデータ転送
部と、第２のトランスファゲートと、前記データ転送部
と相補信号とを用いてデータの増幅を行いデータの入出
力を行う第２のデータ入出力回路と、からなる回路を複
数縦続形態に接続し、上記各回路を中間電位レベルにプ
リチャージ及びイコライズするプリチャージ・イコライ
ズ回路と、を備える構成としてもよい。
【００３１】本発明のデータ転送装置は、前記第１のト
ランスファゲートと前記第２のトランスファゲートにｎ
ＭＯＳＦＥＴを用いる際に、電源電圧より高い電圧を前
記第１のトランスファゲートと前記第２のトランスファ
ゲートに印加してもよい。
【００３２】本発明は、複数本のワード線と、前記ワー
ド線と絶縁されて交差する複数本のビット線と、前記ビ
ット線及び前記ワード線の交差部にそれぞれ対応して設
けられ、対応するワード線が選択レベルのとき対応する
ビット線への記憶データの読み出し及び対応するビット
線からのデータの記憶を行う複数のメモリセルと、を有
する半導体メモリにおいて、ビット線対のデータを増幅
するセンスアンプと、前記センスアンプで増幅した相補
信号のデータを転送するデータ線対と、前記データ線対
の出力データを増幅するデータアンプと、前記ビット線
対と前記センスアンプとの接続を制御する第１のトラン
スファゲートと、前記センスアンプと前記データ線対と
の接続を制御する第２のトランスファゲートと、前記デ
ータ線対と前記データアンプとの接続を制御する第３の
トランスファゲートと、上記各回路を中間電位レベルに
プリチャージ及びイコライズするプリチャージ・イコラ
イズ回路と、を備えることを特徴とするデータ転送装置
を提供する。
【００３３】本発明においては、データを読み出す際
に、前記プリチャージ・イコライズ回路により少なくと
も前記ビット線対、前記センスアンプ出力、前記データ
線対、及び前記データアンプ出力を中間電位レベルにプ
リチャージ及びイコライズし、前記第１のトランスファ
ゲートに電源電圧より高い電圧を印加して導通状態にし
た後、前記ワード線を選択して前記メモリセルからデー
タを前記ビット線対に読み出し、前記センスアンプでデ
ータを所定レベルに増幅し、前記第２のトランスファゲ
ートを導通状態として相補信号のデータを前記データ線
対に伝達し、データ線対の電位差が所定レベルに達した
時点で前記第２のトランスファゲートを非導通状態に
し、前記第２のトランスファゲートを非導通状態にし、
前記第３のトランスファゲートを導通状態にして相補信
号のデータを前記データアンプに伝達し、前記第３のト
ランスファゲートを非導通状態にし、前記データアンプ
でデータを所定レベルに増幅して出力する構成としても
よい。
【００３４】また、本発明においては、データを書き込
む際に、前記プリチャージ・イコライズ回路により少な
くとも前記ビット線対、前記センスアンプ出力、前記デ
ータ線対、及び前記データアンプ出力を中間電位レベル
にプリチャージ及びイコライズし、前記第１のトランス
ファゲートに電源電圧より高い電圧を印加して導通状態
にした後、前記ワード線を選択して前記メモリセルから
データを前記ビット線対に読み出し、前記データアンプ
を所定レベルにし、前記第３のトランスファゲートを導
通状態にし、前記データ線対が所定レベルに達した時点
で前記第３のトランスファゲートを非導通にし、前記第
１のトランスファゲートを非導通状態にした後、前記第
２のトランスファゲートを導通状態にし、前記センスア
ンプに相補信号のデータを伝達し、前記第２のトランス
ファゲートを非導通状態にし、前記センスアンプでデー
タを所定レベルに増幅した時点で前記第１のトランスフ
ァゲートに電源電圧より高い電圧を印加して導通状態に
して前記メモリセルへ書き込みを行う構成としてもよ
い。
【００３５】本発明においては、前記センスアンプと前
記データ線対との接続を制御する前記第２のトランスフ
ァゲートの後段に、相補信号のデータを転送するデータ
線対と、前記データ線対と第３のトランスファゲートか
らなる回路を複数縦続接続形態に接続してなるデータ転
送回路と、前記データ転送回路の相補信号のデータを増
幅するデータアンプと、上記各回路を信号電圧の中間電
位レベルにプリチャージ及びイコライズするプリチャー
ジ・イコライズ回路と、を備える構成としてもよい。
【００３６】さらに、本発明においては、前記センスア
ンプと前記データ線対との接続を制御する前記第２のト
ランスファゲートの後段に、相補信号のデータを転送す
るデータ線対と、前記データ線対のデータを増幅する前
記増幅回路と、前記データ線対と増幅回路との接続を制
御する第３のトランスファゲートと、前記増幅回路と次
段との接続を制御する第４のトランスファゲートと、か
らなる回路を複数縦続接続形態に接続し、上記各回路を
中間電位レベルにプリチャージ及びイコライズするプリ
チャージ・イコライズ回路と、を備える構成としてもよ
い。
【００３７】そして、本発明においては、前記センスア
ンプと前記データ線対との接続を制御する前記第２のト
ランスファゲートに電源電圧より高い電圧を印加しても
よい。
【００３８】
【作用】本発明によれば、データを中間電位を中心にス
イングさせる構成としたことにより、中間電位から電位
を上昇させるデータ線はデータ線対の間に必要な電位の
１／２の電荷を供給するのみであり、中間電位から電位
を下げるデータ線は電荷を捨てる（放電する）だけであ
るため、必要な電位の１／２の電荷をデータ線に充電す
ればよい。
【００３９】また、プリチャージにおいても相補信号を
用いるため、データ線対をイコライズ（平衡、等化）す
ることにより、中間レベルに設定できる。このため、例
えば充放電による消費電力を小さくできる。その際、相
補型データ線対のプリチャージを制御する回路と例えば
データ線対間に挿入されデータ線対の接続を制御するト
ランスファゲートからなる平衡回路等でデータ線対をプ
リチャージ及びイコライズすることができる。
【００４０】さらに、本発明によれば、中間電位を中心
にデータ信号をスイングさせる構成としたことにより、
電源電位または接地電位にプリチャージした場合と比べ
てノイズマージンを広くすることができる。
【００４１】
【発明の実施の形態】図面を参照して、本発明の実施形
態を以下に説明する。
【００４２】
【実施形態１】図１に本発明の一実施形態に係るデータ
転送装置の構成を示す。
【００４３】図１を参照して、本実施形態は、相補信号
を用いてデータの出力を行うデータ出力回路１と、相補
信号のデータを転送するデータ転送部２と、データ転送
部２から伝送される小振幅の相補信号を増幅する増幅回
路３と、データ出力回路１とデータ転送部２との間の接
続を制御する第１のトランスファゲート４と、増幅回路
３とデータ転送部２との間の接続を制御する第２のトラ
ンスファゲート５と、データ出力回路１、データ転送部
２、及び増幅回路３を信号振幅の中間電位レベルにプリ
チャージ及びイコライズするプリチャージ・イコライズ
回路（「中間電位プリャージ回路」ともいう）６から構
成されている。
【００４４】次に、図２に示す動作波形図を参照して、
本実施形態の動作について説明する。
【００４５】まず、プリチャージ・イコライズ回路６に
よりデータ出力回路１、データ転送部２、及び増幅回路
３の出力端を中間電位レベルにプリチャージ及びイコラ
イズする。
【００４６】その後、データ出力回路１から相補信号の
データを出力し、この相補型のデータ信号がフルスイン
グしてから、第１のトランスファゲート４を導通させ
て、データ出力回路１の出力データをデータ転送部２に
伝達する。
【００４７】この時、データ出力回路１の容量（即ち出
力負荷容量）をＣ１、データ転送部２の容量（即ち入力
容量）をＣ２、データ出力回路１における中間電位との
電位差をＶ′、及びデータ転送部２における中間電位と
の電位差をＶ２′とすると、データ転送部２における中
間電位との電位差Ｖ２′は次式（２）で与えられる。
【００４８】 Ｖ２′＝｛Ｃ１／（Ｃ１＋Ｃ２）｝×Ｖ′ …（２）
【００４９】データ転送部２の出力がＶ２′のレベルに
達した時点で第２のトランスファゲート５を導通させ、
この小振幅のデータＶ２′を増幅回路３に入力し、増幅
回路３で電源レベル及び接地レベルに増幅して出力す
る。
【００５０】本実施形態においては、データを中間電位
を中心にスイングさせるため、中間電位から電位を下げ
る方は電位（電荷）を接地側に捨てるのみ（すなわち放
電するのみ）であり、充放電による消費電力は従来の装
置に比べ１／２に低減することができる。
【００５１】また、プリチャージにおいても、相補型の
信号をイコライズするので、消費電力も小さくできる。
【００５２】本実施形態においては、図３に示すよう
に、相補信号を用いてデータの出力を行うデータ出力回
路１の後段に、第１のトランスファゲート４、相補信号
のデータを転送するデータ転送部２からなる転送回路７
を複数縦続形態に接続し（図では転送回路７、７′の２
段構成が示されている）、転送回路群の最終段７′と増
幅回路３との間の接続を制御する第２のトランスファゲ
ート５を備え、データ出力回路１、データ転送部２、増
幅回路３、及び転送回路７の各データ転送部２を中間電
位レベルにプリチャージ及びイコライズするプリチャー
ジ・イコライズ回路８を備えた構成としてもよい。
【００５３】本実施形態においては、図４に示すよう
に、相補信号を用いてデータの出力を行うデータ出力回
路１の後段に、第１のトランスファゲート４と、相補信
号のデータを転送するデータ転送部２と、第２のトラン
スファゲート５と、増幅回路３と、からなる転送回路９
を複数縦続形態に接続し（図では転送回路９、９′の２
段構成が示されている）、各転送回路９のそれぞれの回
路を振幅の中間電位にプリチャージ及びイコライズする
プリチャージ・イコライズ回路１０を備えた構成として
もよい。
【００５４】
【実施形態２】本発明の第２の実施形態に係るデータ転
送装置の構成を図５に示す。
【００５５】図５を参照して、本実施形態は、相補信号
を用いてデータの増幅を行いデータの入出力を行う第１
のデータ入出力回路１１と、データ入出力回路の相補信
号の入出力データを転送するデータ転送部１２と、相補
信号を用いてデータの増幅を行いデータの入出力を行う
第２のデータ入出力回路１３と、第１のデータ入出力回
路１１とデータ転送部１２との間の接続を制御する第１
のトランスファゲート１４と、第２のデータ入出力回路
１３とデータ転送部１２との間の接続を制御する第２の
トランスファゲート１５と、第１のデータ入出力回路１
１、データ転送部１２、及び第２のデータ入出力回路１
３の出力端をそれぞれ中間電位レベルにプリチャージ及
びイコライズするプリチャージ・イコライズ回路（「中
間電位プリチャージ回路」ともいう）１６と、から構成
されている。
【００５６】図６の動作波形を参照して、本実施形態の
動作について説明する。図６（Ａ）は、第１のデータ入
出力回路１１から第２のデータ入出力回路１３へのデー
タ転送の様子を模式的に示す図であり、図６（Ｂ）は、
第２のデータ入出力回路１３から第１のデータ入出力回
路１１へのデータ転送の信号振幅の様子を模式的に示す
図である。
【００５７】まず、プリチャージ・イコライズ回路１６
により第１のデータ入出力回路１１、データ転送部１
２、及び第２のデータ入出力回路１３の出力端を中間電
位レベルにプリチャージ及びイコライズする。
【００５８】その後、第１のデータ入出力回路１１また
は第２のデータ入出力回路１３から相補信号のデータを
出力し、この信号がフルスイングしてから第１のトラン
スファゲート１４または第２のトランスファゲート１５
を導通させて、第１のデータ入出力回路１１または第２
のデータ入出力回路１３の出力データをデータ転送部１
２に伝達する。
【００５９】データ転送部１２の出力が所定レベルに達
した時点で、第２のトランスファゲート１５または第１
のトランスファゲート１４を導通させ、小振幅のデータ
を第２のデータ入出力回路１３または第１のデータ入出
力回路１１に入力し、電源レベル及び接地レベルに増幅
して出力する。
【００６０】本実施形態においては、図７に示すよう
に、相補信号を用いてデータの増幅を行いデータの入出
力を行う第１のデータ入出力回路１１の後段に、第１の
トランスファゲート１４、相補信号のデータを転送する
データ転送部１２からなる転送回路１７を複数縦続形態
に接続し（図では転送回路１７、１７′を２段接続した
構成が示されている）、相補信号を用いてデータの増幅
を行いデータの入出力を行う第２のデータ入出力回路１
３と、転送回路１７′と第２のデータ入出力回路１３と
の間の接続を制御する第２のトランスファゲート１５
と、第１のデータ入出力回路１１、データ転送部１２、
第２のデータ入出力回路１３、及び転送回路１７、１
７′の各データ転送部１２を中間電位レベルにプリチャ
ージ及びイコライズするプリチャージ・イコライズ回路
１８と、を備えてなる構成としてもよい。
【００６１】また、本実施形態においては、図８に示す
ように、相補信号を用いてデータの増幅を行いデータの
入出力を行う第１のデータ入出力回路１１の後段に、第
１のトランスファゲート１４と、相補信号のデータを転
送するデータ転送部１２と、第２のトランスファゲート
１５と、相補信号を用いてデータの増幅を行いデータの
入出力を行う第２のデータ入出力回路１３と、からなる
転送回路１９を複数縦続形態に接続し（図では転送回路
１９、１９′を２段接続した構成が示されている）、各
転送回路１９のそれぞれの回路（データ転送部及びデー
タ入出力回路）を振幅の中間電位にプリチャージ及びイ
コライズするプリチャージ・イコライズ回路２０からな
る構成としてもよい。
【００６２】上記した本発明の第１の実施形態（図１参
照）または第２の実施形態（図５参照）においては、図
９（Ａ）に示すように、第１のトランスファゲート４、
１４と第２のトランスファゲート５、１５にｎチャネル
ＭＯＳ電界効果トランジスタ（ｎＭＯＳＦＥＴ）を用い
た際には、第１のトランスファゲート４、１４と、第２
のトランスファゲート５、１５には電源電圧より高い電
圧を印加してもよい（図９（Ｂ）参照）。その際、ｎＭ
ＯＳＦＥＴからなるトランスファゲートは、例えば、ト
ランスファゲートの導通を制御する信号が、電源
（ＶDD）にゲートが接続された第２のｎＭＯＳＦＥＴを
介して、トランスファゲートのゲート端子に接続される
ように構成し、まずトランスファゲートの導通を制御す
る信号を高電位としてトランスファゲートのゲート端子
をＶDD−ＶT（但しＶTはｎＭＯＳＦＥＴのしきい値電
圧）にまで充電して浮遊状態とした後、トランスファゲ
ートの入力電位が接地からＶDDに上昇した際に、トラン
スファゲートのゲート電位がゲート容量を通じてＶDD＋
ＶT以上に到達し、このため出力電位が入力電位に応じ
てＶDDまで上昇し、電圧振幅の損失なく信号を伝達でき
ることになる。
【００６３】
【実施形態３】本発明の第３の実施形態の構成を図１０
に示す。図１０には、本発明の実施形態に係る半導体メ
モリの構成がブロック図にて示されている。
【００６４】図１０を参照して、複数のワード線２１
と、これらのワード線２１と絶縁されて交差する複数本
のビット線対２２と、これらのビット線対２２及びワー
ド線２１の交差部にそれぞれ対応して設けられ、対応す
るワード線２１が選択レベルのとき対応するビット線対
２２への記憶データの読み出し及び対応するビット線対
２２からのデータの記憶を行うメモリセル２３を複数備
え、ビット線対２２のデータを増幅するセンスアンプ２
４と、センスアンプ２４で増幅した相補信号のデータを
転送するデータ線対２５と、データ線対２５の出力デー
タを増幅するデータアンプ２６と、ビット線対２２とセ
ンスアンプ２４との接続を制御する第１のトランスファ
ゲート２７と、センスアンプ２４とデータ線対２５との
接続を制御する第２のトランスファゲート２８と、デー
タ線対２５とデータアンプ２６との接続を制御する第３
のトランスファゲート２９と、ビット線対２２、データ
線対２５、及びデータアンプ２６の出力端を中間電位レ
ベルにプリチャージ及びイコライズするプリチャージ・
イコライズ回路３０と、から構成されている。
【００６５】図１１に示す波形図を参照して、本実施形
態に係る半導体メモリのデータ読み出し動作について説
明する。
【００６６】データ読み出しは、プリチャージ・イコラ
イズ回路３０によりビット線対２２、センスアンプ２４
の出力端、データ線対２５、及びデータアンプ２６の出
力端を中間電位レベルにプリチャージ及びイコライズ
し、第１のトランスファゲート２７（の制御端子）に電
源電圧より高い電圧を印加して導通状態にした後、ワー
ド線２１を選択してメモリセル２３からデータをビット
線対２２に読み出す。
【００６７】ビット線対２２に読み出された小振幅のデ
ータはセンスアンプ２４により電源レベル及び接地レベ
ルに増幅される。
【００６８】その後、第２のトランスファゲート２８を
導通状態として、相補信号のデータをデータ線対２５に
伝達し、データ線対２５の電位差が所定レベルに達した
時点で第２のトランスファゲート２８を非導通状態と
し、第３のトランスファゲート２９を導通状態にして相
補信号のデータをデータアンプ２６に伝達する。
【００６９】そして、第３のトランスファゲート２９を
非導通状態にし、データアンプ２６でデータを電源レベ
ル及び接地レベルに増幅して出力する。
【００７０】次に、図１２に示す波形図を参照して、本
実施形態に係る半導体メモリのデータ書き込み動作につ
いて説明する。
【００７１】データ書き込みは、プリチャージ・イコラ
イズ回路３０によりビット線対２２、センスアンプ２４
の出力端、データ線対２５、及びデータアンプ２６の出
力端を中間電位レベルにプリチャージ及びイコライズ
し、第１のトランスファゲート２７に電源電圧より高い
電圧を印加して導通状態にした後、ワード線２１を選択
してメモリセル２３からデータをビット線対２２に読み
出す。
【００７２】そして、データアンプ２６の出力端（相補
型信号出力端）を電源レベルと接地レベルにし、第３の
トランスファゲート２９を導通状態とし、データ線対２
５が所定レベルに達した時点で第３のトランスファゲー
ト２９を非導通状態とし、第１のトランスファゲート２
７を非導通状態とした後、第２のトランスファゲート２
８を導通状態として、データ線対２５の小振幅の相補信
号のデータをセンスアンプ２４に伝達する。
【００７３】センスアンプ２４の出力端が所定のレベル
に達した時点で、第２のトランスファゲート２８を非導
通状態にし、センスアンプ２４で小振幅のデータを電源
レベル及び接地レベルに増幅し、第１のトランスファゲ
ート２７に電源電圧より高い電圧を印加して導通状態に
してメモリセル２３へ書き込みを行う。
【００７４】本実施形態においては、図１３に示すよう
に、センスアンプ２４とデータ線対２５との接続を制御
する第２のトランスファゲート２８の後段に、相補信号
のデータを転送するデータ線対２５、第３のトランスフ
ァゲート２９からなる転送回路３１を複数縦続接続形態
に接続し（図では２段の転送回路３１、３１′を示して
いる）、転送回路３１′から伝達される相補信号のデー
タを増幅するデータアンプ２６、ビット線対２２、デー
タ線対２５、データアンプ２６の出力端、各転送回路３
１のデータ線対２５を中間電位レベルにプリチャージ及
びイコライズするプリチャージ・イコライズ回路３２か
らなる構成としてもよい。
【００７５】また、本実施形態においては、図１４に示
すように、センスアンプ２４とデータ線対２５の接続を
制御する第２のトランスファゲート２８の後段に、相補
信号のデータを転送するデータ線対２５と、データ線対
２５のデータを増幅する増幅回路３３と、データ線対２
５と増幅回路３３との接続を制御する第３のトランスフ
ァゲート２９と、増幅回路３３と次段の接続を制御する
第４のトランスファゲート３４と、からなる転送回路３
５を複数縦続接続形態に接続し（図では２段の転送回路
３５、３５′を示している）、転送回路３５′から伝達
される相補信号のデータを増幅するデータアンプ２６、
及びビット線対２２、データ線対２５、データアンプ２
６の出力端、各転送回路３５のデータ線対２５と増幅回
路３３を中間電位レベルにプリチャージ及びイコライズ
するプリチャージ・イコライズ回路３６を備えてなる構
成としてもよい。
【００７６】本実施形態においては、図１５に示すよう
に、センスアンプ２４とデータ線対２５の接続を制御す
るｎＭＯＳＦＥＴからなる第２のトランスファゲート２
８には電源電圧より高い電圧を印加してもよい。
【００７７】
【発明の効果】以上説明したように、本発明は、データ
を中間電位を中心にスイングさせる構成としたことによ
り、中間電位から上げるデータ線はデータ線対間に必要
な電位の１／２の電荷を供給するのみであり、下げるデ
ータ線は電荷を捨てるだけであるので、必要な電位の１
／２の電荷をデータ線に充電すればよい。また、プリチ
ャージにおいても相補信号を用いるため、データ線対を
イコライズすることにより中間レベルにできる。このた
め、本発明によれば、充放電による消費電力を低減する
ことができるという効果を有する。
【００７８】さらに、本発明によれば、中間電位を中心
にデータ信号をスイングさせる構成としたことにより、
電源電位または接地電位にプリチャージした場合と比べ
てノイズマージンを広くすることができるという効果を
有する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の構成を示す図であ
る。
【図２】本発明の第１の実施形態の動作を説明する波形
図である。
【図３】本発明の第１の実施形態の変形を示す図であ
る。
【図４】本発明の第１の実施形態の別の変形を示す図で
ある。
【図５】本発明の第２の実施形態の構成を示す図であ
る。
【図６】本発明の第２の実施形態の動作を説明する波形
図である。
【図７】本発明の第２の実施形態の変形を示す図であ
る。
【図８】本発明の第２の実施形態の別の変形を示す図で
ある。
【図９】本発明の第１、２の実施形態における第１及び
第２のトランスファゲートの態様を示す図である。
【図１０】本発明の第３の実施形態の構成を示す図であ
る。
【図１１】本発明の第３の実施形態の読み出し動作を説
明する波形図である。
【図１２】本発明の第３の実施形態の書き込み動作を説
明する波形図である。
【図１３】本発明の第３の実施形態の変形を示す図であ
る。
【図１４】本発明の第３の実施形態の別の変形を示す図
である。
【図１５】本発明の第３の実施形態におけるトランスフ
ァゲートの態様を示す図である。
【図１６】データ転送装置の第１の従来例の構成を示す
図である。
【図１７】第１の従来例の動作を説明する図である。
【図１８】データ転送装置の第２の従来例の構成を示す
図である。
【図１９】第２の従来例の動作を説明する図である。
【符号の説明】
１、３７ データ出力回路 ２、１２、３８ データ転送部 ３、３３、３９ 増幅回路 ４、５、１４、１５、２７、２８、２９、３４、４０、
４１、４９、５０ トランスファゲート ６、８、１０、１６、１８、２０、３０、３２、３６
中間電位プリチャージ・イコライズ回路 ７、９、１７、１９、３１、３５ 転送回路 １１、１３ データ入出力回路 ２１、４３ ワード線 ２２、４４ ビット線対 ２３、４５ メモリセル ２４、４６ センスアンプ ２５、４７ データ線対 ２６、４８ データアンプ ４２、５１ 電源電位または接地電位にプリチャージす
るプリチャージ回路 ５２ 書き込み回路

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】相補信号を用いてデータの出力を行う出力
    回路と、 前記データ出力回路の相補信号のデータを転送するデー
    タ転送部と、 前記データ転送部の相補信号のデータを増幅する増幅回
    路と、 前記データ出力回路と前記データ転送部との間の接続を
    制御する第１のトランスファゲートと、 前記増幅回路と前記データ転送部との間の接続を制御す
    る第２のトランスファゲートと、 上記各回路を中間電位レベルにプリチャージ及びイコラ
    イズするプリチャージ・イコライズ回路と、 を備えることを特徴とするデータ転送装置。
  2. 【請求項２】データを転送する際に、前記プリチャージ
    ・イコライズ回路により少なくとも前記データ出力回
    路、前記データ転送部、及び前記増幅回路のデータ線対
    を中間電位レベルにプリチャージ及びイコライズした
    後、 前記データ出力回路がデータを出力し、 前記第１のトランスファゲートを導通状態として前記デ
    ータ出力回路の出力データを前記データ転送部に伝達
    し、 前記データ転送部にデータを出力した時点で前記第２の
    トランスファゲートを導通状態とし、 前記増幅回路で所定レベルに増幅して出力することを特
    徴とする請求項１記載のデータ転送装置。
  3. 【請求項３】相補信号を用いてデータの出力を行う前記
    データ出力回路の後段に、第１のトランスファゲート
    と、相補信号のデータを転送するデータ転送部と、から
    なる回路を複数縦続形態に接続してなるデータ転送回路
    を備え、 前記データ転送回路と前記増幅回路との間の接続を制御
    する第２のトランスファゲートと、 上記各回路を中間電位レベルにプリチャージ及びイコラ
    イズするプリチャージ・イコライズ回路と、 を備えることを特徴とする請求項１記載のデータ転送装
    置。
  4. 【請求項４】相補信号を用いてデータの出力を行う前記
    データ出力回路の後段に、第１のトランスファゲート
    と、相補信号のデータを転送するデータ転送部と、第２
    のトランスファゲートと、前記データ転送部の出力デー
    タを増幅する増幅回路と、からなる回路を複数縦続形態
    に接続し、 上記各回路を中間電位レベルにプリチャージ及びイコラ
    イズするプリチャージ・イコライズ回路と、を備えるこ
    とを特徴とする請求項１記載のデータ転送装置。
  5. 【請求項５】相補信号を用いてデータの増幅を行いデー
    タの入出力を行う第１のデータ入出力回路と、 前記データ入出力回路の相補信号の入出力データを転送
    するデータ転送部と、 前記データ転送部と相補信号とを用いてデータの増幅を
    行いデータの入出力を行う第２のデータ入出力回路と、 前記第１のデータ入出力回路と前記データ転送部との間
    の接続を制御する第１のトランスファゲートと、 前記第２のデータ入出力回路と前記データ転送部との間
    の接続を制御する第２のトランスファゲートと、 上記各回路を中間電位レベルにプリチャージ及びイコラ
    イズするプリチャージ・イコライズ回路と、 を備えることを特徴とするデータ転送装置。
  6. 【請求項６】データを転送する際に、前記プリチャージ
    ・イコライズ回路により少なくとも前記第１のデータ入
    出力回路、前記データ転送部、及び前記第２のデータ入
    出力回路のデータ線対を中間電位レベルにプリチャージ
    及びイコライズした後、 前記第１のデータ入出力回路または前記第２のトランス
    ファゲートがデータを出力し、 前記第１のトランスファゲートまたは前記第２のトラン
    スファゲートを導通状態として、前記第１のデータ入出
    力回路または前記第２のデータ入出力回路の出力データ
    を前記データ転送部に伝達し、 前記データ転送部のデータ線対にデータを出力した時点
    で前記第２のトランスファゲートまたは前記第１のトラ
    ンスファゲートを導通状態とし、 前記第２のデータ入出力回路または前記第１のデータ入
    出力回路で所定レベルに増幅して出力することを特徴と
    する請求項５記載のデータ転送装置。
  7. 【請求項７】相補信号を用いてデータの増幅を行いデー
    タの入出力を行う前記第１のデータ入出力回路の後段
    に、第１のトランスファゲートと、相補信号のデータを
    転送するデータ転送部からなる回路を複数縦続形態に接
    続したデータ転送回路と、前記データ転送回路とデータ
    の増幅を行いデータの入出力を行う第２のデータ入出力
    回路との間の接続を制御する第２のトランスファゲート
    と、を備え、 上記各回路を中間電位レベルにプリチャージ及びイコラ
    イズするプリチャージ・イコライズ回路と、を備えるこ
    とを特徴とする請求項５記載のデータ転送装置。
  8. 【請求項８】相補信号を用いてデータの増幅を行いデー
    タの入出力を行う前記第１のデータ入出力回路の後段
    に、第１のトランスファゲートと、相補信号のデータを
    転送するデータ転送部と、第２のトランスファゲート
    と、前記データ転送部と相補信号とを用いてデータの増
    幅を行いデータの入出力を行う第２のデータ入出力回路
    と、からなる回路を複数縦続形態に接続し、 上記各回路を中間電位レベルにプリチャージ及びイコラ
    イズするプリチャージ・イコライズ回路と、を備えるこ
    とを特徴とする請求項７記載のデータ転送装置。
  9. 【請求項９】前記第１のトランスファゲートと前記第２
    のトランスファゲートにｎＭＯＳＦＥＴを用いる際に、
    電源電圧より高い電圧を前記第１のトランスファゲート
    と前記第２のトランスファゲートに印加することを特徴
    とする請求項１又は５記載のデータ転送装置。
  10. 【請求項１０】複数本のワード線と、 前記ワード線と絶縁されて交差する複数本のビット線
    と、 前記ビット線及び前記ワード線の交差部にそれぞれ対応
    して設けられ、対応するワード線が選択レベルのとき対
    応するビット線への記憶データの読み出し及び対応する
    ビット線からのデータの記憶を行う複数のメモリセル
    と、を有する半導体メモリにおいて、 ビット線対のデータを増幅するセンスアンプと、 前記センスアンプで増幅した相補信号のデータを転送す
    るデータ線対と、 前記データ線対の出力データを増幅するデータアンプ
    と、 前記ビット線対と前記センスアンプとの接続を制御する
    第１のトランスファゲートと、 前記センスアンプと前記データ線対との接続を制御する
    第２のトランスファゲートと、 前記データ線対と前記データアンプとの接続を制御する
    第３のトランスファゲートと、 上記各回路を中間電位レベルにプリチャージ及びイコラ
    イズするプリチャージ・イコライズ回路と、 を備えることを特徴とするデータ転送装置。
  11. 【請求項１１】データを読み出す際に、前記プリチャー
    ジ・イコライズ回路により少なくとも前記ビット線対、
    前記センスアンプ出力、前記データ線対、及び前記デー
    タアンプ出力を中間電位レベルにプリチャージ及びイコ
    ライズし、 前記第１のトランスファゲートに電源電圧より高い電圧
    を印加して導通状態にした後、 前記ワード線を選択して前記メモリセルからデータを前
    記ビット線対に読み出し、 前記センスアンプでデータを所定レベルに増幅し、 前記第２のトランスファゲートを導通状態として相補信
    号のデータを前記データ線対に伝達し、 前記データ線対の電位差が所定レベルに達した時点で前
    記第２のトランスファゲートを非導通状態にし、 前記第２のトランスファゲートを非導通状態にし、 前記第３のトランスファゲートを導通状態にして相補信
    号のデータを前記データアンプに伝達し、 前記第３のトランスファゲートを非導通状態にして前記
    データアンプでデータを所定レベルに増幅して出力する
    ことを特徴とする請求項１０記載のデータ転送装置。
  12. 【請求項１２】データを書き込む際に、前記プリチャー
    ジ・イコライズ回路により少なくとも前記ビット線対、
    前記センスアンプ出力、前記データ線対、及び前記デー
    タアンプ出力を中間電位レベルにプリチャージ及びイコ
    ライズし、 前記第１のトランスファゲートに電源電圧より高い電圧
    を印加して導通状態にした後、前記ワード線を選択して
    前記メモリセルからデータを前記ビット線対に読み出
    し、 前記データアンプを所定レベルにし、 前記第３のトランスファゲートを導通状態にし、前記デ
    ータ線対が所定レベルに達した時点で前記第３のトラン
    スファゲートを非導通にし、 前記第１のトランスファゲートを非導通状態にした後、
    前記第２のトランスファゲートを導通状態にし、 前記センスアンプに相補信号のデータを伝達し、 前記第２のトランスファゲートを非導通状態にし、前記
    センスアンプでデータを所定レベルに増幅した時点で前
    記第１のトランスファゲートに電源電圧より高い電圧を
    印加して導通状態にして前記メモリセルへ書き込みを行
    うことを特徴とする請求項１０記載のデータ転送装置。
  13. 【請求項１３】前記センスアンプと前記データ線対との
    接続を制御する前記第２のトランスファゲートの後段
    に、相補信号のデータを転送するデータ線対と、前記デ
    ータ線対と第３のトランスファゲートからなる回路を複
    数縦続接続形態に接続してなるデータ転送回路と、 前記データ転送回路の相補信号のデータを増幅するデー
    タアンプと、 上記各回路を信号電圧の中間電位レベルにプリチャージ
    及びイコライズするプリチャージ・イコライズ回路と、
    を備えることを特徴とする請求項１０記載のデータ転送
    装置。
  14. 【請求項１４】前記センスアンプと前記データ線対との
    接続を制御する前記第２のトランスファゲートの後段
    に、相補信号のデータを転送するデータ線対と、前記デ
    ータ線対のデータを増幅する増幅回路と、前記データ線
    対と前記増幅回路との接続を制御する第３のトランスフ
    ァゲートと、前記増幅回路と次段との接続を制御する第
    ４のトランスファゲートと、からなる回路を複数縦続接
    続形態に接続し、 上記各回路を中間電位レベルにプリチャージ及びイコラ
    イズするプリチャージ・イコライズ回路と、を備えるこ
    とを特徴とする請求項１０記載のデータ転送装置。
  15. 【請求項１５】前記センスアンプと前記データ線対との
    接続を制御する前記第２のトランスファゲートに電源電
    圧より高い電圧を印加することを特徴とする請求項１０
    記載のデータ転送装置。
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US7057957B2 (en) * 2004-03-26 2006-06-06 Taiwan Semiconductor Manufacturing Company High speed and low power sense amplifier

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Publication number Priority date Publication date Assignee Title
JPS592996B2 (ja) * 1976-05-24 1984-01-21 株式会社日立製作所 半導体記憶回路
JP2685357B2 (ja) * 1990-12-14 1997-12-03 株式会社東芝 半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008176904A (ja) * 2007-01-22 2008-07-31 United Memories Inc データバススキュー用途のための最適化電荷共有
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