JPH0765594A - 読み出し専用メモリ - Google Patents
読み出し専用メモリInfo
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- JPH0765594A JPH0765594A JP20918193A JP20918193A JPH0765594A JP H0765594 A JPH0765594 A JP H0765594A JP 20918193 A JP20918193 A JP 20918193A JP 20918193 A JP20918193 A JP 20918193A JP H0765594 A JPH0765594 A JP H0765594A
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Abstract
(57)【要約】
【目的】 低消費電力、低電圧動作が可能な読み出し専
用メモリを提供すること。 【構成】 読み出し専用メモリにおける１ビット分のセ
ンスアンプ回路がシュミット型２入力ノアゲート３２ー
１、出力バッファ（クロックドインバータ）３７を形成
するＰＭＯＳトランジスタＰＭ１，ＰＭ２，ＮＭＯＳト
ランジスタＮＭ１，ＮＭ２，並びにインバータ３０、３
１からなる。シュミット型２入力ノアゲート３２ー１は
論理的閾値電圧を、前記ビット線電位がハイレベルであ
る状態を検出した時点で低下させ、前記ビット線電位が
ローレベルである状態を検出した時点で上昇させる制御
機能を有する。
用メモリを提供すること。 【構成】 読み出し専用メモリにおける１ビット分のセ
ンスアンプ回路がシュミット型２入力ノアゲート３２ー
１、出力バッファ（クロックドインバータ）３７を形成
するＰＭＯＳトランジスタＰＭ１，ＰＭ２，ＮＭＯＳト
ランジスタＮＭ１，ＮＭ２，並びにインバータ３０、３
１からなる。シュミット型２入力ノアゲート３２ー１は
論理的閾値電圧を、前記ビット線電位がハイレベルであ
る状態を検出した時点で低下させ、前記ビット線電位が
ローレベルである状態を検出した時点で上昇させる制御
機能を有する。
Description
【０００１】
【産業上の利用分野】本発明は、読み出し専用メモリに
係り、特に低電圧、低消費電力化を実現し、高信頼性安
定動作を容易にする読み出し専用メモリに関する。
係り、特に低電圧、低消費電力化を実現し、高信頼性安
定動作を容易にする読み出し専用メモリに関する。
【０００２】
【従来の技術】以後の説明においては、便宣上、読み出
し専用メモリ、特にマスクＲＯＭについて述べる。文献
（飯塚哲哉著、ＣＭＯＳ超ＬＳＩの設計、培風館、198
9.4ー25、P168ー169 ）に示されているように、その他の種
類のＲＯＭ（ＰＲＯＭ，ＥＰＲＯＭ，ＥＥＰＲＯＭな
ど）についても同じ技術、問題点が指摘できることは明
らかである。
し専用メモリ、特にマスクＲＯＭについて述べる。文献
（飯塚哲哉著、ＣＭＯＳ超ＬＳＩの設計、培風館、198
9.4ー25、P168ー169 ）に示されているように、その他の種
類のＲＯＭ（ＰＲＯＭ，ＥＰＲＯＭ，ＥＥＰＲＯＭな
ど）についても同じ技術、問題点が指摘できることは明
らかである。
【０００３】ＲＯＭの回路方式としては、従来から良く
知られているように縦ＲＯＭ方式、横ＲＯＭ方式があ
り、前者はメモリセル用ＭＯＳトランジスタをＮＡＮＤ
形（直列）接続、後者はＮＯＲ形（並列）接続を行うも
のである。マスクＲＯＭのプログラム方式には、拡散層
プログラム方式、イオン注入プログラム方式、コンタク
トホールプログラム方式などがあるが、便宣上ここでは
イオン注入プログラム方式を例にとって説明する。
知られているように縦ＲＯＭ方式、横ＲＯＭ方式があ
り、前者はメモリセル用ＭＯＳトランジスタをＮＡＮＤ
形（直列）接続、後者はＮＯＲ形（並列）接続を行うも
のである。マスクＲＯＭのプログラム方式には、拡散層
プログラム方式、イオン注入プログラム方式、コンタク
トホールプログラム方式などがあるが、便宣上ここでは
イオン注入プログラム方式を例にとって説明する。
【０００４】通常、リードサイクルの先頭でビット線プ
リチャージが行われ、ビット線浮遊容量に電荷が保持さ
れる。その後、該ビット線浮遊容量の充電電荷は、選択
されたワード線にゲート電極が接続された、メモリセル
用ＭＯＳトランジスタの閾値電圧ＶTHN が低レベル（Ｅ
タイプ）か、高レベル（電源電圧レベル程度以上）かに
よってディスチャージまたはそのまま保持される。
リチャージが行われ、ビット線浮遊容量に電荷が保持さ
れる。その後、該ビット線浮遊容量の充電電荷は、選択
されたワード線にゲート電極が接続された、メモリセル
用ＭＯＳトランジスタの閾値電圧ＶTHN が低レベル（Ｅ
タイプ）か、高レベル（電源電圧レベル程度以上）かに
よってディスチャージまたはそのまま保持される。
【０００５】前者はローレベル（“Ｌ”）信号読み出し
動作、後者はハイレベル（“Ｈ”）信号読み出し動作の
場合である。
動作、後者はハイレベル（“Ｈ”）信号読み出し動作の
場合である。
【０００６】
【発明が解決しようとする課題】近年、低消費電力化の
市場動向によりＲＯＭの低電源電圧化が要求されるよう
になってきた。これに伴い、“Ｈ”読み出し動作時、チ
ャージシェアによるビット線電位の低下が無視できなく
なる問題が浮上している。図２は、従来のＲＯＭにおけ
る読み出し系回路の１部を示すもので、ワード線ＸＷ
０、ビット線ＢＩＴ０、メモリセル（ＮＭＯＳトランジ
スタ）Ｍ０，Ｙセレクタ回路１４を形成するＮＭＯＳト
ランジスタＹＭ０，ＹＭ１、２入力ノアゲート３２、出
力バッファ３７、インバータ３０、それにプリチャージ
電圧供給回路を形成するＶｃｃクランプ回路３８、ＰＭ
ＯＳトランジスタＰＭ０からなる。図２に示した回路の
動作について図３のタイムチャートを参照して説明す
る。リードサイクルＴRCの先頭でプリチャージ信号φ２
Ｎが“Ｌ”になると、ＰＭＯＳトランジスタＰＭ０がオ
ン状態になり、電源電圧またはクランプ電圧がビット線
出力配線Ｄ０，Ｙセレクタ回路１４（選択ビット線はＮ
ＭＯＳトランジスタＹＭ０，ＹＭ１がオン状態）を介し
てビット線ＢＩＴＯに供給される（プリチャージ動
作）。この時、すべてのワード線は非選択状態（ＸＷｉ
＝“Ｌ”）である。
市場動向によりＲＯＭの低電源電圧化が要求されるよう
になってきた。これに伴い、“Ｈ”読み出し動作時、チ
ャージシェアによるビット線電位の低下が無視できなく
なる問題が浮上している。図２は、従来のＲＯＭにおけ
る読み出し系回路の１部を示すもので、ワード線ＸＷ
０、ビット線ＢＩＴ０、メモリセル（ＮＭＯＳトランジ
スタ）Ｍ０，Ｙセレクタ回路１４を形成するＮＭＯＳト
ランジスタＹＭ０，ＹＭ１、２入力ノアゲート３２、出
力バッファ３７、インバータ３０、それにプリチャージ
電圧供給回路を形成するＶｃｃクランプ回路３８、ＰＭ
ＯＳトランジスタＰＭ０からなる。図２に示した回路の
動作について図３のタイムチャートを参照して説明す
る。リードサイクルＴRCの先頭でプリチャージ信号φ２
Ｎが“Ｌ”になると、ＰＭＯＳトランジスタＰＭ０がオ
ン状態になり、電源電圧またはクランプ電圧がビット線
出力配線Ｄ０，Ｙセレクタ回路１４（選択ビット線はＮ
ＭＯＳトランジスタＹＭ０，ＹＭ１がオン状態）を介し
てビット線ＢＩＴＯに供給される（プリチャージ動
作）。この時、すべてのワード線は非選択状態（ＸＷｉ
＝“Ｌ”）である。
【０００７】次に、プリチャージ信号φ２Ｎが“Ｈ”
（ビット線出力確定タイミング）になると、プリチャー
ジ動作は停止され、ビット線出力配線Ｄ０の浮遊容量Ｃ
ｙとビット線ＢＩＴ０の浮遊容量ＣB にプリチャージさ
れた電荷は、メモリセルＮＭＯＳトランジスタＭ０の閾
値電圧ＶTHN の高低に応じてディスチャージ、または保
持される。
（ビット線出力確定タイミング）になると、プリチャー
ジ動作は停止され、ビット線出力配線Ｄ０の浮遊容量Ｃ
ｙとビット線ＢＩＴ０の浮遊容量ＣB にプリチャージさ
れた電荷は、メモリセルＮＭＯＳトランジスタＭ０の閾
値電圧ＶTHN の高低に応じてディスチャージ、または保
持される。
【０００８】ディスチャージ時は、ビット線ＢＩＴ０の
ビット線電圧は、破線にて示すようにリードストローブ
信号φＬＮ＝“Ｌ”の期間に該ノアゲート３２の論理的
閾値電圧ＶLT以下になれば、正常に読み出される。
ビット線電圧は、破線にて示すようにリードストローブ
信号φＬＮ＝“Ｌ”の期間に該ノアゲート３２の論理的
閾値電圧ＶLT以下になれば、正常に読み出される。
【０００９】一方、保持モード時は、ビット線ＢＩＴ０
のビット線電圧は実線にて示すように通常“Ｈ”レベル
を維持するが、チャージシェアやリーク電流により、少
しレベルが低下する。ここでチャージシェアとは、ビッ
ト線ＢＩＴ０の電位がビット線出力配線Ｄ０の電位Ｖｘ
よりＹセレクタ回路を形成するＮＭＯＳスイッチのＶTH
N 分低くプリチャージされるため、プリチャージ終了
後、充電電荷の再分配が起こり、ビット線出力配線Ｄ０
の電位Ｖｘが次式で表されるように低下する現象を言
う。
のビット線電圧は実線にて示すように通常“Ｈ”レベル
を維持するが、チャージシェアやリーク電流により、少
しレベルが低下する。ここでチャージシェアとは、ビッ
ト線ＢＩＴ０の電位がビット線出力配線Ｄ０の電位Ｖｘ
よりＹセレクタ回路を形成するＮＭＯＳスイッチのＶTH
N 分低くプリチャージされるため、プリチャージ終了
後、充電電荷の再分配が起こり、ビット線出力配線Ｄ０
の電位Ｖｘが次式で表されるように低下する現象を言
う。
【００１０】
【数１】Ｖｘ＝ＶｐーＶTHN・Ｃｂ／（Ｃｂ＋Ｃｙ） これらの影響は、低速読み出し時はもちろん、電源電圧
の低電圧化に伴って無視できなくなる。すなわち、ビッ
ト線ＢＩＴ０電位は、保持モード時に図３で実線で示さ
れるように、該ノアゲート３２の論理的閾値電圧ＶLT以
下に低下してしまい、バッファ出力３５はローレベルと
なり、誤動作することがある。
の低電圧化に伴って無視できなくなる。すなわち、ビッ
ト線ＢＩＴ０電位は、保持モード時に図３で実線で示さ
れるように、該ノアゲート３２の論理的閾値電圧ＶLT以
下に低下してしまい、バッファ出力３５はローレベルと
なり、誤動作することがある。
【００１１】本発明はこのような事情に鑑みてなされた
ものであり、低消費電力、低電圧動作が可能な読み出し
専用メモリを提供することを目的とする。
ものであり、低消費電力、低電圧動作が可能な読み出し
専用メモリを提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明の読み出し専用メ
モリは、ワードアドレスデコーダと、ビット線出力をデ
コードするＹセレクタ回路と、ビット線を初期電位にプ
リチャージするビット線プリチャージ回路と、センスア
ンプとを有する読み出し専用メモリにおいて、前記セン
スアンプは、論理的閾値電圧を、前記ビット線電位がハ
イレベルである状態を検出した時点で低下させ、前記ビ
ット線電位がローレベルである状態を検出した時点で上
昇させる制御機能を有するシュミット型論理回路を含ん
で構成されることを特徴とする。
モリは、ワードアドレスデコーダと、ビット線出力をデ
コードするＹセレクタ回路と、ビット線を初期電位にプ
リチャージするビット線プリチャージ回路と、センスア
ンプとを有する読み出し専用メモリにおいて、前記セン
スアンプは、論理的閾値電圧を、前記ビット線電位がハ
イレベルである状態を検出した時点で低下させ、前記ビ
ット線電位がローレベルである状態を検出した時点で上
昇させる制御機能を有するシュミット型論理回路を含ん
で構成されることを特徴とする。
【００１３】本発明の読み出し専用メモリは、前記シュ
ミット型論理回路は２入力ノア回路で構成され、該２入
力ノア回路の二つの入力端のうちの一つにはビット線デ
ータリードタイミング信号が入力されるように構成され
ていることを特徴とする。
ミット型論理回路は２入力ノア回路で構成され、該２入
力ノア回路の二つの入力端のうちの一つにはビット線デ
ータリードタイミング信号が入力されるように構成され
ていることを特徴とする。
【００１４】本発明の読み出し専用メモリは、前記シュ
ミット型論理回路はインバータ回路で構成されることを
特徴とする。
ミット型論理回路はインバータ回路で構成されることを
特徴とする。
【００１５】本発明の読み出し専用メモリは、前記シュ
ミット型２入力ノア回路は、初段のＣＭＯＳ２入力ノア
ゲートと、中段のＣＭＯＳインバータゲートと、出力段
のＣＭＯＳインバータゲートとが縦続接続され、かつ前
記中段のＣＭＯＳインバータゲートの出力端と入力端と
の間にフィードバック用ＣＭＯＳインバータゲートが接
続されるように構成されたことを特徴とする。
ミット型２入力ノア回路は、初段のＣＭＯＳ２入力ノア
ゲートと、中段のＣＭＯＳインバータゲートと、出力段
のＣＭＯＳインバータゲートとが縦続接続され、かつ前
記中段のＣＭＯＳインバータゲートの出力端と入力端と
の間にフィードバック用ＣＭＯＳインバータゲートが接
続されるように構成されたことを特徴とする。
【００１６】本発明の読み出し専用メモリは、前記シュ
ミット型インバータ回路は、初段のＣＭＯＳインバータ
ゲートと、中段のＣＭＯＳインバータゲートと、出力段
のＣＭＯＳインバータゲートとが縦続接続され、かつ前
記中段のＣＭＯＳインバータゲートの出力端と入力端と
の間にフィードバック用のＣＭＯＳインバータゲートが
接続されるように構成されたことを特徴とする。
ミット型インバータ回路は、初段のＣＭＯＳインバータ
ゲートと、中段のＣＭＯＳインバータゲートと、出力段
のＣＭＯＳインバータゲートとが縦続接続され、かつ前
記中段のＣＭＯＳインバータゲートの出力端と入力端と
の間にフィードバック用のＣＭＯＳインバータゲートが
接続されるように構成されたことを特徴とする。
【００１７】本発明の読み出し専用メモリは、ワードア
ドレスデコーダと、ビット線出力をデコードするＹセレ
クタ回路と、センスアンプとを有する読み出し専用メモ
リにおいて、全ビット線の出力側を初期電位にプリチャ
ージする第１のビット線プリチャージ電圧供給手段と、
プリチャージすべきビット線を選択するビット線選択手
段と、該ビット線選択手段により選択されたビット線の
入力側を電源電圧までプリチャージする第２のビット線
プリチャージ電圧供給手段とを有することを特徴とす
る。
ドレスデコーダと、ビット線出力をデコードするＹセレ
クタ回路と、センスアンプとを有する読み出し専用メモ
リにおいて、全ビット線の出力側を初期電位にプリチャ
ージする第１のビット線プリチャージ電圧供給手段と、
プリチャージすべきビット線を選択するビット線選択手
段と、該ビット線選択手段により選択されたビット線の
入力側を電源電圧までプリチャージする第２のビット線
プリチャージ電圧供給手段とを有することを特徴とす
る。
【００１８】
【作用】上述したセンスアンプを構成するシュミット形
回路により、毎リードサイクルの初期にプリチャードさ
れた後、該シュミット形回路の論理的閾値電圧ＶLTは低
下するので、“Ｈ”リード（電荷保持モード）時にはチ
ャージシェアによりビット線の電位低下が起きても誤動
作が防げる。
回路により、毎リードサイクルの初期にプリチャードさ
れた後、該シュミット形回路の論理的閾値電圧ＶLTは低
下するので、“Ｈ”リード（電荷保持モード）時にはチ
ャージシェアによりビット線の電位低下が起きても誤動
作が防げる。
【００１９】また“Ｌ”リード（ディスチャージモー
ド）時は逆に論理的閾値電圧ＶLTが増大するのでグラン
ド線に乗ったノイズにたいして対ノイズ性が向上する。
なお、上記シュミット形回路の構成については、公知の
回路が使用できるので実施例で簡単に説明するに留め
る。
ド）時は逆に論理的閾値電圧ＶLTが増大するのでグラン
ド線に乗ったノイズにたいして対ノイズ性が向上する。
なお、上記シュミット形回路の構成については、公知の
回路が使用できるので実施例で簡単に説明するに留め
る。
【００２０】さらに、該センスアンプ・Ｙセレクタ間配
線プリチャージ電圧供給手段とは別に、選択されたビッ
ト線をプリチャージするビット線プリチャージ電圧供給
手段を設けたことにより、該Ｙセレクタ回路の入出力側
配線間でプリチャージ電圧レベルに差異を殆どなくすこ
とができるので、上記チャージシェアによるビット線電
位の低下を防止できる。
線プリチャージ電圧供給手段とは別に、選択されたビッ
ト線をプリチャージするビット線プリチャージ電圧供給
手段を設けたことにより、該Ｙセレクタ回路の入出力側
配線間でプリチャージ電圧レベルに差異を殆どなくすこ
とができるので、上記チャージシェアによるビット線電
位の低下を防止できる。
【００２１】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図４は本発明の一実施例であるＲＯＭの全体的回
路構成を示すもので、容量は８ｋワード×８ビットであ
る。同図において１０はＲＯＭのメモリセル領域部、１
１はワードアドレスデコーダ、１２はＹアドレスデコー
ダ、１４はＹセレクタ回路ブロック、１５はセンスアン
プ（ＳＡ）回路ブロック、１６は出力バッファブロッ
ク、１７はメモリセルを示す。
する。図４は本発明の一実施例であるＲＯＭの全体的回
路構成を示すもので、容量は８ｋワード×８ビットであ
る。同図において１０はＲＯＭのメモリセル領域部、１
１はワードアドレスデコーダ、１２はＹアドレスデコー
ダ、１４はＹセレクタ回路ブロック、１５はセンスアン
プ（ＳＡ）回路ブロック、１６は出力バッファブロッ
ク、１７はメモリセルを示す。
【００２２】メモリセル領域部１０は８×２５６個のメ
モリセル１７からなり、該メモリセル領域部１０の一部
の構成は図５に示されている。図５に示すように本実施
例ではメモリセル１７は、横型ＲＯＭ構成となってお
り、例えば、ドレイン電極がビット線ＢＩＴ０ーＢＩＴ
３１にゲート電極がワード線ＸＷ２５５に接続されるメ
モリＭＯＳトランジスタ群Ｍ０ーＭ３１で構成される。
モリセル１７からなり、該メモリセル領域部１０の一部
の構成は図５に示されている。図５に示すように本実施
例ではメモリセル１７は、横型ＲＯＭ構成となってお
り、例えば、ドレイン電極がビット線ＢＩＴ０ーＢＩＴ
３１にゲート電極がワード線ＸＷ２５５に接続されるメ
モリＭＯＳトランジスタ群Ｍ０ーＭ３１で構成される。
【００２３】次に図４に示したＲＯＭの全体動作につい
て説明する。アドレス信号線はＡＢ０ーＡＢ１２の１３
本、データ出力線はＤＢ０ーＤＢ７の８本からなる。８
ビットの上位アドレス信号はアドレス信号線ＡＢ１２ー
ＡＢ５を介してワードアドレスデコーダ１１に入力さ
れ、２５６本のワード線ＸＷ０ーＸＷ２５５を介してワ
ード線選択信号が出力される。２５６本のうち唯一、１
本のワード線がアクティブレベル“Ｈ”になり、当該ワ
ード線に接続されたメモリセルＭＯＳトランジスタ群に
記憶されたデータが読み出される。
て説明する。アドレス信号線はＡＢ０ーＡＢ１２の１３
本、データ出力線はＤＢ０ーＤＢ７の８本からなる。８
ビットの上位アドレス信号はアドレス信号線ＡＢ１２ー
ＡＢ５を介してワードアドレスデコーダ１１に入力さ
れ、２５６本のワード線ＸＷ０ーＸＷ２５５を介してワ
ード線選択信号が出力される。２５６本のうち唯一、１
本のワード線がアクティブレベル“Ｈ”になり、当該ワ
ード線に接続されたメモリセルＭＯＳトランジスタ群に
記憶されたデータが読み出される。
【００２４】ＲＯＭに記憶されるデータ“０”、“１”
をプログラムする方法としては、イオン注入するか否か
でメモリセル用ＮＭＯＳトランジスタをその閾値電圧Ｖ
THNが高いエンハンス（Ｅ）タイプ（ワード線が“Ｈ”
レベルでも導通しない程度に高い）と、低いＥタイプ
（ワード線“Ｈ”レベルで導通）とに作り分ける方式が
ある。ここでは、イオン注入プログラム方式で説明する
が、何もこれに限定されることはなく、前出の参考文献
に示されているように、コンタクトホールプログラム方
式（コンタクトホールの有無でデータのプログラムを行
う）や拡散層プログラム方式など既知の方式を使うこと
ができる。
をプログラムする方法としては、イオン注入するか否か
でメモリセル用ＮＭＯＳトランジスタをその閾値電圧Ｖ
THNが高いエンハンス（Ｅ）タイプ（ワード線が“Ｈ”
レベルでも導通しない程度に高い）と、低いＥタイプ
（ワード線“Ｈ”レベルで導通）とに作り分ける方式が
ある。ここでは、イオン注入プログラム方式で説明する
が、何もこれに限定されることはなく、前出の参考文献
に示されているように、コンタクトホールプログラム方
式（コンタクトホールの有無でデータのプログラムを行
う）や拡散層プログラム方式など既知の方式を使うこと
ができる。
【００２５】Ｙセレクタ回路及びプリチャージ回路の具
体的構成は図６に示され、これらの回路はＹアドレスデ
コーダ１２、単位Ｙセレクタ回路１４ー１、１４ー２、
並びにプリチャージ回路を形成する電源クランプ回路２
０ー１、２０ー２、プリチャージ制御用ＰＭＯＳ ＰＭ
０ー１、ＰＭ０ー２、プリチャージ信号φ２反転用イン
バータ２１からなる。３２本のビット線ＢＩＴ０ーＢＩ
Ｔ３１（ＢＩＴ０´ーＢＩＴ３１´）は３２個のＮＭＯ
Ｓスイッチに接続され、その１６対のビット線のうち１
対がＹアドレスデコーダ１２の１６本の出力線から出力
されるＹセレクタ回路選択信号ＹＳ１ーＹＳ１６によっ
て選択される。しかる後、下位アドレス１ビットＡＢ０
の極性によって該１対のビット線のうち１本のビット線
が選択され、ビット線出力Ｄ０（Ｄ１ーＤ７）に出力さ
れる。該ビット線出力Ｄ０ーＤ７はセンスアンプ回路１
５に入力され、論理レベルに変換された後、出力バッフ
ァ１６を介してデータバス出力ＤＢ０ーＤＢ７としてバ
スに転送される（図４）。
体的構成は図６に示され、これらの回路はＹアドレスデ
コーダ１２、単位Ｙセレクタ回路１４ー１、１４ー２、
並びにプリチャージ回路を形成する電源クランプ回路２
０ー１、２０ー２、プリチャージ制御用ＰＭＯＳ ＰＭ
０ー１、ＰＭ０ー２、プリチャージ信号φ２反転用イン
バータ２１からなる。３２本のビット線ＢＩＴ０ーＢＩ
Ｔ３１（ＢＩＴ０´ーＢＩＴ３１´）は３２個のＮＭＯ
Ｓスイッチに接続され、その１６対のビット線のうち１
対がＹアドレスデコーダ１２の１６本の出力線から出力
されるＹセレクタ回路選択信号ＹＳ１ーＹＳ１６によっ
て選択される。しかる後、下位アドレス１ビットＡＢ０
の極性によって該１対のビット線のうち１本のビット線
が選択され、ビット線出力Ｄ０（Ｄ１ーＤ７）に出力さ
れる。該ビット線出力Ｄ０ーＤ７はセンスアンプ回路１
５に入力され、論理レベルに変換された後、出力バッフ
ァ１６を介してデータバス出力ＤＢ０ーＤＢ７としてバ
スに転送される（図４）。
【００２６】図１には本発明に係る読み出し専用メモリ
（ＲＯＭ）の一実施例の核となる１ビット分のセンスア
ンプ回路の構成を示す。１ビット分のセンスアンプ回路
はシュミット型２入力ノアゲート３２ー１、出力バッフ
ァ（クロックドインバータ）３７を形成するＰＭＯＳト
ランジスタＰＭ１，ＰＭ２，ＮＭＯＳトランジスタＮＭ
１，ＮＭ２，並びにインバータ３０、３１からなる。Ｃ
L はバス配線の浮遊容量である。本構成は一部、図２と
同じであり、前出と同等物、同一物については同一物に
ついては同一符号で表すとともに、動作説明は省略す
る。なお、以後の説明においてもこの基準に従うものと
する。
（ＲＯＭ）の一実施例の核となる１ビット分のセンスア
ンプ回路の構成を示す。１ビット分のセンスアンプ回路
はシュミット型２入力ノアゲート３２ー１、出力バッフ
ァ（クロックドインバータ）３７を形成するＰＭＯＳト
ランジスタＰＭ１，ＰＭ２，ＮＭＯＳトランジスタＮＭ
１，ＮＭ２，並びにインバータ３０、３１からなる。Ｃ
L はバス配線の浮遊容量である。本構成は一部、図２と
同じであり、前出と同等物、同一物については同一物に
ついては同一符号で表すとともに、動作説明は省略す
る。なお、以後の説明においてもこの基準に従うものと
する。
【００２７】図７は上記センスアンプ回路の動作状態を
示す。同図においてビット線電圧の実線は、“Ｈ”レベ
ルリード（ビット線電荷保持）時、ビット線電圧の破線
は“Ｌ”レベルリード（ビット線電荷ディスチャージ）
時の場合を示している（第７図（ｅ））。
示す。同図においてビット線電圧の実線は、“Ｈ”レベ
ルリード（ビット線電荷保持）時、ビット線電圧の破線
は“Ｌ”レベルリード（ビット線電荷ディスチャージ）
時の場合を示している（第７図（ｅ））。
【００２８】リードサイクルＴRCの先頭でビット線電圧
が“Ｈ”レベルにプリチャージされると、該シュミット
回路３２ー１の論理的閾値電圧ＶLTは下降するので、ビ
ット線電圧は、図７（ｅ）の符号Ａにて示されるように
チャージシェアにより低下しても論理的閾値電圧ＶLTの
レベルをクロスして低下することがなくなる。（参考の
ためデータの読み出しを失敗した場合の２入力ノアゲー
ト３２ー１の出力３６、出力バッファ３７の出力３５の
波形を符号Ｂ，Ｃで示す（第７図（ｆ）（ｇ）。）一
方、ビット線電圧が“Ｌ”レベルになると、区間Ｄでは
シュミット型２入力ノアゲート３２ー１の論理的閾値電
圧ＶLTは上昇するのでビット線上、グランドノイズに対
してノイズマージンが向上する。
が“Ｈ”レベルにプリチャージされると、該シュミット
回路３２ー１の論理的閾値電圧ＶLTは下降するので、ビ
ット線電圧は、図７（ｅ）の符号Ａにて示されるように
チャージシェアにより低下しても論理的閾値電圧ＶLTの
レベルをクロスして低下することがなくなる。（参考の
ためデータの読み出しを失敗した場合の２入力ノアゲー
ト３２ー１の出力３６、出力バッファ３７の出力３５の
波形を符号Ｂ，Ｃで示す（第７図（ｆ）（ｇ）。）一
方、ビット線電圧が“Ｌ”レベルになると、区間Ｄでは
シュミット型２入力ノアゲート３２ー１の論理的閾値電
圧ＶLTは上昇するのでビット線上、グランドノイズに対
してノイズマージンが向上する。
【００２９】図８は、シュミット型２入力ノアゲートの
一実施例の構成を、図９はその入出力伝達特性をそれぞ
れ示したものである。本回路は２入力ノアゲートを形成
するＰＭＯＳトランジスタＰＭ３，ＰＭ４，ＮＭＯＳト
ランジスタＮＭ３，ＮＭ４，中間インバータを形成する
ＰＭＯＳトランジスタＰＭ５，ＮＭＯＳトランジスタＮ
Ｍ５，出力インバータを形成するＰＭＯＳトランジスタ
ＰＭ６，ＮＭＯＳトランジスタＮＭ６，それにフィード
バック用インバータを形成するＰＭＯＳトランジスタＰ
Ｍ７，ＮＭＯＳトランジスタＮＭ７から構成される。
一実施例の構成を、図９はその入出力伝達特性をそれぞ
れ示したものである。本回路は２入力ノアゲートを形成
するＰＭＯＳトランジスタＰＭ３，ＰＭ４，ＮＭＯＳト
ランジスタＮＭ３，ＮＭ４，中間インバータを形成する
ＰＭＯＳトランジスタＰＭ５，ＮＭＯＳトランジスタＮ
Ｍ５，出力インバータを形成するＰＭＯＳトランジスタ
ＰＭ６，ＮＭＯＳトランジスタＮＭ６，それにフィード
バック用インバータを形成するＰＭＯＳトランジスタＰ
Ｍ７，ＮＭＯＳトランジスタＮＭ７から構成される。
【００３０】これらの図においてビット線出力Ｄ０また
はリードストロープ信号φＬＮが“Ｈ”のとき上記イン
バータの出力は“Ｈ”となるので、フィードバック用イ
ンバータのＮＭＯＳトランジスタＮＭ７はオンとなり、
見かけ上、論理的閾値電圧ＶLTは低下する。上記入力が
共に“Ｌ”のときは逆にＰＭＯＳトランジスタＰＭ７が
オン状態となるので見かけ上、論理的閾値電圧ＶLTは上
昇する。従って、シュミット回路の入出力伝達特性は図
９で表される。
はリードストロープ信号φＬＮが“Ｈ”のとき上記イン
バータの出力は“Ｈ”となるので、フィードバック用イ
ンバータのＮＭＯＳトランジスタＮＭ７はオンとなり、
見かけ上、論理的閾値電圧ＶLTは低下する。上記入力が
共に“Ｌ”のときは逆にＰＭＯＳトランジスタＰＭ７が
オン状態となるので見かけ上、論理的閾値電圧ＶLTは上
昇する。従って、シュミット回路の入出力伝達特性は図
９で表される。
【００３１】図１０はシュミット型インバータ回路の一
実施例を示すもので、入力ゲートがＰＭＯＳトランジス
タＰＭ８，ＮＭＯＳトランジスタＮＭ８からなるインバ
ータタイプで構成されることを除いて構成、動作は前出
のものと同一であり説明は省略する。
実施例を示すもので、入力ゲートがＰＭＯＳトランジス
タＰＭ８，ＮＭＯＳトランジスタＮＭ８からなるインバ
ータタイプで構成されることを除いて構成、動作は前出
のものと同一であり説明は省略する。
【００３２】今までの説明から、本発明に係る読み出し
専用メモリのセンスアンプ部に使用されるシュミット回
路は２入力ノアゲートタイプに限らず。インバータタイ
プ等他のタイプでも良いことは明らかである。さらに、
等価的にシュミット動作を行う任意の回路が適用できる
ことは勿論である。
専用メモリのセンスアンプ部に使用されるシュミット回
路は２入力ノアゲートタイプに限らず。インバータタイ
プ等他のタイプでも良いことは明らかである。さらに、
等価的にシュミット動作を行う任意の回路が適用できる
ことは勿論である。
【００３３】本発明に係る読み出し専用メモリの他の実
施例の構成を図１１に示す。全体主要構成は、Ｙアドレ
スデコーダ１２、プリチャージセレクタ回路５０を形成
するＰＭＯＳトランジスタＰＭ１４ーＰＭ４５，ビット
線プリチャージ電圧供給手段５１を形成するＮＭＯＳト
ランジスタＮＭ９，ＮＭ１０，ＰＭＯＳトランジスタＰ
Ｍ１１，ＰＭ１２，インバータ６８，電源クランプ回路
を形成するＮＤＭＯＳトランジスタＮＤ１，プリチャー
ジビット線セレクタ信号ＹＳＩＮーＹＳ１６Ｎ（負論
理）反転用インバータ５２ー６７、メモリセル領域部１
０、Ｙセレクタ回路１４ー１、並びにセンスアンプ・Ｙ
セレクタ間配線プリチャージ電圧供給手段を形成する電
源クランプ回路２０ー１、プリチャージ制御用ＰＭＯＳ
トランジスタＰＭ１３からなる。電源クランプ回路は、
例えば、ＮＤＭＯＳトランジスタＮＤ１で示されるよう
に、ＮＤＭＯＳトランジスタの閾値電圧ＶTHNDを利用し
た回路で構成される。この場合、クランプ電圧はほぼ｜
ＶTHND｜となる。
施例の構成を図１１に示す。全体主要構成は、Ｙアドレ
スデコーダ１２、プリチャージセレクタ回路５０を形成
するＰＭＯＳトランジスタＰＭ１４ーＰＭ４５，ビット
線プリチャージ電圧供給手段５１を形成するＮＭＯＳト
ランジスタＮＭ９，ＮＭ１０，ＰＭＯＳトランジスタＰ
Ｍ１１，ＰＭ１２，インバータ６８，電源クランプ回路
を形成するＮＤＭＯＳトランジスタＮＤ１，プリチャー
ジビット線セレクタ信号ＹＳＩＮーＹＳ１６Ｎ（負論
理）反転用インバータ５２ー６７、メモリセル領域部１
０、Ｙセレクタ回路１４ー１、並びにセンスアンプ・Ｙ
セレクタ間配線プリチャージ電圧供給手段を形成する電
源クランプ回路２０ー１、プリチャージ制御用ＰＭＯＳ
トランジスタＰＭ１３からなる。電源クランプ回路は、
例えば、ＮＤＭＯＳトランジスタＮＤ１で示されるよう
に、ＮＤＭＯＳトランジスタの閾値電圧ＶTHNDを利用し
た回路で構成される。この場合、クランプ電圧はほぼ｜
ＶTHND｜となる。
【００３４】新規に追加された回路は、プリチャージセ
レクタ回路５０と、ビット線プリチャージ電圧供給手段
５１であり、Ｙセレクタ回路１４ー１の入出力側がＶｃ
ｃレベルまでプリチャージされるのでチャージシェアに
よるレベル低下の影響が軽減される。またプリチャージ
セレクタ回路５０により所望の選択ビット線のみがプリ
チャージされるので低消費電力化の効果がある。
レクタ回路５０と、ビット線プリチャージ電圧供給手段
５１であり、Ｙセレクタ回路１４ー１の入出力側がＶｃ
ｃレベルまでプリチャージされるのでチャージシェアに
よるレベル低下の影響が軽減される。またプリチャージ
セレクタ回路５０により所望の選択ビット線のみがプリ
チャージされるので低消費電力化の効果がある。
【００３５】
【発明の効果】本発明によれば、低電源電圧または低速
動作時においても安定に動作する読み出し専用メモリを
実現できる。
動作時においても安定に動作する読み出し専用メモリを
実現できる。
【００３６】また、必要な選択ビット線のみがプリチャ
ージされるので低消費電力化が図れるる。
ージされるので低消費電力化が図れるる。
【００３７】さらに、Ｙセレクタ回路がＮＭＯＳスイッ
チで構成されるので小型化が図れる。
チで構成されるので小型化が図れる。
【図１】本発明に係る読み出し専用メモリのセンスアン
プ回路の構成を示す回路図である。
プ回路の構成を示す回路図である。
【図２】従来の読み出し専用メモリの要部の構成を示す
回路図である。
回路図である。
【図３】図２に示した読み出し専用メモリの動作状態を
示すタイムチャートである。
示すタイムチャートである。
【図４】本発明に係る読み出し専用メモリの全体構成を
示すブロック図である。
示すブロック図である。
【図５】図４に示した読み出し専用メモリのメモリセル
領域部の具体的構成を示す回路図である。
領域部の具体的構成を示す回路図である。
【図６】図４に示した読み出し専用メモリのＹセレクタ
回路及びプリチャージ回路の具体的構成を示す回路図で
ある。
回路及びプリチャージ回路の具体的構成を示す回路図で
ある。
【図７】図１に示したセンスアンプ回路の動作状態を示
すタイムチャートである。
すタイムチャートである。
【図８】図１に示したセンスアンプ回路を構成するシュ
ミット型２入力ノアゲートの一実施例の構成を示す回路
図である。
ミット型２入力ノアゲートの一実施例の構成を示す回路
図である。
【図９】図８に示したシュミット型２入力ノアゲートの
入出力伝達特性を示す特性図である。
入出力伝達特性を示す特性図である。
【図１０】シュミット型インバータ回路の一実施例の構
成を示す回路図である。
成を示す回路図である。
【図１１】本発明に係る読み出し専用メモリの他の実施
例の構成を示す回路図である。
例の構成を示す回路図である。
１０ メモリセル領域 １１ ワードアドレスデコーダ １２ Ｙドアドレスデコーダ １４ Ｙセレクタ回路 １５ センスアンプ回路 １６ 出力バッファ ２０ 電源電圧クランプ回路 ３０ インバータ ３１ インバータ ３２ シュミット型２入力ノアゲート
Claims (6)
- 【請求項１】 ワードアドレスデコーダと、ビット線出
力をデコードするＹセレクタ回路と、ビット線を初期電
位にプリチャージするビット線プリチャージ回路と、セ
ンスアンプとを有する読み出し専用メモリにおいて、 前記センスアンプは、論理的閾値電圧を、前記ビット線
電位がハイレベルである状態を検出した時点で低下さ
せ、前記ビット線電位がローレベルである状態を検出し
た時点で上昇させる制御機能を有するシュミット型論理
回路を含んで構成されることを特徴とする読み出し専用
メモリ。 - 【請求項２】 前記シュミット型論理回路は２入力ノア
回路で構成され、該２入力ノア回路の二つの入力端のう
ちの一つにはビット線データリードタイミング信号が入
力されるように構成されていることを特徴とする請求項
１に記載の読み出し専用メモリ。 - 【請求項３】 前記シュミット型論理回路はインバータ
回路で構成されることを特徴とする請求項１に記載の読
み出し専用メモリ。 - 【請求項４】 前記シュミット型２入力ノア回路は、初
段のＣＭＯＳ２入力ノアゲートと、中段のＣＭＯＳイン
バータゲートと、出力段のＣＭＯＳインバータゲートと
が縦続接続され、かつ前記中段のＣＭＯＳインバータゲ
ートの出力端と入力端との間にフィードバック用ＣＭＯ
Ｓインバータゲートが接続されるように構成されたこと
を特徴とする請求項２に記載の読み出し専用メモリ。 - 【請求項５】 前記シュミット型インバータ回路は、初
段のＣＭＯＳインバータゲートと、中段のＣＭＯＳイン
バータゲートと、出力段のＣＭＯＳインバータゲートと
が縦続接続され、かつ前記中段のＣＭＯＳインバータゲ
ートの出力端と入力端との間にフィードバック用ＣＭＯ
Ｓインバータゲートが接続されるように構成されたこと
を特徴とする請求項３に記載の読み出し専用メモリ。 - 【請求項６】 ワードアドレスデコーダと、ビット線出
力をデコードするＹセレクタ回路と、センスアンプとを
有する読み出し専用メモリにおいて、 全ビット線の出力側を初期電位にプリチャージする第１
のビット線プリチャージ電圧供給手段と、 プリチャージすべきビット線を選択するビット線選択手
段と、 該ビット線選択手段により選択されたビット線の入力側
を電源電圧までプリチャージする第２のビット線プリチ
ャージ電圧供給手段とを有することを特徴とする読み出
し専用メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20918193A JP3364808B2 (ja) | 1993-08-24 | 1993-08-24 | 読み出し専用メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20918193A JP3364808B2 (ja) | 1993-08-24 | 1993-08-24 | 読み出し専用メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0765594A true JPH0765594A (ja) | 1995-03-10 |
| JP3364808B2 JP3364808B2 (ja) | 2003-01-08 |
Family
ID=16568684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20918193A Expired - Fee Related JP3364808B2 (ja) | 1993-08-24 | 1993-08-24 | 読み出し専用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3364808B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030054030A (ko) * | 2001-12-24 | 2003-07-02 | 주식회사 하이닉스반도체 | 저전력 마스크롬 및 그를 포함하는 마이크로 컨트롤러 |
| US6905750B2 (en) | 1998-06-22 | 2005-06-14 | Target Technology Company, Llc | Metal alloys for the reflective or the semi-reflective layer of an optical storage medium |
| US7158439B2 (en) | 2003-08-11 | 2007-01-02 | Semiconductor Energy Laboratory Co., Ltd. | Memory and driving method of the same |
| US7319633B2 (en) | 2003-12-19 | 2008-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7750403B2 (en) | 2006-06-30 | 2010-07-06 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device and manufacturing method thereof |
| US9467139B2 (en) | 2014-03-13 | 2016-10-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9666271B2 (en) | 2013-03-22 | 2017-05-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a transistor with an oxide semiconductor film channel coupled to a capacitor |
-
1993
- 1993-08-24 JP JP20918193A patent/JP3364808B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6905750B2 (en) | 1998-06-22 | 2005-06-14 | Target Technology Company, Llc | Metal alloys for the reflective or the semi-reflective layer of an optical storage medium |
| KR20030054030A (ko) * | 2001-12-24 | 2003-07-02 | 주식회사 하이닉스반도체 | 저전력 마스크롬 및 그를 포함하는 마이크로 컨트롤러 |
| US7158439B2 (en) | 2003-08-11 | 2007-01-02 | Semiconductor Energy Laboratory Co., Ltd. | Memory and driving method of the same |
| US7352604B2 (en) | 2003-08-11 | 2008-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Memory and driving method of the same |
| US7319633B2 (en) | 2003-12-19 | 2008-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7750403B2 (en) | 2006-06-30 | 2010-07-06 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device and manufacturing method thereof |
| US9666271B2 (en) | 2013-03-22 | 2017-05-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a transistor with an oxide semiconductor film channel coupled to a capacitor |
| US10037798B2 (en) | 2013-03-22 | 2018-07-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for driving semiconductor device |
| US9467139B2 (en) | 2014-03-13 | 2016-10-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9876495B2 (en) | 2014-03-13 | 2018-01-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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| Publication number | Publication date |
|---|---|
| JP3364808B2 (ja) | 2003-01-08 |
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