KR970013313A - 데이터 전송 장치 및 다이나믹 반도체 메모리 디바이스 - Google Patents

데이터 전송 장치 및 다이나믹 반도체 메모리 디바이스 Download PDF

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Abstract

제1 및 제2 전원 전압(GND, Vcc)에 의해 전원을 받는 데이터 전송 장치에 있어서, 데이터 출력 회로(1')는 제1 상보 출력 신호를 발생하며, 큰 부하 용량을 갖는 데이터 전송 회로(3')는 제1 상보 출력 신호를 전송하여, 제2 상보 출력 신호를 발생하고, 증폭기 회로(5')는 제2 상보 출력 신호를 증폭하여 제3 상보 출력 신호를 발생한다. 제1 전송 게이트 회로(2)는 데이터 출력 회로와 데이터 전송 회로 사이에 접속된다. 제2 전송 게이트 회로(4)는 데이터 전송 회로와 증폭기 회로 사이에 접속된다. 제1, 제2 및 제3 상보 출력 신호는 제1 전압과 제2 전압 사이의 대략 중간 레벨 된다.

Description

데이터 전송 장치 및 다이나믹 반도체 메모리 디바이스
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제12도는 본 발명에 따른 데이터 전송 장치의 제1실시예를 도시한 블록 회로도.

Claims (25)

  1. 제1 전원 전압(GND) 및 이 제1 전원 전압보다 높은 제2 전원 전압(Vcc)에 의해 전원을 받는 데이터 전송 장치에 있어서, 제1상보 출력 신호를 발생하는 데이터 출력 회로(1') : 큰 부하 용량을 갖는 것으로서, 상기 제1 상보 출력 신호를 전송하여 제2 상보 출력 신호를 발생하는 데이터 전송 회로(3') : 상기 제2 상보 출력 신호를 증폭하여 제3 상보 출력 신호를 발생하는 증폭기 회로(5') : 상기 데이터 출력 회로와 상기 데이터 전송 회로 사이에 접속된 제1 전송 게이트회로(2) : 상기 데이터 전송 회로와 상기 증폭기 회로 사이에 접속된 제2 전송 게이트 회로(4) : 및 상기 제1, 제2 및 제3 상보 출력 신호가 상기 제1 전압과 제2 전압 사이의 대략 중간 레벨이 되게 하는 수단을 포함하는 것을 특징으로 하는 데이터 전송 장치.
  2. 제1항에 있어서, 상기 수단은 상기 제1, 제2 및 제3 상보 신호의 라인을 상기 중간레벨로 프리차징하는 프리차징 회로를 포함하는 것을 특징으로 하는 데이터 전송 장치.
  3. 제2항에 있어서, 상기 수단은 상기 제1 상보 출력 신호를 등화하는 제1 등화기 회로 : 상기 제2 상보 출력 신호를 등화하는 제2 등화기 회로 : 및 상기 제3 상보 출력 신호를 등화하는 제3 등화기 회로를 더 포함하는 것을 특징으로 하는 데이터 전송 장치.
  4. 제1항에 있어서, 상기 데이터 출력 회로, 상기 데이터 전송 회로 및 상기 증포기기 회로 각각은 상기 수단을 포함하는 것을 특징으로 하는 데이터 전송 장치.
  5. 제1항에 있어서, 상기 제1 및 제2 전송 게이트 회로와 상기 수단에 접속된 제어 회로(6)를 더 포함하며, 상기 제어 회로는 상기 수단을 제어하기 위한 제1 제어 신호(S1), 상기 제1 제어 신호의 발생 후에 상기 제1 전송 게이트 회로를 턴온 하기 위한 제2 제어 신호(S2) 및 사익 제2 제어 신호의 발생 후에 상기 제2 전송 게이트 회로를 턴온하기 위한 제3 제어 신호(S3)을 발생하는 것을 특징으로 하는 데이터 전송 장치.
  6. 제1항에 있어서, 상기 제1 및 제2 전송 게이트 회로는 N 채널 MOS 트랜지스터를 포함하며, 상기 N 채널 MOS 트랜지스터는 상기 제2 전압보다 높은 전압에 의해 제어되는 것을 특징으로 하는 데이터 전송 장치.
  7. 제1항에 있어서, 부가된 전송 게이트 회로(2A) 및 부가된 데이터 전송 회로(3'A)로 구성된 적어도 하나의 직렬 회로를 더 포함하며, 상기 직렬 회로는 상기 데이터 전송 회로와 상기 증폭기 회로 사이에 접속되며, 상기 부가된 데이터 전송 회로는 제4 상보 출력 신호를 발생하며, 상기 수단은 상기 제4 상보 출력 신호가 대략 상기 중간 레벨로 되게하는 것을 특징으로 하는 데이터 전송 장치.
  8. 제1항에 있어서, 제3 전송 게이트 회로(2B), 부가된 데이터 전송 회로(3'B), 제4 전송 게이트 회로(4B) 및 부가된 증폭기 회로(5'B)로 구성된 적어도 하나의 직렬 회로를 더 포함하며, 상기 직렬 회로는 상기 증폭기 회로에 접속되며, 상기 부가된 데이터 전송 회로는 제4 상보 출력 신호를 발생하며, 상기 부가된 증폭기 회로는 제5 상보 출력 신호를 발생하며, 상기 수단은 상기 제4 및 제5 상보 출력 신호가 대략 상기중간 레벨로 되게 하는 것을 특징으로 하는 데이터 전송 장치.
  9. 제1 전원 전압(GND) 및 이 제1 전원 전압보다 높은 제2 전원 전압(Vcc)에 의해 전원을 받는 데이터 전송 장치에 있어서, 제1 상보 출력 신호를 발생하는 제1 데이터 출려 회로(1') 및 제2 상보 출력 신호를 발생하기 위한 제1 증폭기 회로(5")를 포함하는 제1 입력/출력 회로 : 제3 상보 출력 신호를 발생하는 제2 데이터 출력 회로(1") 및 제4 상보 출력 신호를 발생하기 위한 제2 증폭기 회로(5')를 포함하는 제2 입력/출력 회로 : 큰 부하 용량을 갖는 것으로서, 상기 제1 상보 출력 신호를 전송하여 제5 상보 출력 신호를 발생하며, 상기 제3 상보 출력 신호를 전송하며 제6 상보 출력 신호를 발생하는 데이터 전송 회로(3') : 상기 제1 입력/출력 회로와 상기 데이터 전송회로 사이에 접속된 제1 전송 게이트 회로(2) : 상기 데이터 전송 회로와 상기 제2 입력/출력 회로 사이에 접속된 제2 전송 게이트 회로 : 및 상기 제1, 제2, 제3, 제4, 제5 및 제6 상보 출력 신호가 상기 제1 전압과 제2 전압 사이의 대략 중간 레벨로 되게 하는 수단을 포함하는 것을 특징으로 하는 데이터 전송 장치.
  10. 제9항에 있어서, 상기 수단은 상기 제1, 제2, 제3, 제4, 제5 및 제6 상보 신호의 라인들을 상기 중간 레벨로 프리차징하는 프리차징 회로를 포함하는 것을 특징으로 하는 데이터 전송 장치.
  11. 제10항에 있어서, 상기 수단은 상기 제1 상보 출력 신호를 등화하는 제1 등화기 회로 : 상기 제2 상보 출력 신호를 등화하는 제2 등화기 회로 : 상기 제3 상보 출력 신호를 등화하는 제3 등화기 회로 : 상기 제4 상보 출력 신호를 등화하는 제4 등화기 회로 : 및 상기 제5 및 제6 상보 출력 신호를 등화하는 제5 등화기 회로를 포함하는 것을 특징으로 하는 데이터 전송 장치.
  12. 제9항에 있어서, 상기 제1 및 제2 데이터 출력 회로, 상기 데이터 전송 회로 및 상기 제1 및 제2 증폭기 회로 각각은 상기 수단을 포함하는 것을 특징으로 하는 데이터 전송 장치.
  13. 제9항에 있어서, 상기 제1 및 제2 전송 게이트 회로와 상기 수단에 접속된 제어 회로(6)를 더 포함하며, 상기 제어 회로는 상기 수단을 제어하기 위한 제1 제어 신호(S1), 상기 제1 제어 신호의 발생 후에 상기 제1 및 제2 전송 게이트 회로 중 하나를 턴온하기 위한 제2 제어 신호(S2), 및 상기 제2 제어 신호의 발생 후에 상기 제1 및 제2 전송 게이트 회로 중 다른 하나를 턴온하기 위한 제3 제어 신호(S3)을 발생하는 것을 특징으로 하는 데이터 전송 장치.
  14. 제9항에 있어서, 상기 제1 및 제2 전송 게이트 회로는 N 채널 MOS 트랜지스터를 포함하며, 상기 N 채널 MOS 트랜지스터는 상기 제2 전압보다 높은 전압에 의해 제어되는 것을 특징으로 하는 데이터 전송 장치.
  15. 제9항에 있어서, 부가된 전송 게이트 회로(2A) 및 부가된 데이터 전송 회로(3'A)로 구성된 적어도 하나의 직렬 회로를 더 포함하며, 상기 직렬 회로는 상기 데이터 전송 회로와 상기 제2 입력/출력 회로 사이에 접속되며, 상기 부가된 데이터 전송 회로는 제6 및 제7 상보 출력 신호를 발생하며, 상기 수단은 상기 제5 및 제6 상보 출력 신호가 대략 상기 중간 레벨로 되게 하는 것을 특징으로 하는 데이터 전송 장치.
  16. 제9항에 있어서, 제3 전송 게이트 회로(2B), 부가된 데이터 전송 회로(3'B), 제4 전송 게이트 회로(4B) 및 제3 입력/출력 회로로 구성된 적어도 하나의 직렬 회로를 더 포함하며, 상기 직렬 회로는 상기 입력/출력 회로에 접속되며, 상기 부가된 데이터 전송 회로는 제5 및 제6 상보 출력 신호를 발생하며, 상기 제3 입력/출력 회로는 제7 및 제8 상보 출력 신호를 발생하며, 상기 수단은 상기 제5 내지 제8 상보 출력 신호가 대략 상기 중간 레벨로 되게 하는 것을 특징으로 하는 데이터 전송 장치.
  17. 제1 전원 전압(GND) 및 이 제1 전원 전압 보다 높은 제2 전원 전압(Vcc)에 의해 전원을 받는 다이나믹 반도체 메모리 디바이스에 있어서, 복수의 비트 라인 쌍(BL1, BL1) : 상기 비트 라인 중 선택된 라인에 접속되어 제1 상보 출력 신호를 발생하는 감지증폭기(11) : 큰 부하 용량을 갖는 것으로서, 상기 제1 상보 출력 신호를 전송하여 제2 상보 출력 신호를 발생하는 데이터 전송 회로(13') : 사익 제2 상보 출력 신호를 증폭하여 제3 상보 출력 신호를 발생하는 독출 증폭기 회로(15') : 상기 감지 증폭기와 상기 데이터 라인 회로 사이에 접속된 제1 전송 게이트 회로(12) : 상기 데이터 전송 라인 회로와 상기 독출 증폭기 회로 사이에 접속된 제2 전송 게이트 회로(14) : 및 상기 제1, 제2 및 제3 상보 출력 신호가 상기 제1 전압과 제2 전압 사이의 대략 중간 레벨로 되게 하는 수단을 포함하는 것을 특징으로 하는 다이나믹 반도체 메모리 디바이스.
  18. 제17항에 있어서, 상기 수단은 상기 제1, 제2 및 제3 상보 신호의 라인들을 상기 중간 레벨로 프리차징하는 프리차징 회로를 포함하는 것을 특징으로 하는 다이나믹 반도체 메모리 디바이스.
  19. 제18항에 있어서, 상기 수단은 상기 제1 상보 출력 신호를 등화하는 제1 등화기회로 : 상기 제2 상보 출력 신호를 등화하는 제2 등화기 회로 : 및 상기 제3 상보 출력 신호를 등화하는 제3 등화기 회로를 더 포함하는 것을 특징으로 하는 다이나믹 반도체 메모리 디바이스.
  20. 제17항에 있어서, 상기 감지 증폭기, 상기 데이터 라인 회로 및 상기 독출 증폭기 각각은 상기 수단을 포함하는 것을 특징으로 하는 다이나믹 반도체 메모리 디바이스.
  21. 제17항에 있어서, 상기 제1 및 제2 전송 게이트 회로 및 상기 수단에 접속된 제어회로(16)를 더 포함하며, 상기 제어 회로는 상기 수단을 제어하기 위한 제1 제어 신호(S1), 상기 제1 제어 신호의 발생 후에 상기 감지 증폭기를 활성화시키기 위한 제2 제어 신호(S2), 상기 제2 제어 신호의 발생 후에 상기 제1 전송 게이트 회로를 턴온하기 위한 제3 제어 신호(S3), 상기 제3 제어 신호의 발생 후에 상기 제2 전송 게이트 회로를 턴온하기 위한 제4 제어 신호(S4), 및 상기 제4 제어 신호의 발생 후에 상기 독출 증폭기를 활성화시키기 위한 제5 제어 신호(S5)를 발생하는 것을 특징으로 하는 다이나믹 반도체 메모리 디바이스.
  22. 제18항에 있어서, 상기 데이터 라인 회로에 접속된 기입 증폭기(17)를 더 포함하며, 상기 제어 회로는 상기 감지 증폭기를 활성화시키기 위한 제7 제어 신호(S2) 및 상기 제7 제어 신호의 발생 후에 상기 제1 전송 게이트 회로를 턴온하기 위한 제8 제어 신호(S3)를 발생하는 것을 특징으로 하는 다이나믹 반도체 메모리 디바이스.
  23. 제17항에 있어서, 상기 제1 및 제2 전송 게이트 회로는 N 채널 MOS 트랜지스터를 포함하며, 상기 N채널 MOS 트랜지스터는 상기 제2 전압보다 높은 전압에 의해 제어되는 것을 특징으로 하는 다이나믹 반도체 메모리 디바이스.
  24. 제17항에 있어서, 부가된 데이터 라인 회로(13'A) 및 제3 전송 게이트 회로(14A)로 구성된 적어도 하나의 직렬 회로를 더 포함하며, 상기 직렬 회로는 상기 제2 전송 게이트 회로와 상기 독출 증폭기 회로 사이에 접속되며, 상기 부가된 데이터 전송 회로는 제4 상보 출력 신호를 발생하며, 상기 수단은 상기 제4 상보 출력 신호가 대략 상기 중간 레벨로 되게하는 것을 특징으로 하는 다이나믹 반도체 메모리 디바이스.
  25. 제17항에 있어서, 상기 제2 전송 게이트 회로에 접속된 제1 증폭기 회로(18) : 및 상기 제1 증폭기 회로에 접속된 제3 전송 게이트 회로(18)를 도 포함하며, 상기 디바이스는 부가된 데이터 라인 회로(13'B), 제4 전송 게이트 회로(14B), 제2 증폭기 회로(18B) 및 제5 전송 게이트 회로(19B)로 구성된 적어도 하나의 직렬 회로를 더 포함하며, 상기 직렬 회로는 상기 독출 증폭기 회로에 접속되며, 상기 부가된 데이터 라인 회로는 제4 상보 출력 신호를 발생하며, 상기 수단은 상기 제4 상보 출력 신호가 대략 상기 중간 레벨로 되게하는 것을 특징으로 하는 다이나믹 반도체 메모리 디바이스.
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