DE4124421A1 - Halbleiterspeichervorrichtung mit einem sehr schnellen schreibvorgang - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung und insbesondere auf einen dy­ namischen Speicher mit wahlfreiem Zugriff (RAM) mit einer verbesserten Schreibfunktion.

In einem dynamischen RAM werden in einer durch eine Adresse ausgewählte Speicherzelle gespeicherte Daten als eine Spannung in eine Bitleitung geladen, während eine in einer Blindzelle gespeicherte Ladung (oder Vorladungsspannung) in eine komplementäre Bitleitung als Referenzspannung für die Spannung der Bitleitung geladen wird. Die Spannungsdifferenz zwischen der Bitleitung und der komplementären Bitleitung wird durch einen Leseverstärker hinreichend verstärkt, usw., und dann über Ein­ gabe/Ausgabeleitungen und einen Datenausgabepuffer ausgele­ sen. Zusätzlich zu der obigen Lesefunktion, führt der dyna­ mische RAM eine Schreibfunktion zum Speichern von Daten in einer durch eine Adresse ausgewählten Speicherzelle durch.

Während der Schreibfunktion werden die Potentiale der Bit­ leitungen durch das Potential der über einen Daten­ eingabepuffer bereitgestellten Daten bestimmt. Ein derarti­ ger, Schreib/Lesefunktionen durchführender dynamischer RAM ist in den bekannten technischen Referenzen offengelegt, und Fig. 4A zeigt einen typischen Spaltenschaltkreis eines sol­ chen herkömmlichen, dynamischen RAMs.

Fig. 4A zeigt den Spaltenschaltkreis und Fig. 4B die Betriebszeitdiagramme des Schaltkreises der Fig. 4A. Ein Bitleitungsausgleichsschaltkreis 10, der mit einer Bitlei­ tung-Vorladungsspannung VBL des Pegels (1/2) Vcc verbunden ist, gleicht ein Paar von Bitleitungen BL und auf den Pe­ gel (1/2) Vcc in Abhängigkeit von einem Ausgleichssignal EQ während eines Zeilenadreßpulssignals auf einen vor­ geladenen, "hohen" Zustand aus. Auf der anderen Seite wird das Ausgleichssignal EQ ausgeschaltet und eine mit einer Wortleitung WL verbundene Speicherzelle 20 wird ausgesucht, während aktiv im "niedrigen" Zustand ist. Dann wird die in der Speicherzelle 20 gespeicherte Ladung in die Bitlei­ tung BL entladen, und die in der nicht gezeigten Blindzelle gespeicherte Ladung wird in die komplementäre Bitleitung BL entladen (oder der vorgeladene Pegel wird gehalten). Danach wird der Leseverstärker 30 mit zwei PMOS-Transistoren und zwei NMOS-Transistoren entsprechend den Lesetaktimpulsen LA und betrieben, wobei die Spannungsdifferenz zwischen der Bitleitung BL und der komplementären Bitleitung verstärkt wird. Die verstärkten Daten R1 werden an ein Paar von Ein­ gabe/Ausgabeleitungen IO und über ein Spaltengate 50 an­ gelegt, welches in Abhängigkeit von einem Spaltenauswahlsi­ gnal CSL betrieben wird, das entsprechend einem Spal­ tenadreßtaktsignal freigegeben wird. Die Ein­ gabe/Ausgabeleitungen werden allgemein auf einen höheren Pe­ gel als der Ausgleichspegel der Bitleitungen ausgeglichen, der zum Beispiel durch die Schwellspannung des MOS-Transi­ stors von der Sourcespannung Vcc abfällt. Nach dem Lesen der Daten R1 werden die Bitleitungen wiederum durch das Aus­ gleichssignal EQ ausgeglichen. Dann werden neue Lesedaten R2 auf gleiche Weise ausgelesen und ein Schreibfreigabesignal WE wird aktiviert, wobei das Potential des Bitleitungspaares BL, entsprechend den extern angelegten Schreibdaten W be­ stimmt wird. Normalerweise ist die Potentialdifferenz des Bitleitungspaares im wesentlichen gleich dem Sourcespan­ nungspegel. In dem Fall, daß die Bitleitungen mit den Ein­ gabe/Ausgabeleitungen über das Spaltengate 50, das durch das Spaltenauswahlsignal CSL im "hohen" Zustand angeschaltet ist, verbunden sind, werden die Potentiale auf der Bitlei­ tung BL und der komplementären Bitleitung übertragen. Also wird eine beachtliche Übergangszeit gebraucht, bis die Eingabedaten auf den Eingabe/Ausgabeleitungen auf die Bit­ leitungen übertragen sind, was zu einer unerwünschten Verzö­ gerung der Schreibzeit führt.

Wenn die Potentiale der Bitleitungen während des Lese- Schreibübergangs einen Hub von der Größe des Sourcespan­ nungspegels besitzen, wie beim Stand der Technik, wird pro­ portional zum Hub Rauschen erzeugt. Da außerdem der Selbst­ widerstand langer Bitleitungen in einem hochintegrierten Speicherschaltkreis höher ist, wird der Einfluß des Rau­ schens vergrößert.

Es ist eine Aufgabe der vorliegenden Erfindung, einen Schaltkreis zum Verringern der Schreibzeit einer Halbleiter­ speichervorrichtung zur Verfügung zu stellen.

Es ist eine weitere Aufgabe der vorliegenden Erfindung, einen Schaltkreis zum sofortigen und wirkungsvollen Durch­ führen der Schreibfunktion nach dem Beenden der Lesefunktion zur Verfügung zu stellen.

Diese und weitere Aufgaben werden erfindungsgemäß durch eine Halbleiterspeichervorrichtung, wie sie in den beigefüg­ ten Patentansprüchen definiert ist, gelöst.

Entsprechend einem Gesichtspunkt der Erfindung umfaßt eine Halbleiterspeichervorrichtung, die Schreib/Lesefunktionen in Abhängigkeit von einem externen Kontrollsignal durchführt: ein Paar von Bitleitungen, die zwischen einer Speicherzelle und einem Paar von Ein­ gabe/Ausgabeleitungen angeschlossen sind, um während der Schreib- und Lesefunktionen Daten darüber zu übertragen; einen Schreibausgleichsschaltkreis, der zwischen den Bitlei­ tungen angeschlossen ist und eine Ausgleichsspannung eines vorgegebenen Pegels empfängt und in Abhängigkeit von einem Schreibausgleichssignal in Abhängigkeit von einem Schreibfreigabesignal kontrolliert wird, einen Ausgleichsauswahlschaltkreis, der von einem Spaltenauswahl­ signal kontrolliert wird, zum Übertragen des Ausgleichssi­ gnals auf den Schreibausgleichsschaltkreis; Spaltengates, die jeweils zwischen den Eingabe/Ausgabeleitungen und den Bitleitungen angeschlossen sind und von dem Spaltenauswahl­ signal kontrolliert werden; und einen Schaltkreis, der ein Spaltenadreßignal und das Schreibfreigabesignal empfängt, um das Schreibausgleichssignal zu erzeugen, wodurch das Aus­ gleichssignal für einen gegebenen Zeitpunkt aktiviert wird, an dem das Schreibfreigabesignal beginnt aktiviert zu wer­ den.

Für ein besseres Verständnis der Erfindung und um zu zeigen, wie diese ausgeführt werden kann, wird nun beispiel­ haft auf die beigefügten, diagrammatischen Zeichnungen Bezug genommen.

Fig. 1 ist ein Spaltenschaltkreis eines dynamischen RAM nach der vorliegenden Erfindung.

Fig. 2 zeigt Schaltkreise zum Erzeugen von Kontrollsi­ gnalen, die in der vorliegenden Erfindung verwendet werden.

Fig. 3 ist ein Zeitablaufdiagramm nach der vorliegenden Erfindung.

Fig. 4A ist ein Spaltenschaltkreis eines herkömmlichen, dynamischen RAM.

Fig. 4B ist ein Zeitablaufdiagramm des RAMs der Fig. 4A.

Wie in Fig. 1 gezeigt, umfaßt ein Spaltenschaltkreis einen Ausgleichsschaltkreis 10, eine Speicherzelle 20, einen Leseverstärker 30 und ein Spaltengate 50, was einem herkömm­ lichen Spaltenschaltkreis der Fig. 4A entspricht. Ein Schreibausgleichsschaltkreis 40 mit NMOS-Transistoren 41, 42, 43 ist zwischen einer Bitleitung BL und einer komplemen­ tären Bitleitung angeschlossen. Die Kanäle der NMOS-Tran­ sistoren 41 und 42 sind in Reihe zwischen dem Bitleitungs­ paar BL und angeschlossen, und deren Gates sind gemeinsam mit einem Knoten 100 verbunden. Die Verbindung der Kanäle der Transistoren 41 und 42 wird mit einer Spannung VBL des Pegels (1/2) Vcc versorgt. Der Kanal des Transistors 43 ist zwischen den Bitleitungen BL und angeschlossen, und sein Gate ist mit dem Knoten 100 verbunden. Der gemeinsam die Ga­ tes der Transistoren 41, 42, 43 verbindende Knoten ist über einen Ausgleichsauswahl-NMOS-Transistor 60 mit dem Schreib­ ausgleichssignal EQW verbunden. Ein Spaltenauswahlsignal CSL wird an die beides Gates des Auswahl-NMOS-Transistors 60 und das Spaltengate 50 angelegt. Der Auswahl-NMOS-Transistor 60 verursacht das Anlegen des Schreibausgleichsignals EQW an den Knoten 100 vor dem Durchführen der Schreibfunktion, wo­ durch die Bitleitungen durch die Ausgleichsspannung VBL aus­ geglichen werden. Das Schreibausgleichssignal EQW hängt von dem Schreibfreigabesignal WE und dem Spaltenadreßtaktsignal ab.

In den Fig. 3A und 3B ist der Gatterschaltkreis zum Erzeugen des Schreibausgleichssignals EQW und des Taktimpul­ ses ϕ1 gezeigt. Die Taktimpulse ϕ1 werden erzeugt durch ein NOR-Gatter, das das Spaltenadreßtaktsignal und das Schreibfreigabesignal erhält, und durch Inverter 32 und 33 zum Formen der Signalausgabe des NOR-Gatters 31, wie in Fig. 2A gezeigt. Die Taktimpulse ϕ1, deren Pulsbreite durch Inverter 34, 35 und 36 und ein NAND-Gatter 37 eingestellt wird, werden als das Schreibausgleichsignal EQW über einen Inverter 38 angelegt, wie in Fig. 2B gezeigt. In diesem Fall kann der Gatterschaltkreis der Fig. 2A und 2B auf ver­ schiedene Weisen aufgebaut sein. Fig. 3 zeigt Zeitablauf­ diagramme nach der vorliegenden Erfindung.

Hiernach wird der Schreibvorgang nach der vorliegenden Erfindung unter Bezugnahme auf die Fig. 1 bis 3 beschrie­ ben.

Wenn das Spaltenadreßtaktsignal und das Schreibfreigabesignal in "niedrigen" Zuständen aktiviert werden, wie in Fig. 3 gezeigt, wird der Taktimpuls ϕ1 im "hohen" Zustand erzeugt, wie in Fig. 2A gezeigt. Dann wird das Schreibausgleichsignal EQW, dessen Pulsbreite schmaler ist, an den Kanal des Auswahltransistors 60 angelegt. Da das Spaltenauswahlsignal CSL aktiviert ist, werden der Auswahl­ transistor 60 und das Spaltengate 50 gleichzeitig angeschal­ tet. Die Bitleitungen werden durch die NMOS-Transistoren 41, 42, 43 des eingeschalteten Schreibausgleichsschaltkreises 40 auf die Ausgleichsspannung VBL, die gleich (1/2) Vcc ist, ausgeglichen, während das Schreibausgleichssignal EQW im "hohen" Zustand ist. Danach wird, wenn das Schreibaus­ gleichssignal EQW in den "niedrigen" Zustand geht, der Kno­ ten 100 entladen, so daß die Transistoren 41, 42, 43 des Schreibausgleichsschaltkreises 40 ausgeschaltet werden und das Potential der Bitleitungen entsprechend dem auf die Ein­ gabe/Ausgabeleitungen geladenen Potential aufgespaltet wird, um dadurch Schreibdaten auf die ausgewählte Speicherzelle zu übertragen.

Auch wenn ein NMOS-Transistor in dem vorliegenden Ausführungsbeispiel als Auswahltransistor verwendet wird, kann eine andere Halbleitervorrichtung in dem technischen Umfang der Erfindung verwendet werden. In dem erfindungsge­ mäßen Ausführungsbeispiel wird die Schreibzeit auf 6 bis 7 Nanosekunden reduziert von 11 bis 12 Nanosekunden für eine herkömmliche Vorrichtung unter der Bedingung von 4 Volt/ 80°C.

Wie oben festgestellt, gleicht die erfindungsgemäße Vor­ richtung schnell die Bitleitungen aus und schreibt die Ein­ gangsdaten nach dem Durchführen des Lesevorgangs, wodurch die Schreibzeit verkürzt wird und das Rauschen in den Bit­ leitungen verhindert wird.

Während die Erfindung unter Bezugnahme auf ein bestimm­ tes, bevorzugtes Ausführungsbeispiel gezeigt wurde, ist für den Fachmann klar, daß Detailänderungen durchgeführt werden können, ohne von Umfang und Wesen der Erfindung abzuweichen.

Claims (8)

1. Halbleiterspeichervorrichtung, die Schreib/Lesefunktionen in Abhängigkeit von einem externen Kontrollsignal durchführt, dadurch gekennzeichnet, daß sie umfaßt:
ein Paar von Bitleitungen (BL, ), die zwischen einer Speicherzelle (20) und einem Paar von Ein­ gabe/Ausgabeleitungen (IO, ) angeschlossen sind, um wäh­ rend der Schreib- und Lesefunktionen Daten darüber zu über­ tragen;
eine Schreibausgleichvorrichtung (40), die zwischen den Bitleitungen angeschlossen ist und eine Ausgleichsspannung eines vorgegebenen Pegels empfängt und in Abhängigkeit von einem Schreibausgleichssignal (EQW) in Abhängigkeit von ei­ nem Schreibfreigabesignal () kontrolliert wird;
eine Ausgleichsauswahlvorrichtung (60), die von einem Spaltenauswahlsignal (CLS) kontrolliert wird, zum Übertragen des Ausgleichssignals auf die Schreibausgleichsvorrichtung;
Spaltengatevorrichtungen (50), die jeweils zwischen den Eingabe/Ausgabeleitungen und den Bitleitungen angeschlossen sind und von dem Spaltenauswahlsignal kontrolliert werden; und
eine Vorrichtung, die ein Spaltenadreßignal und das Schreibfreigabesignal empfängt, um das Schreibausgleichssi­ gnal (EQW) zu erzeugen, wodurch das Ausgleichssignal für einen gegebenen Zeitpunkt aktiviert wird, an dem das Schreibfreigabesignal beginnt aktiviert zu werden.

2. Halbleiterspeichervorrichtung nach Anspruch 1, da­ durch gekennzeichnet, daß die Ausgleichsauswahlvorrichtung (60) einen Isoliergate-Feldeffekttransistor (60) umfaßt, wo­ bei ein erster Kanalanschluß des Transistors mit dem Schreibausgleichssignal (EQW), ein zweiter Kanalanschluß des Transistors mit der Scheibausgleichsvorrichtung (40) und das Gate des Transistors mit dem Spaltenauswahlsignal (CSL) ver­ bunden ist.

3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Schreibausgleichsvorrichtung (40) erste (41), zweite (42) und dritte (43) Metalloxid- Halbleiter- (MOS-) Transistoren umfaßt, wobei die Kanäle der ersten und zweiten MOS-Transistoren in Reihe zwischen den Bitleitungen angeschlossen sind, wobei die Ausgleichsspan­ nung (VBL) an einen Knoten (100) angelegt wird, der an einer Verbindung der Kanäle der ersten und zweiten MOS-Transisto­ ren gebildet wird, wobei die Gates der ersten bis dritten MOS-Transistoren gemeinsam mit dem zweiten Anschluß des Ka­ nals des Isoliergate-Feldeffekttransistors verbunden sind.

4. Halbleiterspeichervorrichtung nach Anspruch 1, da­ durch gekennzeichnet, daß die Erzeugungsvorrichtung wenig­ stens ein logisches Gatter (37) umfaßt, wobei das logische Gatter einen ersten Eingabeanschluß zum Empfang eines unver­ zögerten Eingangssignal und einen zweiten Eingabeanschluß zum Empfang des Eingabesignals mit einer vorgegebenen Zeitverzögerung besitzt.

5. Halbleiterspeichervorrichtung zum Übertragen von ex­ tern eingegebenen Daten über ein Paar von Bitleitungen (BL, ) zu einer ausgewählten Speicherzelle (20), dadurch ge­ kennzeichnet, daß sie umfaßt:
erste (41) und zweite (42) NMOS-Transistoren mit Kanä­ len, die in Reihe zwischen den Bitleitungen angeschlossen sind, und mit Gates, die miteinander verbunden sind, wobei eine Ausgleichsspannung (VBL) eines gegebenen Pegels an die Verbindung der Kanäle angelegt wird;
einen gemeinsamen, zwischen den Gates der ersten und zweiten NMOS-Transistoren angeschlossenen Knoten (100);
einen dritten NMOS-Transistor (60), dessen erster Kanal­ anschluß mit einem Schreibausgleichssignal (EQW), dessen zweiter Kanalanschluß mit dem Knoten und dessen Gate mit ei­ nem Spaltenauswahlsignal (CSL) verbunden ist.

6. Halbleiterspeichervorrichtung nach Anspruch 5, da­ durch gekennzeichnet, daß sie außerdem einen NMOS-Transistor (43) umfaßt, dessen Kanal zwischen den Bitleitungen und des­ sen Gate mit dem Knoten verbunden ist.

7. Halbleiterspeichervorrichtung nach Anspruch 5, da­ durch gekennzeichnet, daß das Spaltenauswahlsignal die zwi­ schen den Bitleitungen und den Eingabe/Ausgabeleitungen (IO, ) angeschlossene Spaltengatevorrichtungen (50) kontrol­ liert.

8. Halbleiterspeichervorrichtung nach Anspruch 5, da­ durch gekennzeichnet, daß das Schreibausgleichssignal für ein vorgegebenes Zeitintervall zu einem Zeitpunkt aktiviert wird, an dem das Schreibfreigabesignal (WE) aktiviert zu werden beginnt.