JPH0428084A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はビット線対を構成する一方のビット線にメモ
リセルを電気的に接続し、ビット線対間の電位差を検出
する事によって読み出し動作を行なう半導体記憶装置に
関するものである。

〔従来の技術〕

１１６図は従来のＤＲＡＭの概略の構成を示すブロック
図である。このＤＲＡＭは多数のメモリセルによって構
成されたメモリセルアレイ（５）と、外部アドレス信号
ＡＤＨを受は取るアドレスバッファα０と、このアドレ
スバッファα〔から出力される内部アドレス信号に対応
してメモリセルアレイ（５）中のただｌりのメモリセル
を指定する行デコーダ（６）と列デコーダ（７）と、ビ
ット線対の電位を平衡させるプリチャージ回路（９）と
、メモリセルから読み出されたデータを増幅するセンス
アンプ（８）と、センスアンプを活性化させる信号ｓｇ
、ＳＥを出力するＳＦ。

１発生回路（２）と、外部的に与えられるタイミング信
号に対応して、多くの制御信号を発生する制御信号発生
回路＋１１とによって構成されている。

第７図は従来のＤＲＡＭの１つのメモリセル周辺を示し
た回路構成図である。図に示すようして、メモリセル−
はワード線ＷＬとピッド線ＢＬに接続されている。メモ
リセルαはキャパシタ（至）とＮチャネルトランジスタ
のとから成り、Ｎチャネルトランジスターの一方４はビ
ット線ＢＬに、他万端はキャパシタ（至）の−万端に、
ゲートはワード線ＷＬに接続されている。キャパシタ（
至）の他万端は常に昔ＶＣＣの電位におかれている。

ビット線対の一方端はプリチャージ回路（９）に接続さ
れている。制御信号発生回路（１）からプリチャージ信
号ψがプリチャージ回路（９）に印加されており、φ＝
″Ｈ″の時ビット線ＢＬ、ＢＬは−Ｖ　ｃ　ｃの電位に
！ され、ψ＝１Ｌ＃の時ビット線ＢＬ、ＢＬはフローティ
ング状態になる。ビット線ＢＬ、ＢＬの他万端はセンス
アンプ（８）につながれている。センスアンプ（８）は
センスアンプ活性化信号ＳＬ、ＳＬ発生回路（２）から
与えられる活性化信号ＳＥ、ＳＥによって駆動され、ビ
ット線対の電位差を拡大する。ＳＥ、ＳＥ発生回路（２
）は制御信号発生回路１１１よｐＥｒＪ加されるトリガ
ー信号ＳｇＴを検出すること、活性化信号ＳＥ、ＳＦ：
を発生する。

第８図は従来のＬ）ＲＡＭのデータのセンス動作を説明
する波形図である。

次に、第７図、第８図を参照しながらメモリセル例のデ
ータを読み出す際に重要となるセンス動作を説明する。

まず、初期状態を説明する。プリチャージ回路（９）に
よって−ｖｃｃにプリチャージされたビット線ＢＬ、Ｂ
Ｌは、ψ＝″Ｌ″となっているために、すでにフローテ
ィング状態にある０ま几、メモリセルそには１′のデー
タが保持されてお９、キャパシタ（至）のゲート側電極
は高電位になっている０ 時刻ｔ、にワード線ＷＬが高電位になると、Ｎチャネル
トランジスタ□□□は導通状態になｐ、キャパシタ（至
）の電荷によってビット線ＢＬの電位が上昇し始める。

なお、第８区に２いて、曲線日は正常な動作をした場合
のビット線の電位、曲線０９はキャパシタωの容量不足
等の支障が生じて電位変化が遅れている場合のビット線
電位であるっ 時刻ｔ２において正常な動作をした場合、ビット線電位
がセンスアンプのＨ側のしきい値を超える０時刻ｔ３に
おいてトリガー信号ＳＥＴが立ち上がり、センスアンプ
活性化信号ＳＥ、ＳＥが発生する。これによってセンス
アンプ（８）が活性化し、ビット線対ＢＬ、ＢＬの電位
差を増幅する０ 〔発明が解決しようとする課題〕 従来の半導体記憶装置は以上のように構成されてい友の
で、時刻ｔ８にセンスアンプが作動を開始しているが、
曲線に代表されるキャパシタの容量不足等の支障を生じ
ているビット線ＢＬの電位がセンスアンプのＨ＠のしき
い値に達していない几め、正常なセンス動作が行われな
いということがある０ しかし、その対策として、電位変化の遅いビット線ＢＬ
の情報を正しく判別するために、時刻ｔ４以降にトリガ
ー信号ＳＥＴを立ち上げるようにすると、動作速度が低
下する上に、不良を含まない装置が必畳以上の余裕度を
持つことになり、無駄で、そのために単純にトリガー信
号ＳＥＴのタイミングを遅らせる事はできず、電位変化
の遅いピッド線を含む装置は不良となるという問題点を
有していた０ この発明は上記のような問題点を解決するためになされ
友もので、ビット線対間の電位差を検出する動作の開始
のタイミングを外部的に設定することが可能な半導体記
憶装置を得ることを目的とする。

〔課題を解決する几めの手段〕

この発明に係る半導体記憶装置は、ビット線対を構成す
る一方のビット線にメモリセルを電気的に接続し、ビッ
ト線対間の電位差を検出することによシ読み出し動作を
行うもので、電位差の検出動作を開始するタイミングを
外部的に設定する手段を備えたものである。

〔作用〕

この発明における半導体記憶装置は、ビット線対間の電
位差を検出する動作の開始のタイミングを外部的に設定
することによって、電位差の開きの遅いビット線の情報
を正しく判別する番ができ、ビット線を含む装置を良品
として活用することができる。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例を示すＤＲＡＭの回路図でるふ
。この回路は制御信号発生回路（１）とＳＥ、ＳＥ発生
回路（２）との間に遅延時間設定回路（３）が接続され
ている。０Ｎ１０Ｆ　Ｆ設定回路（４）は外部から電源
電圧信号Ｖｃｃｓアドレス信号Ａ　Ｄ　Ｒｏ及びＡＤＲ
，を読み込み、Ｐチャネルトランジスタ（至）及び（ロ
）のゲートを制御する。遅延回路０η、（Ｌ２．Ｑａは
それぞれ同一の遅延時間を持ち、遅延回路０］）の出力
端と遅延回路０２の入力端及び、遅延回路＠の出力端と
遅延回路（至）の入力端が接続されている。遅延回路０
ηの入力端には制御信号発生回路＋１）から出力され几
センスアンプ活性化信号のトリガー信号ＳＥＴが入力さ
れる。遅延回路ａ３の出力端はＳＥ。

■発生回路（２）の入力端に接続される。α４．ａ５は
レーザートリミングによって切断可能なヒユーズで、ヒ
ユーズαΦの−１ｇＩＡｖｉ遅延回路０υの入力端に、
他万端はＰチャネルトランジスタαＧのソースに接続さ
れている。ヒユーズ（至）の−万端はＰチャネルトラン
ジスタ助のドレインに、他万端は遅延回路時の出力端に
接続されるＯＰチャネルトランジススタ・のドレインは
Ｐチャネルトランジスタαηのソースと接続されており
、更に、遅延回路（至）の出力端。

遅延回路（至）の入力端ともつながって＾る。この遅延
時間設定回路（３）の出力信号で、かつＳＥ、ＳＥ発生
回路＋２１の入力信号であるトリガー信号をＤＳＥＴと
呼び、センスアンプ活性化後の総ての動作を同期させる
必蚤があるため、トリガー信号ＤＳｇＴは制御信号発生
回路（２）に入力されている。

以上のような構造を待つＤＲＡＭは、まずウエノ・テス
トの段階で０Ｎ１０ＦＦ設定回路（４）の機能を用いて
動作速度をパラメータとしたワード線及びビット線の不
良数が計測され、その不良数がゼロを満たす範囲内で最
高の動作速度を得られるようにヒユーズα４．（２）を
レーザーによって切断するものである。

次に動作について説明する。まず、　０Ｎ１０ＦＦ設足
回路（４）は通常の電圧よりもかなり高めに設定された
特定範囲内の電源電圧信号Ｖｃｅ値を検出した際に、外
部より遅延時間設定モードが指定された事を検出する。

なお、この時性の回路には異常なＶ　ｃ　ｃ値による悪
影響を排除するための保護回路（図示省略）が設けられ
ている。遅延時間設定モード検出時のアドレス信号第１
ピツ）ＡＤＨ，及び、アドレス信号第２ビットＡＤＲ，
の状ＩＩＫ応じて０Ｎ１０ＦＦ設定回路（４）はＰチャ
ネルトランジスタ（至）及び口を制御する。すなわち、
Ｐチャネルトランジスタα・のゲートは、アドレス信号
ｓ１１ビットＡＤＨｏ＝″Ｈ″なら高電位となり、逆に
アドレス信号第１ビットＡＤＲ，＝“Ｌ″ならば低電位
となる。Ｐチャネルトランジスタαηのゲートはアドレ
ス信号第２ビツトによってＡＤＨ，と全く同様の制御を
受ける。

０Ｎ１０ＦＦ設定回路（４）はＶｃｃＯ値が前記の特定
範囲から外れるまでＰチャネルトランジスタＯＧ及びα
ηに前記の制御を続ける。なお、通常動作時にＰチャネ
ルトランジスタαＧ及び口のゲートは低電位になってい
る。

遅延時間設定モードにおいて、Ｐチャネルトランジスタ
αＧ及びσつが導通状態であるならば、ヒユーズα尋、
（至）が未切断であるため、トリガー信号ＳＥＴは遅延
回路Ｃ１１）、ａ２．Ｑ、ｌを総テ迂回り、テＳ　Ｅ　
。

ＳＥ発生回路（２）に入力される。ここでＰチャネルト
ランジスタσηのみを遮断状態にすると、トリガー信号
ＳＥＴは遅延回路０υ、Ｑａを迂回し、遅を回路（至）
を通ってＳＦ、ＢＥ発生回路１２）に入力される。すな
わち、遅延回路を１段通過し定番になる。逆にＰチャネ
ルトランジスタαηは導通、Ｐチャネルトランジスタ０
６を遮断とした場合、トリガー信号ＳＥＴは遅延回路０
υ、ＣＬｌを通過した後、遅延回路０を迂回してＳＥ、
ＳＥ発生回路（２）に入力される。即ち、遅延回路を２
段通過した事になる。ここで更に％Ｐチャネルトランジ
ススタηを遮断しｆｃ場合、トリガー信号ＳＥＴは０υ
、　Ｕ　、　０３の総てを通って３段の遅延を受けた事
になる。

この遅延時間の設定は遅延時間設定モードにおいてのみ
有効な短期的なものでしかないが、ヒユーズ圓、０９を
切断する事によって恒久的な遅延時間の設定ができる。

すなわち、ヒユーズα４．（至）の切断はＰチャネルト
ランジスタαＧ、σηの遮断状態に、またヒユーズα尋
、（至）の未切断にＰチャネルトランジスタαＧ、ση
の導通状態にそれぞれ完全に対応しており、Ｐチャネル
トランジスタｏＧ、αηの制御によって得たのと同じセ
ンスタイミングがヒユーズＱ４　、　ａＦＪの切断によ
って得られる。

第２図は第１図のＤＲＡＭの動作を説明するためのタイ
ミング図である。曲線ωは正常な動作時のビット線の電
位変化を示し１曲線１１１ｇは支障が生じ几場合のビッ
ト線の電位変化を示している。曲線■、　ｏ　、　ｃａ
　、　ｏはぞれぞれ遅延の段数が０段、１段、２段、３
段の場合のトリガー信号ＤＳＥＴのタイミングを示す。

時刻ｔ１においてワード線ＷＬが活性化すると、メモリ
セル（２）の電荷によってピット線ＢＬの電位が変化す
る。第２図はＨ″が書き込まれていた場合に相当する。

正常時には時刻ｔ２に曲線□□□がセンスアンプ（８）
のＨ＠のしきい値を超えているため。

時刻ｔ、にトリガー信号ＤｆＳＥＴが活性化しても正し
くＨ″を判別する事ができる。しかし、メモリキャパシ
タ圀の容量不足等の支障がめった場合１時刻ｔ、にはま
だ曲線０９はＨ＠のしきい値に達していないため、正し
く判別する事ができない。

曲線ＯｇがＨ＠Ｉｌｌきい値に達するのは時刻ｔ、なの
で、ぞれ以降にトリガー信号ＤＳＥＴを活性化する遅延
回路段数を選択すればメモリセルそはエラーを起こさな
くなる。この場合は時刻−にトリガー信号ＤＳＥＴを活
性化する２段が最適な遅延段数となる。

上記実施例特有の効果であるが、第１図に示された構造
とともにレーザートリミングによる不良ワード線及びビ
ット線の置換用スペアとの置換機構を持つＤＲＡＭにお
いては、ワード線及びピット線の不良数が置換用スペア
の数を超えない動作速度を得られるように、ヒユーズ０
◆、（ト）をレーザーによって切断し、その後、従来通
シのレーザートリミングによる不良求揖処置を取る事に
よって、センスアンプ活性化タイミングの遅延を最少銀
に止める事が可能である。

第３図はこの発明の他の一実施例を示す遅延時間設定回
路の回路図でるる。０Ｎ１０ＦＦ設定回路（４）は外部
よｐ高電源電圧信号）ｉｉＶｃｃ　ｓアドレス信号ＡＤ
Ｒｏ及びＡＤＲｌを受は取り、ＦＬＯＴＯＸ構造のメモ
リトランジスタ匁、（支）、ＣＳを制御する。

遅延回路αη、（６）６Ｑ３はそれぞれ同一の遅延時間
を持ち、遅延回路ａηの出力端と遅延回路＠の入力端、
遅延回路（２）の出力端と遅延回路（２）の入力端がそ
れぞれ接続されている。遅延回路０のの入力端にはトリ
ガー信号ＳＥＴが入力され、遅延回路（至）の出力端か
らはトリガー信号Ｉ）ＳＥＴが出力される。メモリトラ
ンジスタＯ，ｃ８．ＣＳのドレインはそれぞれ遅延回路
０υ、（６）、（至）の入力端に接続されておシ、−万
、ソースｒｉｂて遅延回路（至）の出力端に接続されて
いる。他の部分は第１図のものと同様である。

次に第３図に示した構造を持つ、この発明の他の一実施
例の遅延回路の動作について説明する。

まず、　０Ｎ１０ＦＦ’設定回路（４）は通常の電圧よ
りもかなり高い特定範囲内のＨｉＶｃｃ値を一定の時間
以上検出した際に、外部よシ遅延時間設定モードが指定
された事を検出する。この際、アドレス信号第１ビット
ＡＤＲｏ及びアドレス信号第２ビツトＡＤＲ１の状態に
応じてメモリトランジスタ万、―。

囚を制御する。この時のアドレス信号ＡＤＲｏ　。

ＡＤＲＩの組み合わせとメモリトランジスタ勿、■８凶
の制御状態の対応は第１表に示す表のようになる０ 第 表 Ｌ・・・低電位　　○・・・導通状態（消去状態）Ｈ・
・高電位　　Ｘ・・・遮断状態（書き込み状態）ＦＬＯ
ＴＯＸ構造のトランジスタに書き込み或は消去を行う場
合、１５ｖ程度の高電圧をゲート或はドレインに印加す
る必要があるが、外部がら与えられるＨｉＶｃｃは遅延
時間設定モードの指定に用いられると同時に、書き込み
、消去用の高電圧源として動作する。上記のようにして
設定されたメモリトランジスタｏ、ｃｓ、１２ｇの状態
は、恒久的に保持される不揮発性の情報となる。よって
、第１図に示し友実施例におけるヒユーズα◆、四に相
当するものは必要がない。

メモリトランジスタの、（至）、１Ｘ５１の設定が完了
すると、ＨｉＶｃｃ印加中であっても０Ｎ１０　Ｆ　Ｆ
’設定回路（４）は通常動作に入る。すなわち、メモリ
トランジスタ万、ＣＳ、Ｓの各ドレインにつながる配線
をフローティング状態にし、また、各ゲートには通常の
Ｖｃｃに相当する電圧を印加してフローティングゲート
に電子が注入されていない素子のみを導通状態にする。

こうすることによって、トリガー信号ＤＳＥＴの遅延段
数はｗＪ１表に示すようになる。このメモリトランジス
タＣ１（至）、ｅＩ！９の設定完了動作は半導体装置内
部のクロックのみに従って起る。

以降、第３図に示す構造を持ったＤＲＡＭにおいては、
常に０Ｎ１０ＦＦ設定回路（４）がメモＩｊ　）ランジ
スタ勿、■、囚のゲートにＶＣＣを供給しており、セン
スアンプ活性化タイミングを遅延時間設定回路（３）に
おいて設定することができる。

次に、第４図はこの発明のもの１つの他の実施例を示す
遅延時間設定回路の回路図である。第１図及び第３図に
示しｔ構成を持つ７’ｃＤＲＡＭは、センスアンプ活性
化のタイミングを遅らせるための設定を行う事ができた
が、第４図に示し几構成を持つＤＲＡＭはそのタイミン
グを早めるための設定を行う事ができる。０Ｎ１０　Ｆ
Ｆ設定回路（４）は第１図に比へて、アドレス信号第１
ビツトＡＤＲｏがアドレス信号第３ビン）ＡＤＲ２に、
アドレス信号第２ピツ）ＡＤＲ，がアドレス信号第４ビ
ットＡＤＲ，に置き換えられている以外は同一のもので
ある。遅延回路０１．０１Ｑａｔ／′ｉ第１図同様同−
の遅延時間を持ち、直列に接続されている。Ｐチャネル
トランジスタ０６はソースをＶｒｅに、ドレインをヒユ
ーズα尋を介してＰチャネルトランジスタ■にゲートに
接続されている。Ｐチャネルトランジスタαηはソース
ｆＶｃｃに、ドレインをヒユーズａＢｔ介してＰチャネ
ルトランジスタωのゲートに接続芒れている。Ｐチャネ
ルトランジスタ■のソースは遅延回路０〃の入力端に、
ドレインはＰチャネルトランジスタ（至）のソース及び
遅延回路０２の出力端及び遅延回路（至）の入力端に接
続されている。Ｐチャネルトランジスタ田のドレインは
遅延回路０３の出力端に接続されている。

ヒユーズα４．Ｑｅは通常は導通状態にあり、Ｐチャネ
ルトランジスタ■、８３のゲートにＶＣＣを印加してＰ
チャネルトランジスタを遮断状態に保っている。レーザ
ー等によってヒユーズα尋、（ト）を切断すると、Ｐチ
ャネルトランジスタ■、Ｃ（３は導通状態になる。また
、０Ｎ１０ＦＦ設定モ一ド時には、アドレス信号第３ビ
ットＡＤＲ２＝　’Ｈ″、アドレス信号第４ビットＡＤ
Ｈ，＝″Ｈ″とする事でＰチャネルトランレフ２０１ｍ
、（１７）を遮断状態とし、Ｐチャネルトランジスタω
、＠をそれぞれ導通状態にする事ができる。Ｐチャネル
トランジスタ（イ）及び（至）がともに遮断状態にある
場合、トリガー信号ＤＳＥＴは３段の遅延回路を通って
いる。しかし、Ｐチャネルトランジスタ圏及び（至）を
制御することでこの段数を２段から０段にまで変更する
ことが可能となる。

第５図は第４図の回路の動作を説明するタイミング波形
図である。

次に、第４図の構成を持つＤＲＡＭの動作について説明
する。ＤＲＡＭの動作速度を上げるためにはＳｇ、ＳＥ
のタイミングを早めた万が良いが、これをあまシに早め
ると不良品の発生率が上昇してしまうため、通常は曲線
Ｏｇに代表される何らかの支障によって、やや電位の変
化の遅いビット線でも正しく判別できるように、トリガ
ー信号ＤＳＥＴが曲線■のように設定されている。この
ＤＲＡＭはウェハテスト時に０Ｎ１０　ＦＦ設定回路（
４）によってＰチャネルトランジスタＧＯ８αηを制御
し、遅延回路の段数を３段、２段、１段、０段と変化さ
せながら不良の発生の有無を調べる。

全ビットが曲線ωのように早くにセンスアンプのＨ＠の
しきい値を超えるために５通常よｐも少ない遅延段数で
もエラーを生じない製品が克つかつ几場合、その製品に
対して、エラーを生じない範囲内で最も遅延段数が少な
くなるようにヒユーズα尋、（至）を切断する事によっ
て、高速なりＲＡＭを得る事ができる。

〔発明の効果］ 以上のようにこの発明によれば、ビット線対間の電位差
を検出する動作の開始のタイミングを外部的に設定する
手段を設けたので、電位差の開きの遅いビット線の情報
を正しく判別する事ができるようになシ、該ビット線を
含む装置を良品として活用する事ができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すＤＲＡＭの回路図、
第２図は第１図の回路の動作を説明する波形図、第３図
はこの発明の他の実施例を示す遅延時間設定回路の回路
図、第４図はこの発明の他の実施例を示す遅延時間設定
回路の回路図、第５図は８８４図の回路の動作で説明す
る波形図、第６図は従来のＤＲＡＭの概略の構成を示す
ブロック図。 第７図は従来のＤＲＡＭの１つのメモリセル周辺を示し
ｆｃ回路図、第８図は従来のＤＲＡＭのセンス動作を説
明する波形図でるる。 図において、Ｃ１）は制御信号発生回路、（２）はＳＥ
。 ＳＥ発生回路、（３）は遅延時間設定回路、（４）は０
Ｎ１０ＦＦ設定回路、（６）は行デコーダ、（８）はセ
ンスアンプ、（９）はプリチャージ回路、　（ＩＩ〜ａ
３は遅延回路、α◆、（１６はヒユーズ、Ｏａ、αη２
国、（至）はＰチャネルトランジスタ、弼はメモリセル
、 トランジスタ、Ｑｆ３ｉｄキャパシタ。 トランジスタを示す。 な２、図中、同一符号は同一 を示す。 ５はＮチャネル 匁〜囚はメモリ または相当部分

Claims (1)

【特許請求の範囲】
1. 　ビット線対を構成する一方のビット線にメモリセルを
   電気的に接続し、前記ビット線対間の電位差を検出する
   ことによつて読み出し動作を行う半導体記憶装置におい
   て、前記電位差の検出動作を開始するタイミングを外部
   的に設定する手段を備えた事を特徴とする半導体記憶装
   置。