TW480484B - Semiconductor storage device - Google Patents

Description

480484 五、發明說明（1) [發明所屬之技術領域] 本發明係關於一種具備有能夠檢測出記憶單元中之儲存 節點及電晶體閘極之短路，尤其是能夠檢測出高電阻短路 之檢測電路之半導體記憶裝置者。 [習知之技術] 例如在使用MAM之半導體記憶裝置中，士口圖12所示，在 記憶單元100中，對電晶體101之閘極TG施加電壓之結果， 1電晶體ιαι為⑽，蓄存在電容量1()2之電荷為藉儲存節點 l :RrTage nod達至位元線BL(bit Hne)之結果，使 “、一…Λ上J放大斋(sense (未 高，低作為資料。 圖示）係辦認該電位而讀出電位位準之 如S it ΐ之半！體記憶裝置中之記憶單元之；造：程V， 如圖1 3所不，由於蝕刻殘留部分 ^ ^ ^ ^ 單元100之電晶體101之閘極TG與位；線BL之=記憶 TG與儲存節點SN之間等有會發生短路的曰由極 記，單元。制Γ ί ί 關糸，需要檢測出有短路之 口己L早兀。例如，在儲存節點SN與 之 間發生短路時，如果低電阻物導致=01之閘極TG之 位在短時間内傳達至儲存節 路呤，閘極TG之電 準為轉換的關係、，容易檢測出該短二：=‘之電位位 [發明所欲解決之問題] 峪的h形。 然而，發生由高電阻之異物等 用以往之技術a齙，、；认、a, ^ ^ Ή起的鬲電阻短路時， 嗲古雪7 檢測出該高電阻短路。又，以τΖ 忒间電阻紐路係指將閘極：：以下所謂 旱電位傳達至儲存節點 480484 五、發明說明（2) SN的時間因為過長以致用以往之感測放大器之動作時序是 無法以施加於電晶體101之閘極TG之高位準之電位，把儲& 存卽點SN九低位準電位轉換成高位準之，高電阻異物所致 之短路而言。 2晶體101之閘極TG與儲存節點SN因異物等之接觸而發 生南電阻短路時，在從記憶單元讀出資料動

轉"I Π1 0曰 _L r 1 % QB 之閘極施加電壓而使電晶體101為ON而讀出儲存節 a之電位位準之際，用以往之感測放大器之動作時序而 。丄由於該高電阻短路的關係，在該資料讀出時之閘極丁G 之南位準電位傳達至儲存節點SN而使電位位準轉換以前， $出資料及讀出放大動作會結束。因此，不會成為資料誤 者，無法檢測出儲存節點㈣與閘極TG之間之高電阻短路 肖高電阻短路會造成記憶單元之動作不穩定之原 、生醢/ Ϊ而需要予以檢測出’然而，用以往技術，除了構 &解析4之物理的解析方法以外並無其他檢測的方法， 以用電性或電路性方法來檢測出之。 本發明係為解決上述問題所成；其目的在於提供一種 ^匕高短路之際延遲感測放大㈣作時序藉以可 5己憶早兀之儲存節點與記憶單元之電晶體中之閘極 同電阻短路之半導體記憶裝置者。 一 在日本專利申請案特開平4 - 2 8 0 8 4號公報中，有揭 半ί體記憶裝置，其為，I外部可設定檢測出位元 、、、 '之 '位差之動作之開始時序，藉以正確地辨別由於

單元之電容器之容量不《等所致之 較遲之位元線之情報 差之差別么生 間極盘儲Ιίΐ之ί發明係以檢測出記憶單元中電晶體之 之動作時序延遲預定之時間因此， j專利申㈡案特開平4-28084號公報不同。 在曰：：：由ΪΪ其目的及構成為與本發明相異，然而， 案:Γ7在 ^ 之門入/齋六旦/、為在活性化控制電路與感測放大器 ";| 、；谷里，防止感測放大器之電源之急激變化，藉 itϊϊ大器動作時之雜訊為目的者。同樣地，在曰9 2專利申#案特開平5-1 44263號公報中，有揭示一種半導 路Ί ί為’將使用電阻及電容量所構成之延遲電 ,二& 1二ί70線之子塊單位配置複數個之結果，利用當 ,夕組動作日守，相應以感測放大器所選擇之字線之距離， 口己憶細胞之電位之4立开綠夕垂> Α炉纟 士 · 彳70綠之電位變化傳達至感測放大器之 日守Pa不同的現象，在各組間錯開感測放大器之動作時 Τ ί1同時動作之感測放大器之數量之結果，分別減 少瞬吋動作電流及動作時之離訊者。

又，雖然其目的及構成為與本發明相異，然而，在曰本 專利申請案特開昭62-202398號公報中，有揭示一種半導 體記憶裝置’纟為，設有用以檢測出字線昇壓至記憶單元 之轉移門之閣值之電路，用確實昇壓之時序使感測放大器 動作之π果，把字線之昇壓時間之延遲抑制至最少限度來

480484 五、發明說明（4) 予以高速化者。 [用以解決問題之手段] 有關本’發明之半導體記憶裝置為，具備有· ::存電荷之電容量及電晶體所構；之複數個記憶單元 所成之§己憶單元陣列部， =存在該記憶單元陣列部之各記憶單元之電荷作為資 料而^別之至少一個感測放大器所構成之感測放大器部， :试模態時，使該感測放大器比平常時延遲預定時間而 y之，控制該感測放大器部之動作之感測放大器控制部 又，有關本發明之半導趙記憶裳置為，"請專利範圍 ^延遲時門放大器控制部係具備有預先設定成預 = ”電路，只在測試模態時藉，該延遲電路而 大器控制部之成測放大考子说而生成之’感測放 化訊號者予活性化用之感測放大器活性 第U!本發明之半導體記憶裝置為，在申請專利範圍 間為"y雷” 在s己憶單元中之儲存節點與電晶體之閘極之 於二節因ίί述7定之延遲時間成為較長 者。 旱因該電阻器而變化所需之時間以上 又，有關本發明之半導體 由蓄存電荷之電容量及電 所成之記憶單元陣列部， 記憶裝置為，具備有·· 晶體所構成之複數個記憶單 元 480484

五、發明說明（5) 將蓄存在該記憶 料而辨別之至少_ 測试板態時，使 定訊號延遲而動作 放大器控制部者。 單元陣列部之各記憶 個感測放大器所構成 該感測放大器，相應 之，控制該感測放大 單元之電荷作為資 之感測放大器部， 從外部所輸入之預 器部之動作之感測 ^ ^ ^^ ^ £ ^ V ^ ^ #.j r.園 、 述感測放大态控制部為，只在測試模態時， 相應從外部所輪入之預定之訊號而輸出相惠從外部“之 :::選通訊號而生成之，將感測放大器控制部之；放 大為予以活性化用之感測放大器活性化訊號者。

^又/有關本發明之半導體記憶裝置為，在申請專利範圍 第$ $員中，使用允許寫入訊號作為上述從外部所輪入之 預定訊號者。 [實施發明之形態] 兹根據圖示之實施之形態，將本發明詳細說明如下。 圖1係顯示以DRAM構成之半導體記憶裝置之例之概略方 塊圖。又’使用圖1來說明與本發明有關係之列（ROW)系之

動作，尤其是說明感測放大器之活性化，關於其他的動作 即省略其說明。 ，在圖1中’ ZRAS緩衝器1係從外部輸入之列位址選通訊號 、以下簡稱為外部RAS訊號）ZRAS生成内部RAS訊號ZRASE， 向列控制部2輸出。 列控制部2為，從所輸入之内部RAS訊號ZRASE，生成選

480484 五、發明說明（6) 擇字線用之觸發器訊號之字線選擇觸發器訊號，重設 定訊號ZRST ’位元線荨化訊號BLEQM，字線選擇訊號rxd及 活性化感測放大器部3之各感測放大器用之感測放大器活 性化訊號S 0 N，Z S 0 P等。列控制部2係將所生成之該字線選 擇觸發器訊號RXT，重設定訊號zrst及字線選擇訊號rxd向 列解碼器4，將生成之位元線等化訊號BLEQm向位元線等化 電路5，及將生成之感測放大器活性化訊號s〇N，zs〇p向感 測放大器部3輸出之。 又’模態暫存器控制部6為，從外部所輸入之位址訊號 辨認為模態暫存器組而生成測試模態訊號TM ;例如，在列 系統之測試模態中，向列控制部2輸出測試模態訊號TM。 在列控制部2，有測試模態訊號]輸入時，將感測放大器 活性化訊號SON，ZS0P以比平常較延遲之狀態生成而分別對 感測放大器部3輸出之。 圖2係顯示列控制部2之構成例之概略方塊圖。在圖2 中’列控制部2係由實行字線選擇觸發訊號RXT之生成rxt 發生電路部11，延遲電路部1 2，實行感測放大器活性化訊 號SON，ZS0P之生成之感測放大器活性化訊號發生電路部1 3 所構成。RXT發生電路部n為，從輸入之内部RAS訊號 ZRASE分別生成用以生成字線選擇觸發訊號”了，重設定訊 $ZRST ’位元線等化訊號BLEQM及感測放大器活性化訊號 SON，ZS0P之訊號RXTM而輸出之。 ： 延遲，路部12係延遲所輸入之訊號RXTM而生成之同時，· 生成該字線選擇訊號RXD之轉換訊號則訊號ZRXD而分別予 ’

480484 五、發明說明（7) 以輸出之。感測放大器活性化訊號發生電路部13係從輸入 之訊號ZRXD，相應從模態暫存器控制部6所輸入之測試模 態訊號TM，分別生成感測放大器活性化訊號s〇N zs〇{；而向 感測放大器部3輸出之。 ’ 、圖3係顯示感測放大态部3之一個感測放大器及對靡於該 感測放大器之記憶單元陣列7之一個記憶單元^之電路^列之^ 圖。在圖3中’感測放大恭活性化訊號s q n為，向構成感測 放大器15之各N通道形M0S電晶體（以下，簡稱為腿〇s電晶 體）1 5a，1 5b之各源極輸出，而感測放大器活性化訊號 為’向構成感測放大為15之各P通道形M0S電晶體（以下， 間稱為PM0S電晶體）15c，15d之各源極輸出之。 連接於感測放大器1 5之位元線BL有記憶單元丨7連接，而 該記憶單元17係由NM0S電晶體18及電容量19所構成。該 NM0S電晶體18之閘極TG係連接於字線WL，有記憶單元陽極 電壓Vcp施加於電容量19。 其次’圖4係顯示感測放大器活性化訊號發生電路部j 3 之電路例之圖。感測放大器活性化訊號發生電路部1 3係由 反相器21〜23 ’時脈反相器（clocked inverter)24，25及 延遲電路26所構成。從延遲電路12所輸出之訊號ZRXD係藉 反相器21分別輸入於時脈反相器2 4之反相器輸入端及延遲 電路26，在延遲電路26延遲而輸入於時脈反相器25之反相 器輸入端。 在此，對感測放大器活性化訊號發生電路部1 3通常有低 位準之測試模態訊號TM輸入，在測試模態時有高位準之測

圓 89122231.ptd 第11頁 480484 五、發明說明（8) ' 試模態訊號TM輸入之。因此，在時脈反相器24,25中，被 連接成一方之閘極控制訊號輸入端分別有輸入測試模態訊 號TM，另一方之閘極控制訊號輸入端則藉反相器22而有分 別輸入測試模態訊號TM之轉換訊號，以便通常是只有時脈 反相器24為0N ’而在測試模態時只有時脈反相器25為⑽之 狀態。 暗脈反相器2 4，2 5之各輸出端係分別被連接，從該連接 部有感測放大器活性化訊號ZS0P向感測放大器部3輸出， 以及從該連接部藉反相器2 3有感測放大器活性化訊號son 向感測放大器部3輸出之。如此，感測放大器活性化訊號 發生電路部1 3通常是有低位準之測試模態訊號輸入的關 係，輸入之訊號ZRXD為藉反相器21及時脈反相器24成為感 測放大器部活性化訊號Z S0P而輸出之同時，再藉反相器23 成為感測放大器活性化訊號SON而輸出之。 另一方面，在測試模態時，有高位準之測試模態訊號TM 輸入的關係，訊號ZRXD係以延遲電路26延遲預定之時間T1 之後，藉時脈反相器25作為感測放大器活性化訊號ZS0P而 輸出之同時，再藉反相器2 3作為感測放大器活性化訊號 SON而輸出之。 在上述之構成中，圖5係顯示自圖1至圖4中所示之在各 部之列系訊號之時序圖表；從圖5中也可明白測試模態時 之感測放大器活性化訊號ZS0P及SON為，比通常延遲預定 時間T1。因此，在測試模態時，感測放大器部3之各感測 放大器為，比通常延遲預定時間T1而開始動作。

89122231.ptd 第12頁 480484 五、發明說明（9) 圖6係顯示圖3所示之感測放大器中之各部之波形之時序 圖表。在圖6中，（a )係顯示通常時之感測放大器活性化訊 號SON之波形，（b)係顯示通常時之感測放大器活性化訊號 ZS0P之波形，（c)係顯示字線Wl之波形，（d)係顯示測試模 j態時之感測放大器活性化訊號S0N之波形，（e)係顯示在測 試模態時’未發生高電阻短路時之成對位元線BL，ZBL之波 形，（g)係顯示測試模態時發生高電阻短路時之成對位元 線BL, ZBL之波形，（h)係顯示以往之高電阻短路時之成對 位元線BL，ZBL之波形者。又，在（f)〜（g)中，以讀出資料 之結果為在^常時成為低位準之情形為例而顯示之。 曰在測試模態時，將感測放大器活性化訊號_之開始上 :以及感測放大器活性化訊號zsop之開始下降之 = 成：權之電位位準為因高電阻 夠檢測出高電=:;成為’位準的關係，變成誤差而能 下=定之延遲時間n之算出方法說明如 S 7係顯不咼電阻短路時之- 圖7中所示，高電阻短路日士 憶早70之概略圖。如在 同电I見姐路日守’可以考 之閉極TG與儲存節點SN之間 ^早π之電阳體 之高電阻R所連接之。在準備〃' 兹4殘遠及異物等所致 時之儲存節點SN之電位為高日士閘#TG成為低位準，該 之測試則無法檢測出之程度：’電阻R為高到用以往 從儲存節點SN有高位準之^阻之情形說明如下。 儲存之前，閘極TG之低位之I、，起，再生時資料被再 之電位傳達至儲存節點SN，引 89122231.Ptd 麵 第13頁 480484 五、發明說明（ίο) 起資料誤差。於是，由規格所規定之再生時間，例如，在 64ms之間，能夠檢測出使閘極TG之低位準之電位傳達至儲 存卽點S N而成為資料誤差之不良情形則可。又，在再生時 間内，不引起資料誤差之高電阻短路為，雖然不能檢測日出 但並無問題的關係，在此省略其說明。 以下，為了要簡化說明，將充電為儲存節點SN之高位準 之電位之電壓設為Vcc，將高位準與感測放大器可辦切之 儲存節點SN之電位之閾值設為Vcc/2。當儲存節貼sn^ 位從Vcc變化至Vcc/2時’變成H—L誤差。設儲存節點別之 電谷量為C，將儲存節點SN之電位為時間之關數Vc( t)時， 從下式（1)可成立式（3)。 '

Vc(t) = -R · I(t)............⑴

Vc(0) = Vcc..................... I ⑴=C · {dVc(t) } /dt............、3) 解該微分方程式時，成為如下述（4 )式。

Vc(t) =Vcc · exp { -1 / (R · c) }......⑷ 其次，求Vc(t)為在再生之規格之64ms以内，從Vcc變化 成Vcc/2之位準之電阻R時，例如儲存節點渊之電容量設為 30PF時，電阻R=3.08x ΙΟ% Ώ)。將如上述電阻值之高電 阻短路，在測試模態時檢測出為資料誤差所需要之感測放 大器動作之延遲時間Τ1予以算出之。 在此，考量如圖8所示之型式時，能夠成立下 及 (6)式。

Vcc=R · Kt)-Vcc/2 + AV(t) (5)

五、發明說明（π) =C . d { Vcc/2 - AV(t) } Zdt.........(6) 又，△▽(!:)為，顯示儲存節點㈣在低位準時位 預充電位準之Vcc/2向低位準側振幅之位準。 、、、為從 初期條件為，當t = 〇時之AVO) =〇· 2V時 分方程式為，如下述（7)式所示。 》微 AV(t)=(〇.2-3Vcc/2) - exp {t/(R〇 } +3Vcc/ L............(7) △ V(t) = 〇時，感測放大器辦認儲存節點SN之電位 位準，成為L—Η誤差的關係，在上述⑺式中，可成：又 v(t) =〇之時間t作為感測放大器動作之延遲時間η即 =己求得之R與C之值代入上述（7)式内，例如，二。 〇V日守，儲存節點SN之電位變化成為如圖9所示。在圖9中，· 成為Δν — 〇之點為5ms附近的關係，把感測放大器之 延遲時間T1設定成約5ms即可。 w作 又，在圖4所示之感測放大器活性化訊號發生電路部13 為，使用如圖10所示之電路也可以。圖1〇中，感測放大器 活性化訊號發生電路部13係由反相器31〜35，〇R電路36 °， NAND電路37及延遲電路38所構成。從延遲電路部12所輸出 之汛號ZRXD係藉反相器31〜33向順方向串聯連接之串聯電 路，分別輸入於NAND電路37之一方之輸入端及延遲電路38 之輸入端，以延遲電路38延遲而輸入於〇R電路36之一方之 輸入端。 又，OR電路36之另-方之輸入端，藉反相器34有輸入測 試模態訊號TM電路37之輸出端，有輸出感測放大器

480484 五、發明說明（12) 活性化訊號Z S 0 P之同時，藉反相器3 5而輸出感測放大活 性化訊號SON。 ° / 在上述之構成中，在測試模態試號TM為低位準之通常之 動作模態時，字線選擇訊號ZRXD通常是高位準；該時，〇R 電路36之輸出端為高位準。因此，NAND電路37之輸出端成 為高位準；感測放大器活性化訊號ZS〇p成為高位^，感測 放大器活性化§fL號SON成為低位準。又，字線選擇吼號 ZRXD變成低位準時，NAND電路37之輸出端為，與n〇r ^路 36 ,輸出端之訊號位準無關地成為低位準的關係，感測放 大器活性化訊號ZS0P為不延遲地成為低位準，感測放大器 活性化訊號SON係不延遲地成為高位準。 另方面，在測試模態時，有輸入高位準之測試模離m =，字線選擇訊綱D從高位準下降成低位準j二： =電：38輸入於0R電路36之輸入端之 38延遲預定之時mi而從低位準 =遲：路 後，開始昇起成Πί延遲時間η期間成為低位準之 隨著，N AND電路37之λ山& i 位準開始昇起為高位準，:時㈣以後從低 大器活性化訊號ZS0P係從低：準為：後π感測放 10所示之電路為，可實行 降成低位準。如此，在圖 訊號發生電路部13同樣的動作4所不之感測放大器活性化 如上述’本實施形態1中之半導體裝置為，在測試模態

89122231.ptd 第16頁 480484 五、發明說明（13) 時’將活性化感測放大器部3之各感測放大器之時序延遲 預定之時間之結果，能夠檢測出在記憶單元中之儲存節點 SN與電晶體之閘極TG之間所發生之高電阻短路。因此，在 晶圓階段實行高電阻短路之檢測測試之結果，不僅是可檢 測出不良記憶單70，將不良記憶單元換成冗餘記憶單元而 可提高良品之生產率。 宽施之形態2

在上述實施之形態1中，把測試模態時之感測放大器之 動作延遲時間成為預先設定之預定值，然而，從外部輸/ 之訊號來控制感測放大器之動作之時序之構成也可以，而 如此構成者作為本發明之實施形態2。 :1。:係本發明之實施形態2中之、導體記憶裝置之感測 放大益活性化訊號發生電路部之電路例之圖。 在圖1 1中’感測放大器活柯%咕 、目丨丨# > At 士 八/古性化汛唬發生電路部43為，名 相應從外部所輸入之允許寫入訊號謂，實 U f之ΐ測放大益活性化訊號son之上昇及感測放大 态活性化訊號ZS0P之下降之控制。

又，顯示本發明之實施夕拟能 概略方塊圖為，除了對列：：：2/入之體記憶裝置之π ZWE以外係與圖1相同，顯二卜邛之允迕寫入訊破 圖為，對感測放大器活；構成例之概略方塊 允許寫人訊號ZWE以外，卩從外部有輸入 以省略其說明。 八餘為與圖2相同的關係，分別予

480484 發明說明（14) 53 ’OR電路54及NAND電路55,56所構成。NAND電路55及56 係形成RS正反器（flip-fi〇p)，延遲電路部12輸出之訊號 ZRXD為’·輸入於形成rs正反器之一方之輸入端之NAND電路 55之一方之輸入端，以及藉反相器51而輸入形成RS正反器 之另一方之輸入端之NAND電路56之一方之輸入端。從NAND 電路56之輸出端’有輸出感測放大器活性化訊號zs〇p，而-再藉反相器5 3而有輸出感測放大器活性化訊號。 另一方面，NAND電路56係3輸入端之NAND電路，另一個 輸入端有0R電路5 4之輸出端連接之。在〇R電路54之一方之 輸入端，藉反相器52有輸入測試模態訊號TM，另一方之輸< 入端則從外部有輸入允許寫入訊號ZWE。 在上述構成中’當測試模態訊號TM為低位準之通常時， 與允許寫入訊號ZWE無關地，0R電路54之輸咄係成為高位 準的關係’感測放大器活性化訊號s〇N及zs〇P為，與允許 寫入訊號ZWE地，相應訊號ZRXD生成而輸出之。另一方 面’測試模態時’成為測試模態訊號…成為高位準，〇R電 路54之輸出為’相應允許寫入訊號ZWE而變化之。因此， 當號ZRXD及允許寫入訊號ζψΕ均為低位準時，感測放大 器活性化訊號SON為低位準，感測放大器活性化訊號zs〇p 為高位準的關係，感測放大器不動作。 情 當訊號ZRXD在低位準而允許寫入訊號ZWE為高位準時， 感測放大器活性化訊號S〇N成為高位準，感測放大器活性 -化訊號ZS0P成為低位準的關係，感測放大器會動作。又， 關於感測放大器活性化訊號S0N，zsop之再設定，把允許寫：

89122231.ptd 480484 五、發明說明（15) 入訊號ZWE維持在高位準的結果，藉訊號ZRXD之再設定而 可再設定感測放大器活性化訊號SON，ZS0P。如此，使用列 系之動作時未使用之允許寫入訊號ZWE之結果，可以控制 感測放大器活性化訊號S0N，ZS0P，換言之，可控制感測放 大器之動作之時序。

如上述’本實施形態2中之半導體記憶裝置為，當測試 模態訊號TM成為高位準之測試模態時，相應自外部輸入之 允許寫入訊號ZWE而改變感測放大器活性化訊號s〇N及ZS0P 之活性化時序，改變感測放大器部3之各感測放大器之動 作時序之構成。因此，可用從外部輸入之訊號而可控制感 測放大器之動作時序，可得到與上述實施之形態1同樣之 效果之同時，可無限制地改變感測放大器之動作時序的關 係’能夠檢測各種狀態之高電阻短路者。 又，上述實施之形態1及實施之形態2中，元件編號之前 碩所加之Z係表示訊號位準之轉換，係表示低活性者。 [發明之效果] 士有關申請專利範圍第丨項之半導體裝置為，在測試模能 日守，將感測放大器部之活性化感測放大器之時序延遲預^

，時間。因此，能夠檢測出記憶單元中儲存節點與電晶$ 每，，之間所發生之高電阻短路的關係，在晶圓測試階^ 二1丁面電阻短路之檢測測試的結果，不僅是可檢測出不丨 =憶單元，以冗餘記憶單元換成不良記憶單元而可提f 良口口之生產率。 有關申請專利範圍第2項之半導體記憶裝置為，在申請

五、發明說明（16) 有預$ f 成項1V具體而言’在感測放大器部内’具備 ί 之延遲時間之延遲電路，僅在測試模態 訊號而r i 輸出相應從外部所輸入之列位址選通 π號之播ί之，活性化感測放大器用之感測放大器活性化 作因此，能夠將測試模態時之感測放大器之動 F寸斤谷易地延遲預定時間。 J關申請專利範圍第3項之半導體記憶裝 或2項中，具體…當記憶單元中之儲存5; 瞎^ ^曰曰體之閘極之間為由電阻器所連接時，將測試模態 处感測放大器之動作時序，延遲至因該電阻器而儲存^ 杳之電位位準起變化所需之時間以上者。因此，能夠更 地檢測出記憶單元中之儲存節點與電晶體之閘極之 發生之高電阻短路者。 > 汀 *有關申請專利範圍第4項之半導體記憶裝置為，在測試 模，時，將活性化感測放大器部之感測放大器之時序，相 ，從外部輸入之預定之訊號而予以延遲之構成。因此，以 從外部輸入之訊號能夠無限制地改變感測放大器之動作時 序的關係’能夠檢測出記憶單元中之儲存節點與電晶體之 閘極之間所發生之各種各樣之高電阻短路者。 有^申請專利範圍第5項之半導體記憶裝置為，在申請 ，利範圍第4項中，具體而言，只有在測試模態時，相應 從外部輪入之預定之訊號而輸出從外部所輸入之列位置選 通訊號而生成之，活性化感測放大器用之感測放大器活性 化訊號之構成。因此，可將測試模態時之感測放大器之動

89122231.ptd 第20頁 480484 五、發明說明（17) 作時序，容易地延遲所希望之時間。 有關申請專利範圍第6項之 專利範圍第4或6項中，具#而▲ "Λ 為，在申請 放大器之動作時序，相應從外部輸入之允許寫 變之構造。因&，使用在列係之動作中不使用之允許寫入 訊號之結果，可從外部容易地控制感測放大器之動作時 序。 [元件編’號之說明] 1 ZRAS緩衝 2 列控制部 3 感測放大器 4 列解碼器 6 模態暫存器控制部 > 7 記憶單元陣列 11 RXT發生電路圖 12 延遲電路部 13，43 感測放大器活性化訊號發生電路 15 感測放大器 17 記憶單元 18 NM0S電晶體 19 電容量 SN 儲存節點

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480484 圖式簡單說明 圖1係顯示以DRAM構成之半導體記憶裝置之例之概略方 塊圖。 圖2係顯示圖1之列控制部2之構成例之概略方塊圖。 圖3係顯示圖1之感測放大器部3之感測放大器及記憶單 元陣列7之記憶單元之電路例之圖。 圖4係顯示圖2之感測放大器活性化訊號發生電路 3之 電路例之圖。 σ 圖5係顯示自圖1到圖4中所示之在各部位之列係訊 時序圖。 、°儿 圖6係顯示在圖3中所示之感測放大器中各部分之之 時序圖。 圖7係顯示高電阻短路時之記憶單元之概略圖。 圖8係顯示高電阻短路時之記憶單元之等效電路之圖。 圖9係顯示儲存節點s ν之電位變化例之圖。 圖1 〇係顯示圖2之感測放大器活性化訊號發生電 之其他電路例之圖。 圖11係顯示本發明實施形態2中之半導體記憶裝置之感 測放大器活性化訊號發生電路部之電路例之圖。 圖1 2係顯示記憶體細體之電路例之圖。 圖1 3係顯下高電阻短路時之記憶體細體之構造例之圖。

Claims (1)

1. 480484 六、申請專利範圍 1 · 一種半導體記憶裝置，其特徵為，具備有： 書己憶單元陣列部由蓄存電荷之電容量及電晶體構成之複 數個記憶單元所成； 感測放大器部’將蓄存在該記憶單元陣列部之各記憶單 元之電荷作為辨別資料之至少一個感測放大器所構成；以 及 ，1放大器控制部，於測試模態時，使該感測放大器比 平#日守延遲預定時間而動作，用以控制該感測放大器部之 動作。 、2·如申請專利範圍第1項之半導體記憶裝置，其中上述 感測放大器控制部，係具備有預先設定成預定延遲時間之 延？只在測試模態時，藉該延遲電路而輸出感測放 匕虎，而該感測放大器活性化訊號，係相應從 入ΐ列位址選通訊號而生成，並使上述感測放大器 控制4之感測放大器予以活性化者。 Λ Ϊ:::1範圍第1或2項之半導體記憶裝置，其中， 上述預疋延遲時間，係在記憶單元恭: 之閘極之間由電阻器所連接時，成為長=二二“曰曰體 位位準因該電阻器而變化所需之時門二*〖即點之電 4. -種半導體記憶裝置，其特徵為，士：有. 記憶早70陣列部，由蓄存電荷之 二 之複數個記憶單元所成； 合里及電晶體所構成 感測放大器部，由將蓄存在該記 單元之電荷作為辨別資料之至少—^早70陣列部之各記憶 個感測放大器所構成； 480484 480484 六、申請專利範圍 以及 感測放大 相應從外部 測放大器部 5·如申請 述感測放大 輸入之預定 測放大器活 说而生成之 以活性化者 6·如申請 述從外部所 器控制部，於測試模態時，使該感測放大器’ 所輪入之預定訊號延遲而動作，用以控制該感 之動作。 專利範圍第4項之半導體記憶裝置，其中，上 器控制部，係只在測試模態時，相應從外部所 之訊號而輸出感測放大器活性化訊號，而該感 性化訊號，係相應從外部輸入之列位址選通訊 ’並使上述感測放大器控制部之感測放大器予 〇 專利範圍第4或5項之半導體記憶襄置，豆 輪入之預定訊號，係為允許寫入訊號者了

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