KR20020005999A - 반도체 기억장치 및 그의 평가방법 - Google Patents

반도체 기억장치 및 그의 평가방법 Download PDF

Info

Publication number
KR20020005999A
KR20020005999A KR1020010041276A KR20010041276A KR20020005999A KR 20020005999 A KR20020005999 A KR 20020005999A KR 1020010041276 A KR1020010041276 A KR 1020010041276A KR 20010041276 A KR20010041276 A KR 20010041276A KR 20020005999 A KR20020005999 A KR 20020005999A
Authority
KR
South Korea
Prior art keywords
semiconductor memory
volatile semiconductor
signal
memory device
timing
Prior art date
Application number
KR1020010041276A
Other languages
English (en)
Other versions
KR100418647B1 (ko
Inventor
우치하시마사노리
Original Assignee
마찌다 가쯔히꼬
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마찌다 가쯔히꼬, 샤프 가부시키가이샤 filed Critical 마찌다 가쯔히꼬
Publication of KR20020005999A publication Critical patent/KR20020005999A/ko
Application granted granted Critical
Publication of KR100418647B1 publication Critical patent/KR100418647B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/20—Initialising; Data preset; Chip identification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50004—Marginal testing, e.g. race, voltage or current testing of threshold voltage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS

Abstract

반도체 기억장치는, 재기입가능한 비휘발성 반도체 메모리 및 휘발성 반도체 메모리를 포함하는 반도체 기억 장치로서, 상기 비휘발성 반도체 메모리는 : 상기 휘발성 반도체 메모리의 내부 동작의 타이밍을 조정하는 타이밍 정보를 기억하는 메모리 영역; 및 상기 휘발성 반도체 메모리에 상기 메모리 영역에 기억된 타이밍 정보를 출력하는 출력 회로를 포함하며, 상기 휘발성 반도체 메모리는 상기 타이밍 정보에 따라 휘발성 반도체 메모리의 내부 동작의 타이밍을 조정한다.

Description

반도체 기억장치 및 그의 평가방법{SEMICONDUCTOR STORAGE DEVICE AND METHOD FOR EVALUATING THE SAME}
본 발명은 반도체 기억장치 및 이를 평가하기 위한 방법에 관한 것이다. 특히, 본 발명은, 그 제조 공정시 반도체 기억장치를 구성하는 소자들의 특성의 변화로부터 기인하는, 데이터를 독출하는 내부 타이밍의 어긋남이 상기 제조 공정이 완료되어 최적의 내부 타이밍을 얻은 후에 제거될 수 있는 반도체 기억장치, 및 이와같은 반도체 기억장치의 평가방법에 관한 것이다. 또한, 본 발명은 제조후에 사양을 변경하여 각종 타입의 제품(즉, 8비트 입/출력 단자를 갖는 제품 또는 16비트 입/출력 단자를 갖는 제품)을 제공하는 반도체 기억장치, 및 이와 같은 반도체 기억장치의 평가방법에 관한 것이다 특히, 본 발명은 상이한 전원 전압 사양(즉, 5V, 3.3V)에 기초한 반도체 기억장치들을 동일한 칩 설계로부터 생산하는 경우에 바람직하게 사용되는 반도체 기억장치, 및 이와 같은 반도체 기억장치의 평가방법에 관한 것이다.
반도체 기억장치 산업에 있어서, 고객들의 다양한 요구를 만족시키기 위해, 제조업자들은 동일한 기억용량을 갖지만 동작을 위한 전원 전압(동작 전원 전압), 동작 속도, 데이터를 동시에 입/출력할 수 있는 비트폭 등의 사양이 상이한 반도체 기억장치의 라인을 공급한다. 그러나, 상이한 사양에 기초하여 각종 타입의 반도체 기억장치를 생산하더라도, 각각의 제품 타입에 대한 최적의 구성을 실현하기 위해 반도체 기억장치의 회로를 설계하는 것은 비효율적이기 때문에, 상기 반도체 기억장치들은 일반적으로 공통의 회로구성을 갖는다. 생산 효율성을 저하시키지 않고 각종 사양을 조정하기 위해, 공통의 회로구성을 갖는 반도체 기억장치를 제조하고, 필요에 따라 사양을 변경하는 수단을 반도체 기억장치에 제공한다.
종래에는, 본딩 배치를 바꾸거나 트리밍 퓨즈를 절단함으로써 사양을 변경하였다. 또한, 이와 같이 공지된 방법을 사용하여, 제조공정시 발생되는 특성의 변화로부터 기인하는, 소망의 설계치(소망의 사양치)로부터의 사양치의 어긋남을 종래 기술로 보정할 수 있다.
반도체 기억장치의 기능에 대한 사양들, 즉 데이터를 동시에 입/출력할 수 있는 비트폭 등의 변경은 그 기능과 관련된 제어회로들을 절환함으로써 실현되는 논리 방법을 사용하여 행해진다. 그러나, 즉 동작 전원 전압, 동작 속도 등의 반도체 기억장치의 성능, 및 소망의 사양치로부터의 어긋남의 보정에 관한 사양은, 반도체 기억장치의 내부 동작에 대한 동기신호의 타이밍 조정을 필요로 한다.
반도체 기억장치에 사용되는 전형적인 동기신호는 어드레스 천이 검출(ATD) 펄스신호이다. 상기 신호는 외부로부터 공급된 어드레스 신호 등에 대한 응답으로 발생된 펄스신호이고, 내부 동작의 동기에 사용된다. 상기 ATD 펄스 신호에 동기하여, 반도체 기억장치 내부의 회로들을 동작시켜, 고속 동작을 실현한다. ATD 펄스 신호는 외부로부터 공급된 어드레스 신호 등에 대한 반응으로 동기신호 발생회로(이하, "ATD 펄스 발생회로")에 의해 발생된다.
예컨대, 3.3V 전원 전압용으로 구성된 반도체 기억장치 및 5V 전원 전압용으로 구성된 반도체 기억장치를 동일한 칩 설계에 기초하여 생산하는 경우, 상기 ATD 펄스 신호가 3.3V 전원 전압 사양에 적합하면, 반도체 기억소자의 독출 속도는 5V의 공급전압에서 동작할 때 감소한다. 한편, 상기 ATD 펄스 신호가 5V 전원 전압 사양에 적합하면, 반도체 기억소자의 독출 속도는 3.3V의 공급전압에서 동작하지 않는다. 이는 3.3V 공급전압 사양에 적합한 ATD 펄스신호의 펄스폭이 5V 전원 전압 사양에 적합한 ATD 펄스 신호의 펄스폭과 상이하기 때문이다.
이러한 문제를 해소하기 위해, 일반적으로, 본딩 배치를 바꾸거나 트리밍 퓨즈를 절단함으로써, ATD 펄스 신호의 펄스폭을 반도체 기억장치가 3.3V의 전원 전압에서 동작하도록 조정한다.
도12 및 13은 종래의 반도체 기억장치에서, 휘발성 반도체 메모리인 스태틱 랜덤 액세스 메모리(SRAM) 내부의 어드레스 입력 버퍼(ABUP) 및 ATD 펄스 발생회로(ATDPG)의 예를 각각 나타낸다.
도12에 나타낸 반도체 기억장치에서, ATD 펄스신호의 펄스폭은 트리밍 퓨즈를 사용함으로써 조정된다. 특히, 내부 타이밍 조정신호(ITC)와 논리 임계치 조정신호(VLTC)에 접속되는 인버터(INV13)의 전위가, 트리밍 퓨즈가 레이저빔에 의해 절단되는 지의 여부에 기초하여 변하는 것에 의해, ATD 펄스신호의 펄스폭이 조정된다. 전원 전압이 5V인 경우, 논리 임계치 조정신호(VLTC) 및 내부 타이밍 조정신호(ITC)를 하이 레벨로 하기 위해, 인버터(INV12)에 입력되는 전위가 공급 전위(Vcc)와 동일하도록 트리밍 신호를 절단하지 않는다. 전원 전압이 3.3V인 경우, 논리 임계치 조정신호(VLTC) 및 내부 타이밍 조정신호(ITC)를 로우 레벨로 하기 위해, 인버터(INV12)에 입력되는 전위가 접지 전위(Vcc)와 동일하도록 트리밍 신호를 레이저에 의해 절단한다.
도13에 나타낸 반도체 기억장치에서는, 본딩 배치를 변경함으로써 ATD 펄스 신호의 펄스폭을 조정한다. 특히, 반도체 기억장치의 내부 타이밍을 제어하는 내부 타이밍 조정신호(ITC) 및 논리 임계치 조정신호(VLTC)는 본딩 패드(BPAD)에 접속된다. 상기 본딩 패드(BPAD)의 전위는, 상기 본딩 패드(BPAD)가 리드 프레임의 전력선(즉, 전원 전위(Vcc)) 또는 리드 프레임의 접지선(즉, 접지 전위(GND))에 접속되는 지의 여부에 의해 결정되어, 이에 의해 ATD 펄스 신호의 펄스폭이 조정된다. 전원 전압이 5V이면, 논리 임계치 조정신호(VLTC) 및 내부 타이밍 조정신호(ITC)를 하이 레벨로 하기 위해, 본딩 패드(BPAD)를 전력선(Vcc)에 접속한다. 전원 전압이 3.3V이면, 논리 임계치 조정신호(VLTC) 및 내부 타이밍 조정신호(ITC)를 로우 레벨로 하기 위해, 상기 본딩 패드(BPAD)를 접지선(GND)에 접속한다. 본딩 배치를 변경함으로써 ATD 펄스 신호의 펄스폭을 조정하는 이와 같은 방법의 예가 일본 공개 특허 공보 제99-176166호에 개시되어 있다.
다음, 트리밍 퓨즈를 사용하여 실현되는 이와 같은 사양의 조정 및 변경 단계에 대해 이하에 상세히 설명한다.
일반적으로, 반도체 기억장치는: 트랜지스터, 저항, 커패시터 등의 반도체 기판상의 전자회로들; 이와 같은 전자 회로들을 서로 접속시키는 상호접속점들; 상기 회로들과 상호 접속점들이 형성된 후에 회로 구성을 변경하기 위해 사용되는 트리밍 퓨즈 등을 포함한다.
이러한 구성을 갖는 반도체 기억장치는 일반적으로 트랜지스터, 상호접속점 등을 형성하는 각각의 단계를 순차적으로 행함으로써 제조된다. 반도체 기억장치의 모든 회로들이 제조된 후, 최종 단계에서, 트랜지스터의 사양치들 및 동작 속도 등의 반도체 기억장치의 기능들을 측정한다. 측정된 사양치가 제조공정시 발생된 반도체 기억장치를 구성하는 소자들의 특성의 변화에 의한 소정 (소망의) 사양치와 상이하면, 제조 공정의 최종 단계에서 레이저빔에 의해 트리밍 퓨즈를 절단한다. 이에 의해 반도체 기억장치는 8비트 입/출력 단자에 기초한 제품 또는 16비트 입/출력 단자에 기초한 제품이 되도록 특정하게 배열될 수 있다. 또한, 제조공정의 최종 단계에서, 회로 구성을 변경하도록 레이저빔에 의해 적절한 트리밍 퓨즈를 절단하여, 반도체 기억장치가 최적의 내부 타이밍에 동기하여 동작하게 함으로써, 반도체 기억장치는 특정 전원 전압 사양, 즉, 5V 전원 전압 사양 또는 3.3V 전원 전압 사양으로 적절히 동작하도록 특정하게 구성될 수 있다.
다음, 본딩 배치를 변경함으로써 실현되는 이와 같은 사양의 조정 및 변경 단계에 대해 이하에 상세히 설명한다.
일반적으로, 반도체 기억장치의 제조 공정은: 상기 공정의 전반부에, 반도체 기판상에 트랜지스터, 저항, 커패시터 등의 전회로를 형성하여, 이러한 전자회로들을 서로 접속시키는 상호 접속점들을 형성하는 단계; 및 상기 공정의 후반부에, 상기 전자회로들과 상호 접속점들을 전자 소자들에 접속시키고, 수지로 상기 반도체 기억장치를 패키지하여 압력, 습기 등의 물리적 환경으로부터 상기 반도체 기억장치를 보호하는 단계를 포함한다.
상기 제조 공정의 후반부에, 반도체 기억장치를 외부 전자 소자에 접속시키는 단계에서, 상기 반도체 기억장치를 금선 등으로 적절한 외부 접속 단자에 선택적으로 접속(접합)시키는 것에 의해, 회로 구성을 변경하도록 레이저빔에 의해 트리밍 퓨즈를 절단함으로써 성취되는 효과와 동일한 효과를 얻을 수 있다.
상기한 바와 같이, 어드레스 버퍼 및 ATD 펄스 발생 회로를 갖는 종래의 반도체 기억장치에서는, 예컨대, 5V와 3.3V 사이에서 공급전압의 선택을 결정한다. 이에 의해, 반도체 기억장치가 패키지된 후에는 상기 선택을 변경할 수 없다.
레이저빔에 의해 트리밍 퓨즈를 절단하는 단계는 반도체 기억장치의 제조 공정시 행해질 수 있다. 반도체 기억장치는 제조공정의 후반부동안 수지 등으로 피복되기 때문에, 피복 단계가 완료된 후에 트리밍 퓨즈를 절단할 수 없다. 또한, 이와 유사하게, 반도체 기억장치를 수지 등으로 피복하기 때문에, 반도체 기억장치가 제조된 후에 와이어 본딩 배열을 변경할 수 없다.
따라서, 5V의 전원 전압용으로 구성된 반도체 기억장치가 제조된 후에 고객이 3.3V의 전원 전압용으로 구성된 반도체 기억장치를 구입하기로 마음을 바꾸면, 제조업자는 3.3V의 전원 전압용으로 구성된 새로운 반도체 기억장치를 제조하기 위해 제1 단계부터 제조 공정을 행해야 한다. 또한, 제조공정시 발생할 수 있는 반도체 기억장치를 구성하는 소자들의 특성변화에 의한 오동작을 패키지 단계 후에 행해지는 테스트에서 검출할 수 있더라도, 이러한 오동작을 제거할 방법은 없다. 또한, 이러한 오동작을 제거하기 위한 목적으로, 본딩 배치의 변경 또는 트리밍 퓨즈의 절단과 같은 기능을 실현하기 위한 단자를 제공하여 패키지 외부로 확장하더라도, 반도체 기억장치의 단자 구성은 종래의 범용 반도체 기억장치와는 상이하다. 따라서, 고객은 여분의 단자를 갖는 이와 같은 반도체 기억장치의 특별 시스템을 부가적으로 사용할 필요가 있다. 이와 같이 패키지 외부의 여분의 단자를 갖는 반도체 기억장치는 범용 반도체 기억장치와 비교하여 다루기가 어렵다.
본 발명의 일 양태에 따르면, 반도체 기억 장치는 재기입가능한 비휘발성 반도체 메모리 및 휘발성 반도체 메모리를 포함하며, 상기 비휘발성 반도체 메모리는 : 상기 휘발성 반도체 메모리의 내부 동작의 타이밍을 조정하는 타이밍 정보를 기억하는 메모리 영역; 및 상기 휘발성 반도체 메모리에 상기 메모리 영역에 기억된 타이밍 정보를 출력하는 출력 회로를 포함하며, 상기 휘발성 반도체 메모리는 상기 타이밍 정보에 따라 휘발성 반도체 메모리의 내부 동작의 타이밍을 조정한다.
본 발명의 일 실시예에서, 상기 휘발성 반도체 메모리는 상기 타이밍 정보에 따라 동기 신호를 발생하는 동기 신호 발생 회로를 포함하고; 상기 휘발성 반도체 메모리는 상기 동기 신호에 동기되어 동작한다.
본 발명의 다른 양태에 따르면, 반도체 기억 장치는 재기입가능한 비휘발성 반도체 메모리 및 휘발성 반도체 메모리를 포함하며, 상기 비휘발성 반도체 메모리는 : 상기 휘발성 반도체 메모리의 사양을 특정하는 사양 정보를 기억하는 메모리 영역; 및 상기 메모리 영역에 기억된 사양 정보를 상기 휘발성 반도체 메모리에 출력하는 출력 회로를 포함하며, 상기 휘발성 반도체 메모리는 상기 사양 정보에 따라 휘발성 반도체 메모리의 사양을 변화시킨다.
본 발명의 일 실시예에서, 상기 비휘발성 반도체 메모리는 상기 휘발성 반도체 메모리의 내부 동작의 타이밍을 조정하는 타이밍 정보를 기억하는 다른 메모리 영역을 더 포함하고; 상기 출력 회로는 상기 휘발성 반도체 메모리에 상기 다른 메모리 영역에 기억된 타이밍 정보를 출력하며; 상기 휘발성 반도체 메모리는 상기 타이밍 정보에 따라 휘발성 반도체 메모리의 내부 동작의 타이밍을 조정한다.
본 발명의 다른 실시예에서, 상기 휘발성 반도체 메모리는 상기 타이밍 정보에 따라 동기 신호를 발생하는 동기 신호 발생 회로를 포함하고; 상기 휘발성 반도체 메모리는 상기 동기 신호에 동기되어 동작한다.
본 발명의 또 다른 실시예에서, 상기 휘발성 반도체 메모리의 사양은 상기 휘발성 반도체 메모리로부터 독출될 데이터의 비트 폭에 대한 사양을 포함한다.
본 발명의 또 다른 실시예에서, 상기 휘발성 반도체 메모리의 사양은 상기 휘발성 반도체 메모리를 동작시키기 위한 동작 전압에 대한 사양을 포함한다.
본 발명의 또 다른 실시예에서, 상기 휘발성 반도체 메모리는, 상기 사양 정보에 따라, 상기 휘발성 반도체 메모리에서 데이터를 독출하기 위한 독출 타이밍 신호의 지연량을 제어한다.
본 발명의 또 다른 양태에 따르면, 재기입가능한 비휘발성 반도체 메모리 및 휘발성 반도체 메모리를 포함하는 반도체 기억 장치를 평가하는 방법으로서, 상기 비휘발성 반도체 메모리와 휘발성 반도체 메모리가 동일 패키지에 봉입되고, 상기 비휘발성 반도체 메모리가 상기 휘발성 반도체 메모리의 내부 동작의 타이밍을 조정하는 타이밍 정보를 기억하는 메모리 영역, 및 상기 휘발성 반도체 메모리에 상기 메모리 영역에 기억된 타이밍 정보를 출력하는 출력 회로를 포함하고, 상기 휘발성 반도체 메모리가 상기 타이밍 정보에 따라 상기 휘발성 반도체 메모리의 내부 동작의 타이밍을 조정하며, 상기 반도체 기억 장치 평가 방법은, 상기 휘발성 반도체 메모리의 특징을 평가하는 단계, 상기 메모리 영역에 타이밍 정보를 기입하는 단계, 및 상기 휘발성 반도체 메모리의 특징을 재평가하는 단계를 포함하는 반도체 기억 장치 평가 방법이 제공된다.
본 발명의 또 다른 양태에 따르면, 재기입가능한 비휘발성 반도체 메모리 및 휘발성 반도체 메모리를 포함하는 반도체 기억 장치를 평가하는 방법으로서, 상기비휘발성 반도체 메모리와 휘발성 반도체 메모리가 동일 패키지에 봉입되고, 상기 비휘발성 반도체 메모리가 상기 휘발성 반도체 메모리의 사양을 특정하는 사양 정보를 기억하는 메모리 영역, 및 상기 휘발성 반도체 메모리에 상기 메모리 영역에 기억된 사양 정보를 출력하는 출력 회로를 포함하고, 상기 휘발성 반도체 메모리가 상기 사양 정보에 따라 상기 휘발성 반도체 메모리의 사양을 변화시키며, 상기 반도체 기억 장치 평가 방법은, 상기 휘발성 반도체 메모리의 특징을 평가하는 단계, 상기 메모리 영역에 사양 정보를 기입하는 단계, 및 상기 휘발성 반도체 메모리의 특징을 재평가하는 단계를 포함하는 반도체 기억 장치 평가 방법이 제공된다.
본 발명의 일 실시예에서, 비휘발성 반도체 메모리가 상기 휘발성 반도체 메모리의 내부 동작의 타이밍을 조정하는 타이밍 정보를 기억하는 다른 메모리 영역을 더 포함하고; 상기 다른 메모리 영역에 타이밍 정보를 기입하는 단계를 더 포함한다.
이하, 본 발명의 작용에 대하여 설명한다.
본 발명에 따른 반도체 기억 장치는 FLASH EEPROM 등의 비휘발성 반도체 메모리 및 SRAM 등의 휘발성 반도체 메모리를 포함한다. 비휘발성 반도체 메모리는 : 반도체 기억 장치의 사양을 변경하도록 사용되는 정보 또는 반도체 기억 장치의 내부 타이밍을 조정하도록 사용되는 타이밍 정보를 기억하는 메모리 영역; (예컨대, 도 3에 도시된 예에서, 전압 제어 회로, 기입 제어 회로 등의) 메모리 영역내에 정보를 기입하기 위한 제어 회로; 및 상기 메모리 영역에 기억된 정보를 출력하는 출력 회로(예컨대, 도 3에 도시된 예에서, 인버터(12,13)를 포함하는 논리 회로)를포함한다. 상기 휘발성 반도체 메모리(SRAM)는 동기 신호 발생 회로(ATD 펄스 발생 회로)에 의해 발생된 ATD 펄스 신호를 조정하여 비휘발성 반도체 메모리의 메모리 영역에 기억된 정보에 따라 SRAM의 사양을 변화시킨다.
예컨대, 본 발명에 따르면, 5V의 전원 전압 사양 및 3.3V의 전원 전압 사양을 이용하도록 배열된 반도체 기억 장치에서, 사양을 절환하도록 이용되는 정보를 기억하는 메모리 영역 및 논리 회로가 FLASH EEPROM에 추가되며, 반도체 기억 장치가 3.3V의 전원 전압으로 동작할 때만 작용되는 신호를 조정하기 위한 목적으로, 본딩 배열의 변화 또는 트리밍 퓨즈의 절단에 의해 절환되는 대신에, 메모리 영역에 기억된 정보(신호)에 따라 ATD 펄스 신호를 발생하는 동기 신호 발생 회로가 SRAM에 제공된다.
상기 반도체 기억 장치에 따르면, SRAM 등의 휘발성 반도체 메모리 및 FLASH EEPROM 등의 비휘발성 반도체 메모리가 동일 패키지에 포함되며 본딩 등에 의해 서로 접속된다. 따라서, 반도체 기억 장치 제조 중 또는 후에 상기 메모리 영역에 신호를 기입함에 의해 퓨즈의 절단 또는 본딩 배열의 절환에 의해 이루어지는 바와 동일한 효과를 얻을 수 있다. 따라서, 다른 사양들에 따라 하나의 라인의 장치의 제품들이 단일 회로 구성에서 제조될 때 야기되거나, 또는 상기 제조 과정 중에 발생하는 장치를 구성하는 소자들의 특성의 변화에 기인하여 야기되는 장치의 오동작이, 제조 과정의 전반 공정 또는 후반 공정 또는 제조 과정 후에 제공되는 조정 단계에 의해 방지됨으로써, 반도체 기억 장치의 특성이 개선될 수 있다.
또한, 상기 제조 시의 스톡 단계(생산 조정)는 상기 제조 과정이 완료된 후에 실행될 수 있다. 그 결과, 상기 제조 과정의 전반 공정 및 후반 공정에서 결함 제품으로 처리되는 제품의 수가 감소될 수 있다. 또한, 레이저 빔에 의해 트리밍 퓨즈의 비성공적인 절단 가능성이 없게 된다. 유사하게, 본딩 공정 중의 비성공적인 본딩을 방지할 수 있다. 또한, 특성 평가 과정 후에 조정 단계가 실행될 수 있다. 따라서, 판매용 제품의 제조가 전체 제조 과정 중에서 조기의 단계에서 개시될 수 있으며, 따라서 제품 실험에 요구되는 기간 및 제품 평가에 요구되는 기간을 단축할 수 있다.
동일 칩 설계로부터 여러 타입의 장치들이 제조되는 경우에, 제조 전에 장치의 내부 타이밍의 편차가 예측된다면, 장치 타입(사양)을 변화시키기 위한 신호와 펄스 폭 조정 신호를 연관되게 할 수 있음으로써, 장치 타입의 절환과 동시에, 펄스 폭을 선택된 장치 타입에 대해 최적으로 되도록 조정할 수 있다. 또한, 양산화된 후에도, 제품에 대한 스톡 공정을 상기 제조 과정이 완료된 후에 완성된 제품에 대해서만 실행하기 때문에 소비자의 요구를 신속하게 만족시킬 수 있다.
따라서, 본 발명에 따르면, 제조 과정 중에 야기되는 워드선 선택신호의 편차 및 특성의 변화에 기인한 내부 타이밍으로부터의 센스 앰플리파이어 인에이블 신호의 편차에 대한 조정, (예컨대, 8비트 입출력 단자를 가진 제품 및 16비트 입출력 단자를 가진 제품 사이의) 각종 기능적인 사양의 변경, 및 (예컨대, 5V 사양 및 3.3V 사양 사이의) 전원 전압 사양의 변경을, 종래의 반도체 기억 장치에서는 패키징 과정이 완료되기 전에 행하였지만, 본 발명에서는 패키징 과정이 완료된 후에 실행할 수 있다. 또한, 이러한 사양의 조정 및 변경을 반도체 기억 장치 내에서만 행할 수 있게 됨으로써, 장치의 단자의 형상이 통상적인 범용의 반도체 기억 장치의 것들과 동일하게 된다. 따라서, 소비자가 종래의 시스템 설계를 변경할 필요가 없다. 또한, FLASH EEPROM 등의 통상의 범용 비휘발성 반도체 메모리가 FLASH EEPROM으로 내부 타이밍 조정 제어 신호 및 내부 타이밍 조정 기입 신호를 입력시키기 위한 단자를 가지며, 따라서 본 발명의 반도체 기억 장치에서는 추가로 단자를 제공할 필요가 없다.
따라서, 본 발명에서는 : (1) 반도체 기억 장치의 제조 과정이 완료된 후에, 기능적 사양 또는 성능 상의 사양을 변경할 수 있고, 제조 과정 중에 야기되는 특성의 변화에서 기인하는 반도체 기억 장치의 내부 타이밍의 편차가 제거될 수 있는 통상의 범용 반도체 기억 장치와 동일한 단자 구성을 가진 반도체 기억 장치; 및 (2) 상기 반도체 기억 장치의 평가 방법을 제공할 수 있다.
본 발명의 이들 및 다른 장점들은 첨부 도면들을 참조하여 설명되는 이하의 상세한 설명을 이해한다면 당업자들에게 명확해질 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 기억 장치에 포함된 휘발성 반도체 메모리 부분을 나타낸 블록도,
도 2는 본 발명의 상기 실시예에 따른 반도체 기억 장치의 ATD 펄스 발생 회로의 구조를 나타낸 블록도,
도 3은 SRAM에 제공된 어드레스 버퍼 및 ATD 펄스 발생 회로, 및 이 실시예에 따른 반도체 기억 장치의 FLASH EEPROM에 제공된 내부 타이밍 조정 정보를 기억하는 회로의 구조를 나타낸 도면,
도 4는 이 실시예에 따른 반도체 기억 장치의 독출 동작을 나타낸 타이밍 챠트,
도 5는 ATD 펄스 신호의 펄스 폭의 변화에 의해 발생되는 효과를 나타낸 타이밍 챠트,
도 6은 본 실시예에 따른 반도체 기억 장치의 패키지로 된 SRAM 및 FLASH EEPROM을 나타낸 단면도,
도 7은 본 실시예의 반도체 기억 장치의 평가 및 사양 변경을 위한 과정의 플로우챠트,
도 8은 본 실시예의 반도체 기억 장치의 평가 및 사양 변경을 위한 과정을 나타낸 다른 플로우챠트,
도 9는 본 실시예에 따른 반도체 기억 장치에서 한번에 입출력될 수 있는 데이터의 비트 폭의 변화를 나타낸 도면,
도 10은 본 실시예에 따른 반도체 기억 장치의 제조 과정 중에 야기되는 특성 변화에 기인하는 소정 사양 값으로부터의 사양 값의 편차를 보정하는 양태를 나타낸 도면,
도 11a 및 11b는 본 실시예에 따른 반도체 기억 장치의 제조 과정 중에 야기되는 특성 변화에 기인하는 소정 사양 값으로부터의 사양 값의 편차를 보정하는 타이밍 챠트, 및
도 12 및 13은 각각 종래의 반도체 기억 장치에서, 휘발성 반도체 메모리인 SRAM에서의 어드레스 입력 버퍼(ABUF) 및 ATD 펄스 발생 회로(ATDPG)의 예를 나타낸 도면이다.
도1은 본 발명의 실시예에 의한 반도체 기억장치에 포함된 휘발성 반도체 메모리부를 나타낸 블록도이다. 도2는 도1에 나타낸 상기 휘발성 반도체 메모리부에 제공되는 ATD 펄스 발생회로의 구성을 나타낸 블록도이다. 도3은 상기 휘발성 반도체 메모리(상기 예에서, SRAM)에 제공되는 어드레스 버퍼와 ATD 펄스 발생회로(동기신호 발생회로), 및 본 실시예에 의한 반도체 기억장치의 비휘발성 반도체 메모리(상기 예에서, FLASH EEPROM)에 제공되는 내부 타이밍 조정 정보를 기억하기 위한 회로를 나타낸다. 도4는 본 실시예에 의한 반도체 기억장치에서의 독출동작을 나타내는 타이밍 챠트이다. 도5는 동기신호(이하, "ATD 펄스 신호")의 펄스폭에서의 변화에 의해 생성되는 효과를 나타낸 타이밍 챠트이다.
예컨대, 본 실시예에 의한 반도체 기억장치는 도1에 나타낸 1Mbyte의 SRAM을 포함한다. 도1의 SRAM은: 워드선(WL)들과 비트선(BL)들(단지 하나의 워드선(WL)과 단지 하나의 비트선(BL)을 도1에 도시함)이 서로 교차하는 교차부에 제공된 복수의 메모리 셀들(MC)에 의해 형성된 메모리 어레이(MARY); 상기 메모리 어레이(MARY)에 포함된 메모리 셀(MC)들중 지정된 하나를 선택하는 행디코더(RDEC) 및 열디코더(CDEC); 어드레스 신호(A)에 대한 응답으로 행/열 어드레스 신호를 발생하는 어드레스 버퍼(ABUF); 출력될 데이터를 검출 및 증폭하는 센스 앰플리파이어(SA); 상기 데이터를 입/출력하는 입/출력회로(DIO); ATD 펄스신호를 발생시키는 ATD 펄스 발생 회로(ATDPG), ATD 펄스 신호들을 축적하여 합성하는 ATD 펄스 축적 회로(ATDOR); 및 등가 신호(등가 펄스) 또는 제어신호를 축적하는 독출/기입 제어회로(CTRL)를 포함한다.
SRAM에서, 어드레스 버퍼(ABUF)는 외부로부터 어드레스 신호(A)를 수신한다. 그 후, 상기 어드레스 버퍼(ABUF)는 행 어드레스 신호 및 열 어드레스 신호를 발생시킨다. 상기 발생된 행 어드레스 신호 및 열 어드레스 신호가 각각 행디코더(RDEC) 및 열디코더(CDEC)에 공급되는 것에 의해, 워드선(WL)과 열선택 스위치(YS)중 하나가 활성화되어 메모리 어레이(MARY)의 지정된 메모리셀(MC)을 선택한다. 기입동작이 행해지면, 입력 데이터(DI)는 입/출력회로(DIO)를 통해 메모리어레이(MARY)에 공급된다. 독출동작이 행해지면, 출력데이터(DO)는 센스 앰플리파이어(SA) 및 입/출력회로(DIO)를 통해 메모리 어레이(MARY)로부터 출력된다. 어드레스 신호(A)는 어드레스 버퍼(ABUF)를 통해 ATD 펄스 발생회로(ATDPG)에 공급된다. 상기 ATD 펄스 발생회로(ATDPG)는 어드레스 신호(A)에 기초하여 ATD 펄스신호(ATDP)를 생성한다. 상기 ATD 펄스신호(ATDP)는 ATD 펄스 축적회로(ATDOR)에 공급되어, 합성된 ATD 펄스 신호를 생성한다. 상기 합성된 ATD 펄스 신호는 칩 인에이블 신호(/CE), 기입 인에이블 신호(/WE) 등을 갖는 독출/기입 제어회로(CTRL)에 의해 비트선 등가신호(EQ0), 공통 데이터선 등가신호(EQ1), 센스 앰플리파이어 등가신호(SAEQ), 센스 앰플리파이어 인에이블 신호(SAE) 등으로 합성된다. 상기 신호들은 각종 내부 회로들(즉, 독출/기입 제어회로(CTRL), 행디코더(RDEC) 등)에 공급되어 메모리셀로부터 데이터를 독출하는 등가 신호 및 제어 신호로서 사용된다.
본 실시예에 의하면, 도2에 나타낸 바와 같이, 지연회로(DLY1,DLY2) 및 전송게이트(TG)에 의해 ATD 펄스 발생회로(ATDPG)가 형성된다. 어드레스 버퍼(ABUF)는 ATD 펄스 발생회로(ATDPG)에 어드레스 신호를 공급하여 소망의 펄스폭을 갖도록 ATD 펄스폭을 조정한다. 특히, 도3을 참조하면, 지연회로(DLY1,DLY2)의 독출 모드는 단지 NMOS 트랜지스터(TN5,TN8)와 PMOS 트랜지스터(TP7,TP10)가 활성화되는 모드와 NMOS 트랜지스터(TN3,TN6)와 PMOS 트랜지스터(TP6,TP9)가 상기 트랜지스터들에 부가하여 활성화되는 모드 사이의 내부 타이밍 조정신호(ITC)에 기초하여 절환된다. 이로써 소망의 펄스폭을 얻을 수 있다.
도3에 나타낸 바와 같이, 비휘발성 반도체 메모리(상기 예에서, FLASH EEPROM)는 와이어 본딩에 의해 휘발성 반도체 메모리(상기 예에서, SRAM)에 접속된다.
도3을 참조하여, 어드레스 버퍼(ABUP)와 ATD 펄스 발생회로(ATDPG)의 예시적인 구성에 대해 설명한다. 이하, 공급전압이 5V인 예와 전원 전압이 3.3V인 예에 대해 설명한다.
어드레스 버퍼(ABUF)는 예컨대 인버터(INV1-INV4) 및 PMOS 트랜지스터 (TP1,TP2)를 포함한다. 상기 어드레스 버퍼(ABUF)는 외부로부터 어드레스 신호(A)를 수신한다. 상기 어드레스 신호(A)는 어드레스 버퍼(ABUF)에 의해 선택신호(ST) 및 비선택신호(SB)로 분기된다. 상기 선택신호(ST) 및 상기 비선택신호(SB)는 행디코더(RDEC) 및 열디코더(CDEC)에 공급된다. 특히, 상기 선택신호(ST)는 직렬로 접속된 인버터(INV1-INV4)를 통해 출력되는 반면 상기 비선택신호(SB)는 직렬로 접속된 인버터(INV1-INV3)를 통해 출력된다.
어드레스 버퍼(ABUF)에서, 직렬로 접속된 PMOS 트랜지스터(TP1,TP2)는 공급전위(Vcc)와 인버터들(INV1,INV2)간의 접속노드 사이에 접속되어 있다. PMOS 트랜지스터(TP1,TP2) 사이에, 공급 전위(Vcc)에 근접하게 위치된 트랜지스터(상기 예에서, 트랜지스터(TP1))는 그 게이트에서 논리 임계치 조정신호(VLTC)를 수신한다. 상기 조정신호(VLTC)의 전압 레벨이 하이 레벨(5V 동작)인 지 로우레벨(3.3V 동작)인 지에 기초하여, 인버터(INV1)의 동작이 조정된다. 예컨대, 논리 임계치 조정신호(VLTC)가 하이 레벨에 있으면, PMOS 트랜지스터(TP1)가 OFF된다. 조정신호(VLTC)가 로우 레벨에 있으면, PMOS 트랜지스터(TP1)가 ON된다. 그 후, PMOS 트랜지스터(TP1)가 ON인 기간동안, 어드레스 신호가 하이레벨에서 로우 레벨로 천이하면, PMOS 트랜지스터(TP2)가 ON됨으로써, 인버터(INV1)의 출력이 하이레벨로 급격히 상승한다. 이에 의해, 어드레스 버퍼(ABUF)는 논리 임계치 조정신호(VLTC)가 하이 레벨에 있는 경우보다는 논리 임계치 조정신호(VLTC)가 로우 레벨에 있는 경우에 고속으로 동작한다.
예컨대, ATD 펄스 발생회로(ATDPG)는 인버터(INV6-INV8), PMOS 트랜지스터(TP5-TP7), 및 NMOS 트랜지스터(TN3-TN5)를 포함한 지연회로(DLY1); 인버터(INV9-INV11), PMOS 트랜지스터(TP8-TP10), 및 NMOS 트랜지스터(TN6-TN8)를 포함한 지연회로(DLY2); 및 PMOS 트랜지스터(TP3), NMOS 트랜지스터(TN1), 및 인버터(INV5)에 의해 형성된 전송게이트(스위칭 회로)(TG1)와 PMOS 트랜지스터 (TP4), NMOS 트랜지스터(TN2), 및 인버터(INV5)에 의해 형성된 전송게이트(스위칭 회로)(TG2)를 포함한다. 상기 ATD 펄스 발생회로(ATDPG)는 어드레스 버퍼(ABUF)로부터 신호를 수신한다. 상기 신호는 지연회로(DLY1,DLY2)에 의해 조정되어 ATD 펄스신호(ATDP)로서 출력되는 소망의 펄스폭을 갖는다.
ATD 펄스 신호(ATDP)의 펄스폭은 인버터(INV14)를 통해 공급 전위(Vcc)에 접속된, 각각 지연회로(DLY1,DLY2)의 최종단에서 CMOS 회로에 포함된 PMOS 트랜지스터(TP5,TP6)로 입력되고, 접지 전위(GND)에 접속된, 지연회로(DLY1,DLY2)의 최종단에서 CMOS 회로에 포함된 NMOS 트랜지스터(TN4,TN7)에 입력된다. 반도체 기억장치의 내부 타이밍은 내부 타이밍 조정신호(IRC)가 하이 레벨(5V 동작)인 지 로우 레벨(3.3V 동작)인 지에 기초하여 제어된다.
예컨대, 내부 타이밍 조정신호(ITC)가 로우레벨이면, NMOS 트랜지스터 (TN4,TN7) 및 PMOS 트랜지스터(TP5,TP8)가 OFF된다. 그 결과, ATD 펄스 발생회로 (ATDPG)의 지연회로(DLY1,DLY2)는 PMOS 트랜지스터(TP7,TP10) 및 NMOS 트랜지스터 (TN5,TN8)에 의해서만 구동된다. 또한, 내부 타이밍 조정신호(ITC)가 하이레벨이면, NMOS 트랜지스터(TN4,TN7) 및 PMOS 트랜지스터(TP5,TP8)가 ON된다. 그 결과, ATD 펄스 발생회로(ATDPG)의 지연회로(DLY1,DLY2)는 ON된 PMOS 트랜지스터 (TP7,TP10) 및 NMOS 트랜지스터(TN5,TN8)에 부가하여, PMOS 트랜지스터(TP6,TP9) 및 NMOS 트랜지스터(TN3,TN6)에 의해 구동된다.
따라서, ATD 펄스 신호(ATDP)의 펄스폭은 내부 타이밍 조정신호(ITC)가 로우 레벨인 경우보다는 하이레벨인 경우에 짧아진다. 휘발성 반도체 메모리는 상기와 같이 발생된 ATD 펄스신호(ATDP)에 동기하여 동작한다.
상기 구성을 갖는 어드레스 버퍼(ABUF) 및 ATD 펄스 신호 발생회로(ATDPG)에서, 논리 임계치 조정신호(VLTC) 및 내부 타이밍 조정신호(ITC)의 전압레벨은 FLASH EEPROM에 기입된 신호에 기초하여 동시에 절환된다. 예컨대, 상기 조정신호(VLTC,ITC)를 5V 동작을 위한 하이 레벨로 끌어올리기 위해, FLASH EEPROM에 기입된 신호를 하이 레벨로 끌어올리는 것에 의해, 상기 FLASH EEPROM은 공급 전위(Vcc)의 전압레벨을 SRAM으로 출력한다. 또한, 상기 조정신호(VLTC,ITC)를 3.3V 동작을 위해 로우 레벨로 끌어내리기 위해, FLASH EEPROM에 기입된 신호를 로우레벨로 끌어내리는 것에 의해, 상기 FLASH EEPROM은 접지 전위(GND)의 전압레벨을 SRAM으로 출력한다.
다음, FLASH EEPROM의 예시적인 구성을 도3을 참조하여 설명한다. 상기 FLASH 메모리는: 논리 임계치 조정신호(VLTC) 및 내부 타이밍 조정신호(ITC)를 SRAM으로 출력하는 논리회로(출력회로); 반도체 기억장치의 내부 타이밍을 절환하는 데 필요한 타이밍 정보를 보유하기 위한 메모리 영역(이하, 상기 예에서는 "FLASH 셀 영역"이라 칭하며, 상기 "FLASH 셀 영역"은 1 비트의 FLASH 셀(TF1)이다); 상기 FLASH 셀 영역의 데이터 기입을 제어하는 기입 제어회로; 및 FLASH 셀 영역에 기입된 전압을 제공하는 전압 제어회로를 포함한다. 전압 제어회로로부터의 전압은 N채널 트랜지스터(TN9)를 통해 FLASH 셀(TF1)에 공급된다. FLASH 셀 영역의 정보는 인버터(INV12,INV13) 및 본딩 패드(BPAD)를 통해 외부로 출력된다.
FLASH 셀(TF1)에서, 내부 타이밍을 절환하는 데 필요한 정보는 2개의 제어신호, 즉 내부 타이밍 조정 제어신호 및 내부 타이밍 조정 기입신호에 기초하여 기입된다. 상기 타이밍 정보는 반도체 기억장치에 포함된 SRAM에 대해서만 단독으로 행해진 테스트의 결과로서 얻어진 정보(즉, 액세스 타임 등)이다. 상기 정보를 FLASH 셀(TF1)에 기입하는 것은 상기 2개의 제어 신호들의 제어하에서 테스터에 의해 행해진다. 상기 테스트 결과는 내부 타이밍 조정 제어신호 또는 내부 타이밍조정 기입신호를 입력하기 위해 FLASH EEPROM의 동일한 단자를 통해 입력될 수 있다.
예컨대, 전원 전압이 5V이면, 하이레벨의 신호를 FLASH 셀(TF1)에 기입한다. 전원 전압이 3.3V이면, 로우레벨의 신호를 FLASH 셀(TF1)에 기입한다. FLASH 셀(TF1)에 기입된 상기 데이터에 기초하여, 논리회로로부터 출력되는 논리 임계치조정신호(VLCT) 및 내부 타이밍 조정신호(ITC)는 고전압 또는 저전압 레벨을 갖도록 조정된다.
상기 예에서는, 전원 전압의 변경에 대해 설명하였다. 데이터가 휘발성 반도체 메모리로부터 동시에 입/출력될 수 있는 비트폭 등의 다른 사양을 변경시킬 수 있도록 반도체 기억장치를 구성하는 경우에는, 상기 휘발성 반도체 메모리의 사양을 특정화하는 사양 정보를 저장하기 위한 또 다른 FLASH 셀을 제공하기만 하면 된다. 이에 의해, 휘발성 반도체 메모리는 비휘발성 반도체 메모리에 기억된 사양 정보에 기초하여 그 사양을 변경시킬 수 있다. 또한, 전원 전압을 변경하는 데 필요한 사양 정보(신호)가 전원 전압을 변경하는 데 필요한 정보에 따라 내부 타이밍을 조정하는 타이밍 정보(신호)와 상이한 경우에는, FLASH 셀들이 상기 정보에 따로 제공될 수 있다. 복수의 FLASH 셀들이 제공되는 경우에는, FLASH 셀만큼 많은 배선 본딩 패드(BPAD)를 제공할 필요가 있다.
이하, 데이터가 휘발성 반도체 메모리로부터 동시에 입/출력될 수 있는 비트폭의 변경에 대해 도9를 참조하여 설명한다. 도9에 설명한 예에서는, FLASH 셀(TF1)의 출력이, 인버터(INV3,INV4) 및 본딩 패드(BPAD)를 통해 휘발성의 반도체 메모리에 비트선폭 변경용 신호(BTC)로서 입력된다. 예컨대, 비트폭을 8비트와 16비트 사이에서 절환한다. 비트폭을 8비트로 설정하는 경우에는, 기입 제어신호 및 ×8/×16 절환용 기입 신호에 기초하여 FLASH 셀(TF1)에 로우레벨의 신호를 기입한다. 비트폭을 16비트로 설정하는 경우에는, 기입 제어신호 및 ×8/×16 절환용 기입 신호에 기초하여 FLASH 셀(TF1)에 하이 레벨의 신호를 기입한다. FLASH 셀(TF1)에 로우 레벨의 신호를 기입하면, 비트선폭 변경용 신호(BTC)는 로우로 된다. FLASH 셀(TF1)에 하이 레벨의 신호를 기입하면, 비트선폭 변경용 신호(BTC)는 하이로 된다.
비트폭이 8비트로 설정된 경우 반도체 기억장치의 동작에 대해 설명한다. 상기 비트선폭 변경용 신호(BTC)는 메모리 어레이(MARY1,MARY2)에 입력된다. 어드레스 신호(A)에 기초하여, 상기 메모리 어레이(MARY1,MARY2)중 하나를 선택한다. 상기 선택된 메모리 어레이로부터, 데이터 신호(DATA1∼DATA8) 또는 데이터 신호(DATA9∼DATA16)를 독출한다. 독출된 신호들(데이터)은, ×8/×16 절환회로 (MUX)에 전송된다. ×8/×16 절환회로(MUX)에 공급된 데이터가 데이터 신호(DATA1∼DATA8) 이거나 데이터 신호(DATA9∼DATA16)인 것에 상관없이, ×8/×16 절환회로 (MUX)는 출력신호(OUT1∼OUT8)를 출력한다.
예컨대, 어드레스 신호(A)가 메모리 어레이(MARY1)를 지정하면, 데이터 신호(DATA1∼DATA8)들은 ×8/×16 절환회로(MUX)에 공급되어, 출력신호 (OUT1∼OUT8)가 출력된다. 이 때, 데이터 신호(DATA9∼DATA16)는 출력되지 않고, 따라서, ×8/×16 절환회로(MUX)는 출력신호(OUT9∼OUT16)를 출력하지 않는다. 또한, 어드레스 신호(A)가 메모리 어레이(MARY2)를 지정하면, 데이터 신호(DATA9∼ DATA16)가 ×8/×16 절환회로(MUX)에 공급되어, 출력신호(OUT1∼OUT8)가 출력된다. 이 때, 데이터 신호(DATA1∼DATA8)는 출력되지 않고, 따라서, ×8/×16 절환회로 (MUX)는 출력신호(OUT9∼OUT16)를 출력하지 않는다.
출력제어회로(OCNT1∼OCNT8)는 각각 출력신호(OUT1∼OUT8)를 수신한다. 전출력제어회로(OEBUF)로부터 출력된 전 출력제어신호(OE)가 하이 레벨인 경우, 출력버퍼(OBUF1∼OBUF8)가 동작하여 출력신호를 각각 출력 패드(OPAD1∼OPAD8)에 출력한다.
예컨대, 출력신호(OUT1)가 로우레벨인 경우, NAND 회로(NAND2)의 출력은 하이로 되어, 출력버퍼(OBUF1)의 P형 트랜지스터(TP1)는 OFF된다. 이 때, NOR 회로(NOR1)의 출력은 하이로 되어, 출력버퍼(OBUF1)의 N형 트랜지스터(TN1)는 ON된다. 그 결과, 출력패드(OPAD1)에는 로우레벨의 신호가 출력된다. 또한, 출력신호(OUT1)가 하이레벨인 경우, NAND 회로(NAND2)의 출력은 로우로 되어, 출력버퍼(OBUF1)의 P형 트랜지스터(TP1)는 ON된다. 이 때, NOR 회로(NOR1)의 출력은 로우로 되어, 출력버퍼(OBUF1)의 N형 트랜지스터(TN1)는 OFF된다. 그 결과, 출력패드(OPAD1)에는 하이레벨의 신호가 공급된다.
한편, 각각의 출력제어회로(OCNT9∼OCNT16) NAND 회로(NAND3)에는, 비트선폭 변경용 신호(BTC)로부터 로우 신호가 입력된다. 따라서, NAND 회로(NAND4)의 출력은 하이로 되어, 독출 데이터 출력용의 P형 트랜지스터(TP2)는 OFF된다. 유사하게, N형 트랜지스터(TN2)도 OFF된다. 그 결과, 출력패드(OPAD16)는 고임피던스 상태로 되어 상기 휘발성 반도체 메모리는 8비트의 비트폭에 기초하여 동작한다.
비트폭이 16비트로 설정된 경우의 반도체 기억장치의 동작에 대해 설명한다. 비트폭이 16비트로 설정되어 있으면, 하이신호가 FLASH 셀(TF1)에 기입된다. 따라서, 비트선폭 변경용 신호(BTC)는 하이로 된다.
하이 레벨의 비트선폭 변경용 신호(BTC)는, 메모리 어레이(MARY1,MARY2)에입력된다. 이 경우, 메모리 어레이(MARY1,MARY2) 모두는 어드레스 신호(A)에 관계없이 선택된다. 상기 메모리 어레이로부터, 데이터 신호(DATA1∼DATA8)와 데이터 신호(DATA9∼DATA16)가 ×8/×16 절환회로(MUX)에 공급된다. 그 후, ×8/×16 절환회로(MUX)는 출력신호(OUT1∼OUT16)를 출력한다.
출력제어회로(OCNT1∼OCNT16)는 각각 출력신호(OUT1∼OUT16)를 수신한다. 전 출력제어회로(OEBUF)로부터 출력되는 전 출력제어신호(OE)가 하이레벨일 경우, 출력버퍼(OBUF1∼OBUF16)가 동작하여 출력신호를 출력패드(OPAD1∼OPAD16)에 공급한다.
예컨대, 출력신호(OUT1)가 로우레벨인 경우, NAND 회로(NAND2)의 출력은 하이로 되어, 출력버퍼(OBUF1)의 P형 트랜지스터(TP1)는 OFF로 된다. 이 때, NOR 회로(NOR1)의 출력은 하이로 되어, 출력버퍼(OBUF1)의 N형 트랜지스터(TN1)는 ON으로 된다. 그 결과, 로우레벨의 신호가 출력패드(OPAD1)에 공급된다. 또한, 출력신호(OUT1)가 하이 레벨인 경우, NAND 회로(NAND2)의 출력은 로우로 되어, 출력버퍼(OBUF1)의 P형 트랜지스터(TP1)는 ON으로 된다. 이 때, NOR 회로(NOR1)의 출력은 로우로 되어, 출력버퍼(OBUF1)의 N형 트랜지스터(TN1)는 OFF로 된다. 그 결과, 출력패드(OPAD1)에는 하이 레벨의 신호가 공급된다.
이와 같이, FLASH 셀(TF1)에 하이 신호를 기입하여, 비트선폭 변경용 신호(BTC)가 하이로 되는 것에 의해, 비트폭이 16비트로 설정된다. 또한, FLASH 셀(TF1)에 로우 신호를 기입하여, 비트선폭 변경용 신호(BTC)가 로우로 되는 것에 의해, 비트폭이 8비트로 설정된다.
다음, 제조시 특성의 변화에 의한 소정(소망의) 값과 사양치와의 편이를 보정하는 것에 관해, 도10 및 도11을 참조하여 설명한다. 예컨대, 제조시 발생된 특성의 변화에 의해 데이터를 독출하는 속도가 감소하는 경우, 반도체 기억장치가 동작할 수 있는 범위로 센스 앰플리파이어(SA)를 활성화시키는 신호(센스 앰플리파이어 인에이블 신호(SAE))를 가능하면 빠르게 센스 앰플리파이어(SA)에 입력하는 것에 의해, 고속의 메모리를 실현할 수 있다.
여기서, 도10을 참조하면, FLASH 셀(TF1)의 출력이, 본딩 패드(BPAD)를 통해 휘발성의 메모리에 센스 앰플리파이어 활성시간 선택신호(SSE)로서 입력된다. 일반적으로, FLASH 셀(TF1)(도10)에 로우 신호를 기입함으로써, 센스 앰플리파이어(SA)의 활성화의 타이밍을 지연시켜, 보다 많은 양품을 얻고자 한다. 그러나, 제조시 발생되는 특성의 변화에 의해 독출 속도가 소정(소망의) 사양치에 도달하지 않으면, FLASH 셀(TF1)에 하이 신호를 기입하여, 센스 앰플리파이어(SA)의 활성화의 타이밍을 조정한다. 그 결과, 독출 속도를 수정하여 소정(소망의) 사양치의 범위내로 바꿀 수 있다.
특히, FLASH 셀(TF1)에 로우 신호를 기입하면, 센스 앰플리파이어 활성시간 선택신호(SSE)가 하이 레벨로 상승하여, 전송게이트(AST)의 N형 트랜지스터(TN1)와 P형 트랜지스터(TP1)가 ON되고, 전송게이트(AST)의 N형 트랜지스터(TN2)와 P형 트랜지스터(TP2)가 OFF된다. 한편, 전송게이트(AST)가 지연회로(DLY1,DLY2)(도10)의 인버터(INV2∼INV10)에 의해 발생되는 충분한 지연을 갖는 ATD 펄스신호 (ATD2)(도11a)를 수신한다. 상기 전송게이트(AST)는 인버터(INV11)에 충분히 지연된 신호를 출력하고, 상기 충분히 지연된 신호를 반전시킨다. 상기 반전되고 충분히 지연된 신호는 센스 앰플리파이어 인에이블 신호(SAE)로서 센스 앰플리파이어(SA)에 공급된다.
또한, FLASH 셀(TF1)에 하이 신호를 기입하면, 센스 앰플리파이어 활성시간 선택신호(SSE)가 로우 레벨로 떨어지게 되어, 전송게이트(AST)의 N형 트랜지스터(TN1)와 P형 트랜지스터(TP1)가 OFF되고, 전송게이트(AST)의 N형 트랜지스터(TN2)와 P형 트랜지스터(TP2)가 ON으로 된다. 한편, 전송게이트(AST)가 지연회로(DLY1)(도10)의 인버터(INV2∼INV5)에 의해 발생되는 약간의 지연을 갖는 ATD 펄스신호(ATD1)(도11b)를 수신한다. 전송 게이트(AST)는 인버터(INV11)에 약간 지연된 신호를 출력하고, 상기 약간 지연된 신호를 반전시킨다. 상기 반전되고 약간 지연된 신호는 센스 앰플리파이어 인에이블 신호(SAE)로서 센스 앰플리파이어(SA)에 공급된다.
이와 같이, 제조시 발생된 특성의 변화에 의해 독출 속도가 감소하면, FLASH 셀(TF1)에 하이 신호를 기입하는 것에 의해, FLASH 셀(TF1)에 로우 신호를 기입하는 경우와 비교하여, 독출 속도가 증가한다. 이는 ATD 펄스신호가 인버터(INV6∼INV10)를 통과하는 데 필요한 시간만큼 가능하면 빨리, 센스 앰플리파이어 인에이블 신호(SAE)를 센스 앰플리파이어(SA)에 입력시킬 수 있어, 독출 속도를 소정(소망의) 사양치로 설정할 수 있기 때문이다.
본 발명에 의하면, SRAM의 내부 타이밍 조정용의 또 다른 FLASH 셀(도시 안함)을 ATD 펄스신호(ATDP)를 제공하기 위해 비휘발성 반도체 메모리에 제공할 수있다.
본 실시예에 의하면, 필요한 정보를 저장하기 위해, FLASH EEPROM 자신의 내부 타이밍 조정용의 메모리 영역을 확장하거나 메모리 영역의 일부를, SRAM을 제어하는 정보를 저장하기 위해 사용한다. 또한, 통상의 FLASH EEPROM은 이러한 출력 기능을 갖지 않기 때문에 상기 필요한 정보를 외부로 출력하는 기능을 부가할 필요가 있다.
다음, 상기와 같이 구성된 본 실시예의 반도체 기억장치에 있어서의 SRAM의 데이터 독출에 대해, 도1에서 도4를 참조하여 설명한다.
제1 단계에서, 어드레스 버퍼(ABUF)에 입력된 어드레스 신호(A)의 활성화에 동기하여, ATD 펄스 발생회로(ATDPG)에 의해 발생되는 ATD 펄스(ATDP)를 하이 레벨로 하는 동시에, 워드선(WL) 및 열선택 스위치(YS)를 활성화하여 메모리 어레이(MARY) 내의 소망의 메모리셀(MC)을 선택한다. 그 후, 상기 ATD 펄스신호(ATDP)의 로우 레벨로의 이행에 동기하여, 독출/기입 제어회로(CTRL)에 의해 발생되는 비트선 등가신호(EQ0)에 의해 비트선(BL)을 활성화하여, 공통 데이터선 등가신호(EQ1)에 의해 데이터선(DL)을 활성화한다. 이 때, ATD 펄스신호(ATDP)의 로우 레벨로의 이행에 동기하여, 독출/기입 제어회로(CTRL)에서 발생되는 센스 앰플리파이어 인에이블 신호(SAE)에 의해 센스 앰플리파이어 출력(SO)을 활성화하여, 선택된 메모리셀(MC)의 데이터를 입출력회로(DIO)를 통해 독출할 수 있다.
다음, ATD 펄스신호의 펄스폭의 변화에 의한 영향에 관해, 도5를 참조하여 설명한다.
독출 동작에 있어서, 워드선(WL) 및 비트선(BL)이 활성화된 후, 독출 동작의 타이밍을 정하는 센스 앰플리파이어 인에이블 신호(SAE)가 발생된다. 이 센스 앰플리파이어 인에이블 신호(SAE)의 펄스폭이 독출될 데이터에 영향을 준다. 예컨대, 5V 및 3.3V 등의 상이한 동작 전압에 기초한 반도체 기억장치를 동일한 칩 설계로부터 실현시키는 경우에, 제조공정시 물리전 환경이 변화하면, 내부 타이밍이 최적 설계치(사양치)에 대하여 어긋난다. 그 결과의 펄스폭이 최적 펄스폭보다 좁은 경우에는 잘못된 데이터를 독출하는 오동작이 발생한다. 그 결과의 펄스폭이 최적 펄스폭보다 넓은 경우에는 액세스 타임의 지연이 발생한다.
본 실시예에 의하면, FLASH EEPROM에 기입된 값을 변경하는 것에 의해, 어드레스 버퍼(ABUF)의 논리 임계치를 조정하는 데 사용되는 논리 임계치 조정용 신호(VLTC)뿐만 아니라, ATD 펄스 발생회로(ATDPG)(도3)의 내부 타이밍 조정용의 내부 타이밍 조정신호(ITC)의 전압레벨은, 하이 또는 로우 레벨로 된다. 이에 의해, 센스 앰플리파이어 인에이블 신호(SAE)의 펄스폭을 변경하여 내부 타이밍을 적절히 조정할 수 있다.
상기한 바와 같이, 예컨대, 5V 및 3.3V 등의 상이한 동작 전압에 기초한 반도체 기억장치를 동일한 칩설계로부터 실현시키는 경우에, 반도체 기억장치의 내부 타이밍을 제어하는 신호의 펄스폭이 최정 펄스폭보다 좁거나 또는 넓을 수 있고, 그 결과, 내부 타이밍이 설계치에 대하여 어긋날 수 있다. 그러나, 본 발명에 의하면, 펄스폭을 적절히 조정하여 잘못된 데이터의 독출, 액세스의 지연 등을 막을 수 있다.
ATD 펄스신호(ATDP)에 의한 인에이블 신호 또는 등가신호의 제어를 행한 경우, 예컨대 비트선(BL), 공통 데이터선(DL), 센스 앰플리파이어 출력(S0), 입/출력 데이터 버스 중에, 상이한 전위를 갖는 한 쌍의 라인을 단락시켜 동전위로 하는 것에 의해, 단락된 라인들의 전위를 신속히 반전시킬 수 있다. 즉, 전위를 반전시키는 데 필요한 시간을 감소시킬 수 있다. 예컨대, 1V의 전위차가 필요하면, 3V의 동전위를 갖는 한 쌍의 라인중 하나를 2V로 설정하기만 하면 되지만, 2V 라인과 3V 라인의 쌍이 2V 라인과 1V 라인의 쌍으로 변경되어야 하면, 3V 라인의 전위를 1V로 바꿀 필요가 있다. 따라서, 동전위를 갖도록 한 쌍의 라인을 제조할 때, 상이한 전위를 갖는 한 쌍의 라인의 전위를 그 쌍의 라인간 전위차가 반전되어 소망의 전위차의 값을 갖도록 변경한 경우와 비교하여, 전위를 반전시키는 데 필요한 시간을 감소시킬 수 있다. 또한, 내부동작회로(즉, ATD 펄스 발생회로)를 필요한 기간동안 펄스구동하는 것에 의해, 소비전류를 감소시킬 수 있다. 또한, ATD 펄스신호(ATDP)의 펄스폭을 조정함으로써, 제품의 동작마진을 조정할 수 있다.
따라서, 본 실시예에 의한 반도체 기억장치에서, 어드레스 버퍼(ABUF) 내의 논리 임계치를 조정하고 있는 논리 임계치 조정신호(VLTC) 및 ATD 펄스 발생회로(ATDPG)의 내부 타이밍을 조정하는 내부 타이밍 조정용신호(ITC)를, 트리밍 퓨즈의 절단이나 본딩 배열의 변경 대신에, FLASH EEPROM에 논리 데이터를 저장하는 메모리 셀을 부가함으로써 조정할 수 있어, 어드레스 버퍼(ABUF) 내의 인버터의 논리 임계치 및 내부 타이밍을 동시에 바꿀 수 있다.
다음, 본 발명의 반도체 기억장치를 평가하고 그 사양을 변경하는 공정에 관해, 도7 및 도8을 사용하여 설명한다.
우선, 도7 및 도8의 공정 S1에 있어서, 웨이퍼 상태의 FLASH EEPROM 및 SRAM을 테스트하여 양품을 선별한 후, 도6에 나타낸 구성을 갖는 반도체기억장치를 완료한다. 통상, 작은 사이즈의 메모리가 큰 사이즈의 메모리로 대체되도록 FLASH EEPROM 및 SRAM을 적층한다. 도6에 나타낸 예에서는, 패키지 기판상에 FLASH EEPROM이 탑재되고, FLASH EEPROM 위에 SRAM이 탑재되어 있다. 상기 FLASH EEPROM 및 SRAM은 본딩 패드(BPAD)를 통해 접속되고, 수지 몰드에 의해 패키지되어 있다.
일반적으로, 본 발명에 따르면, 이러한 구조를 갖는 반도체 기억장치의 평가 및 반도체 기억장치의 사양 변경은 도7에 도시된 공정을 통해 실행될 수 있다. 공정 S1에서, 상기 반도체 기억장치의 조립이 완료된다. 공정 S2에서, 완료된 각 반도체 기억장치 내의 FLASH EEPROM만을 테스트(기능 테스트 및 특성 테스트)한다. 공정 S3에서, 비결함 동작품을 선별한다. 공정 S4에서, 각 반도체 기억장치 내에 포함된 SRAM상에서 기능 테스트가 실행된다. 공정 S5에서, 정상 동작품을 선별한다. 공정 S6에서, SRAM의 동작 속도 등의 특성 테스트를 실행한다.
특성 테스트의 결과에 기초해서 얻어진 SRAM에 대한 액세스 타임 등의 SRAM의 내부 동작 타이밍을 조정하는 타이밍 정보를 상기(공정 S7)와 동일한 방법으로 테스터에 의해 FLASH EEPROM의 FLASH 셀 내에 기입한다. 그 후, 도3을 참조하여, 상기 FLASH EEPROM의 FLASH 셀 내에 기입된 정보를 본딩 패드(BPAD)를 통해 출력하여, 본딩 와이어를 통해 SRAM의 ATD 펄스 발생 회로(ATDPG)에 전송한다. 그 결과, SRAM의 내부 타이밍을 소망의 타이밍으로 자동 조정한다.
그 후, 공정 S8에서, 상기 반도체 기억장치가 조정된 사양대로 동작하는지의 여부를 확인하는 최종 테스트(적어도 SRAM에 대하여)를 실행한다. 공정 S9에서, 정상 동작품을 선별하여, 판매용 제품으로서 출하한다.
일부 경우, 판매용 제품의 출하 전에, 동작 전원 전압, 동시에 데이터의 입력/출력이 가능한 비트폭 등의 소정의 사양이 사용자의 요구 등에 따라 미리 결정된다. 이러한 경우, 도8에 도시한 공정을 통해, 본 발명의 반도체 기억장치의 평가를 실행한다. 공정 S1에서, 반도체 기억장치의 조립이 완료된다. 공정 S2에서, 사용자의 요구 등에 따라 사양(예컨대, 동작 전원 전압에 대한 사양)을 결정한다. 공정 S3에서, 완료된 각 반도체 기억장치 내의 FLASH EEPROM만을 테스트(기능 테스트 및 특성 테스트)한다. 공정 S4에서, 비결함 제품을 선별한다. 공정 S5에서, 완료된 각 반도체 기억장치 내의 SRAM만을 테스트(기능 테스트 및 특성 테스트)한다. 공정 S6에서, 정상 동작품을 선별한다.
그 후, 공정(7)에서, 공정(S6)에서 선별된 반도체 기억장치를 상기 소정의 사양(이 경우, 5V 및 3.3V의 동작 전원 전압)에 따라 분리한다. 공정 S8a, S8b에서, FLASH EEPROM내의 FLASH 셀에 특정 정보를 기입한다. 상기 예의 공정 S8a에서 하이 신호("1")를 FLASH 셀에 기입하여, 반도체 기억장치를 5V 사양으로 조정한다. 공정 S8b에서, 로우 신호("0")를 FLASH 셀에 기입하여, 반도체 기억장치를 3.3V 사양으로 조정한다. 그 후, 도3을 참조하여 상기한 바와 같이, FLASH EEPROM의 FLASH 셀에 기입된 정보를 본딩 패드(BPAD)를 통해 출력하여, 본딩 와이어를 통해 SRAM의 ATD 펄스 발생회로(ATDPG)에 전송한다. 그 결과, SRAM의 사양을 상기 정보에 따라결정한다.
그 후, 공정 S9에서, 반도체 기억장치가 소정의 사양대로 동작하는지의 여부를 확인하기 위해 최종 테스트(적어도 SRAM에 관해)를 실행한다.
이상에서, 도면을 참조하여 본 발명의 실시예를 나타냄으로써, 본 발명을 명확하게 설명했다. 그러나, 본 발명은 상기 실시예에 한정되지 않는다. 본 발명의 범위로부터 벗어나지 않고도 다양한 변경을 할 수 있다. 예컨대, 상기 예에서, 동일한 칩 설계로부터 5V 및 3.3V와 상이한 전원 전압 사양에 기초한 반도체 기억장치를 제조할 수 있다. 그러나, 본 발명은 이런 특수한 경우에 한정되지 않고, 동일한 칩 설계로부터 더 낮은 상이한 전원 전압 사양에 기초한 반도체 기억장치를 제조하여, 저전원 전압에서 동작하는 제품에 사용되도록 적용할 수 있다.
또한, 상기 실시예에서 기술한 바와 같은 방법으로, 반도체 기억장치의 전원 전압 사양의 변경뿐만 아니라 입력/출력 비트폭(예컨대, 4비트와 16비트) 등의 다양한 기능의 사양 변경을 상당히 실행할 수 있다.
또한, 상기 실시예에서, 본 발명은 SRAM을 포함하는 반도체 기억장치에 적용하였지만, 또 DRAM 등의 다른 타입의 휘발성 반도체 메모리를 포함하는 반도체 기억장치에도 적용할 수 있다. 또한, 통상의 EEPROM, FRAM 등의 비휘발성 반도체 메모리뿐만 아니라 FLASH EEPROM도 채용될 수 있다.
이상에서 상세히 설명한 바와 같이, 본 발명에 따르면, 단일 회로 구성과 상이한 사양에 기초한 일련의 장치 제품을 제조할 때 발생되는 장치의 오동작, 또는장치를 구성하는 소자의 제조 공정시 발생하는 특성 변화에 의해 발생되는 장치의 오동작을 전반 또는 후반의 제조 공정에 제공되거나, 또는 상기 조정 공정이 FLASH EEPROM 등의 반도체 기억 장치의 비휘발성 반도체 메모리에 특정 정보(신호)를 기입함으로써 실현되는 제조 공정 후에 제공되는 조정 공정에 의해 제거할 수 있다. 또한, 본 발명에 따르면, 제조(생산 조정)시의 스톡 공정을 제조 공정이 종료된 후에 실행할 수 있다. 그 결과, 제조 공정의 전반 및 후반에 발생할 수 있는 불량품의 수를 감소시킬 수 있다.
본 발명에 따르면, 레이저빔을 사용하여 트리밍 퓨즈를 절단할 필요가 없기 때문에, 트리밍 퓨즈의 절단 실패가 발생할 가능성이 없다. 유사하게, 본딩 실패도 막을 수 있다. 또한, 본 발명의 조정 공정이 FLASH EEPROM 등의 비휘발성 반도체 메모리의 특정 정보를 기입함으로써 실행되기 때문에, 특성 평가 후에 다시 조정 공정을 실행할 수 있다. 또한, 본 발명에 따르면, 종래 제조 공정에 비해 전체 제조 공정의 이전 단계에서 판매용 제품의 제조를 개시할 수 있기 때문에, 시험 제품에 필요한 기간과 제품의 평가에 필요한 기간을 단축할 수 있다.
동일한 칩 설계로부터 다양한 타입의 장치가 제조되는 경우, 제조 전에 장치의 내부 타이밍의 어긋남이 예측되면, 펄스폭 조정 신호가 장치 타입(사양) 변화용 신호와 결합될 수 있어, 장치 타입을 절환함으로써 선택된 장치 타입을 최적이 되도록 펄스폭을 조정할 수 있다.
본 발명에 따르면, 생산량이 증가한 경우에도, 제품에 대한 스톡 공정이 제조 공정이 완료된 후의 완성품에만 실행되기 때문에, 고객의 요구를 신속하게 만족시킬 수 있다.
본 발명의 범위와 정신으로부터 벗어나지 않고, 본 발명의 당업자들은 다양한 변경을 실시할 수 있을 것이다. 따라서, 본 발명은 상기 개시된 실시예에 한정되지 않고, 첨부된 특허청구의 범위내에서 넓게 해석될 수 있다.

Claims (11)

  1. 재기입가능한 비휘발성 반도체 메모리 및 휘발성 반도체 메모리를 포함하는 반도체 기억 장치로서,
    상기 비휘발성 반도체 메모리는 : 상기 휘발성 반도체 메모리의 내부 동작의 타이밍을 조정하는 타이밍 정보를 기억하는 메모리 영역; 및
    상기 휘발성 반도체 메모리에 상기 메모리 영역에 기억된 타이밍 정보를 출력하는 출력 회로를 포함하며,
    상기 휘발성 반도체 메모리는 상기 타이밍 정보에 따라 휘발성 반도체 메모리의 내부 동작의 타이밍을 조정하는 반도체 기억 장치.
  2. 제 1 항에 있어서, 상기 휘발성 반도체 메모리는 상기 타이밍 정보에 따라 동기 신호를 발생하는 동기 신호 발생 회로를 포함하고;
    상기 휘발성 반도체 메모리는 상기 동기 신호에 동기되어 동작하는 반도체 기억 장치.
  3. 재기입가능한 비휘발성 반도체 메모리 및 휘발성 반도체 메모리를 포함하는 반도체 기억 장치로서,
    상기 비휘발성 반도체 메모리는 : 상기 휘발성 반도체 메모리의 사양을 특정하는 사양 정보를 기억하는 메모리 영역; 및
    상기 휘발성 반도체 메모리에 상기 메모리 영역에 기억된 사양 정보를 출력하는 출력 회로를 포함하며,
    상기 휘발성 반도체 메모리는 상기 사양 정보에 따라 휘발성 반도체 메모리의 사양을 변화시키는 반도체 기억 장치.
  4. 제 3 항에 있어서, 상기 비휘발성 반도체 메모리는 상기 휘발성 반도체 메모리의 내부 동작의 타이밍을 조정하는 타이밍 정보를 기억하는 다른 메모리 영역을 더 포함하고;
    상기 출력 회로는 상기 다른 메모리 영역에 기억된 타이밍 정보를 상기 휘발성 반도체 메모리에 출력하며;
    상기 휘발성 반도체 메모리는 상기 타이밍 정보에 따라 휘발성 반도체 메모리의 내부 동작의 타이밍을 조정하는 반도체 기억 장치.
  5. 제 4 항에 있어서, 상기 휘발성 반도체 메모리는 상기 타이밍 정보에 따라 동기 신호를 발생하는 동기 신호 발생 회로를 포함하고;
    상기 휘발성 반도체 메모리는 상기 동기 신호에 동기되어 동작하는 반도체 기억 장치.
  6. 제 3 항에 있어서, 상기 휘발성 반도체 메모리의 사양은 상기 휘발성 반도체 메모리로부터 독출될 데이터의 비트 폭에 대한 사양을 포함하는 반도체 기억 장치.
  7. 제 3 항에 있어서, 상기 휘발성 반도체 메모리의 사양은 상기 휘발성 반도체 메모리를 동작시키기 위한 동작 전압에 대한 사양을 포함하는 반도체 기억 장치.
  8. 제 3 항에 있어서, 상기 휘발성 반도체 메모리는, 상기 사양 정보에 따라, 상기 휘발성 반도체 메모리에서 데이터를 독출하기 위한 독출 타이밍 신호의 지연량을 제어하는 반도체 기억 장치.
  9. 재기입가능한 비휘발성 반도체 메모리 및 휘발성 반도체 메모리를 포함하는 반도체 기억 장치를 평가하는 방법으로서,
    상기 비휘발성 반도체 메모리와 휘발성 반도체 메모리가 동일 패키지에 봉입되고,
    상기 비휘발성 반도체 메모리가 상기 휘발성 반도체 메모리의 내부 동작의 타이밍을 조정하는 타이밍 정보를 기억하는 메모리 영역, 및
    상기 메모리 영역에 기억된 타이밍 정보를 상기 휘발성 반도체 메모리에 출력하는 출력 회로를 포함하고,
    상기 휘발성 반도체 메모리가 상기 타이밍 정보에 따라 상기 휘발성 반도체 메모리의 내부 동작의 타이밍을 조정하며,
    상기 반도체 기억 장치 평가 방법은 :
    상기 휘발성 반도체 메모리의 특성을 평가하는 단계,
    상기 메모리 영역에 타이밍 정보를 기입하는 단계, 및
    상기 휘발성 반도체 메모리의 특성을 재평가하는 단계를 포함하는 반도체 기억 장치 평가 방법.
  10. 재기입가능한 비휘발성 반도체 메모리 및 휘발성 반도체 메모리를 포함하는 반도체 기억 장치를 평가하는 방법으로서,
    상기 비휘발성 반도체 메모리와 휘발성 반도체 메모리가 동일 패키지에 봉입되고,
    상기 비휘발성 반도체 메모리가 상기 휘발성 반도체 메모리의 사양을 특정하는 사양 정보를 기억하는 메모리 영역, 및
    상기 메모리 영역에 기억된 사양 정보를 상기 휘발성 반도체 메모리에 출력하는 출력 회로를 포함하고,
    상기 휘발성 반도체 메모리가 상기 사양 정보에 따라 상기 휘발성 반도체 메모리의 사양을 변화시키며,
    상기 반도체 기억 장치 평가 방법은 :
    상기 휘발성 반도체 메모리의 특성을 평가하는 단계,
    상기 메모리 영역에 사양 정보를 기입하는 단계, 및
    상기 휘발성 반도체 메모리의 특성을 재평가하는 단계를 포함하는 반도체 기억 장치 평가 방법.
  11. 제 10 항에 있어서, 비휘발성 반도체 메모리가 상기 휘발성 반도체 메모리의 내부 동작의 타이밍을 조정하는 타이밍 정보를 기억하는 다른 메모리 영역을 더 포함하고;
    상기 다른 메모리 영역에 타이밍 정보를 기입하는 단계를 더 포함하는 반도체 기억 장치 평가 방법.
KR10-2001-0041276A 2000-07-10 2001-07-10 반도체 기억장치 및 그의 평가방법 KR100418647B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2000-00209122 2000-07-10
JP2000209122A JP2002025272A (ja) 2000-07-10 2000-07-10 半導体記憶装置およびその評価方法

Publications (2)

Publication Number Publication Date
KR20020005999A true KR20020005999A (ko) 2002-01-18
KR100418647B1 KR100418647B1 (ko) 2004-02-11

Family

ID=18705581

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0041276A KR100418647B1 (ko) 2000-07-10 2001-07-10 반도체 기억장치 및 그의 평가방법

Country Status (5)

Country Link
US (1) US6529408B2 (ko)
EP (1) EP1172821A1 (ko)
JP (1) JP2002025272A (ko)
KR (1) KR100418647B1 (ko)
TW (1) TW520495B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100930411B1 (ko) * 2008-04-10 2009-12-08 주식회사 하이닉스반도체 퓨즈 정보 제어 장치, 이를 이용한 반도체 집적회로 및그의 퓨즈 정보 제어 방법

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8005740B2 (en) 2002-06-03 2011-08-23 Research Affiliates, Llc Using accounting data based indexing to create a portfolio of financial objects
US7747502B2 (en) 2002-06-03 2010-06-29 Research Affiliates, Llc Using accounting data based indexing to create a portfolio of assets
US8374937B2 (en) 2002-04-10 2013-02-12 Research Affiliates, Llc Non-capitalization weighted indexing system, method and computer program product
US8374951B2 (en) * 2002-04-10 2013-02-12 Research Affiliates, Llc System, method, and computer program product for managing a virtual portfolio of financial objects
JP4246977B2 (ja) * 2002-08-29 2009-04-02 富士通マイクロエレクトロニクス株式会社 半導体メモリ
DE10323237B4 (de) * 2003-05-22 2015-05-21 Qimonda Ag Verfahren und Vorrichtung zur Optimierung der Funktionsweise von DRAM-Speicherelementen
US8131620B1 (en) 2004-12-01 2012-03-06 Wisdomtree Investments, Inc. Financial instrument selection and weighting system and method
EP2408453B1 (en) 2009-03-17 2022-01-05 Nicox Ophthalmics, Inc. Ophthalmic formulations of cetirizine and methods of use
JP5529661B2 (ja) * 2010-07-23 2014-06-25 ラピスセミコンダクタ株式会社 半導体メモリ
AU2012298732A1 (en) 2011-08-23 2014-02-27 Research Affiliates, Llc Using accounting data based indexing to create a portfolio of financial objects

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06243677A (ja) * 1993-02-19 1994-09-02 Hitachi Ltd 半導体記憶装置とメモリ装置及びその品種設定方法
US5615159A (en) 1995-11-28 1997-03-25 Micron Quantum Devices, Inc. Memory system with non-volatile data storage unit and method of initializing same
US5721703A (en) 1996-04-29 1998-02-24 Micron Technology, Inc. Reprogrammable option select circuit
WO1998013828A1 (fr) 1996-09-26 1998-04-02 Mitsubishi Denki Kabushiki Kaisha Memoire a semi-conducteur du type synchrone
JP3831040B2 (ja) * 1997-01-31 2006-10-11 株式会社ルネサステクノロジ 半導体集積回路
JPH10302476A (ja) * 1997-02-26 1998-11-13 Toshiba Corp 半導体集積回路装置
KR100274602B1 (ko) 1997-11-20 2000-12-15 윤종용 동기형 메모리 장치
JP3610211B2 (ja) * 1997-12-12 2005-01-12 株式会社ルネサステクノロジ 半導体記憶装置
US6005810A (en) * 1998-08-10 1999-12-21 Integrated Silicon Solution, Inc. Byte-programmable flash memory having counters and secondary storage for disturb control during program and erase operations
JP4587500B2 (ja) * 1998-11-11 2010-11-24 ルネサスエレクトロニクス株式会社 半導体集積回路、メモリモジュール、記憶媒体、及び半導体集積回路の救済方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100930411B1 (ko) * 2008-04-10 2009-12-08 주식회사 하이닉스반도체 퓨즈 정보 제어 장치, 이를 이용한 반도체 집적회로 및그의 퓨즈 정보 제어 방법

Also Published As

Publication number Publication date
US6529408B2 (en) 2003-03-04
EP1172821A1 (en) 2002-01-16
JP2002025272A (ja) 2002-01-25
TW520495B (en) 2003-02-11
KR100418647B1 (ko) 2004-02-11
US20020003729A1 (en) 2002-01-10

Similar Documents

Publication Publication Date Title
KR100497164B1 (ko) 반도체 메모리 장치 및 그의 동작 방법
KR100205006B1 (ko) 자동 결함 블럭 맵핑 기능을 갖는 반도체 메모리 장치
US6226215B1 (en) Semiconductor memory device having reduced data access time and improve speed
US7436729B2 (en) Fuse circuit and semiconductor device using fuse circuit thereof
EP0411626A2 (en) Semiconductor memory device having a redundancy
US6577551B2 (en) Semiconductor integrated circuit having a built-in data storage circuit for nonvolatile storage of control data
JPH04301299A (ja) マルチプレクス型冗長性を有する半導体メモリ
JP2000260198A (ja) 半導体メモリ装置及び半導体メモリ装置搭載システム
KR100418647B1 (ko) 반도체 기억장치 및 그의 평가방법
US7313036B2 (en) Memory device having open bit line architecture for improving repairability and method of repairing the same
US6724668B2 (en) Semiconductor device provided with memory chips
US6940776B2 (en) Semiconductor memory device capable of reading data of signature fuse through normal read operation and method of reading data of signature fuse in semiconductor memory device through normal read operation
US7075848B2 (en) Redundancy circuit in semiconductor memory device having a multiblock structure
US6424593B1 (en) Semiconductor memory device capable of adjusting internal parameter
US7505339B2 (en) Static semiconductor memory device allowing simultaneous writing of data into a plurality of memory cells
JP3841252B2 (ja) ツルー／コンプリメント冗長構造を有する半導体メモリ装置
US5315551A (en) Semiconductor memory device with precharging voltage level unchanged by defective memory cell
US6304498B1 (en) Semiconductor memory device capable of suppressing degradation in operation speed after replacement with redundant memory cell
US6809972B2 (en) Circuit technique for column redundancy fuse latches
KR100618696B1 (ko) 인식 정보를 갖는 메모리 장치
US6335886B1 (en) Semiconductor memory device including spare memory cell
US6519193B2 (en) Semiconductor integrated circuit device having spare word lines
KR100279293B1 (ko) 마이크로 볼 그리드 어레이 패키지에 의해서 포장되는 반도체장치
JP3610211B2 (ja) 半導体記憶装置
JPH11167798A (ja) 半導体集積回路装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110126

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee