JPH08330847A - 発振回路 - Google Patents
発振回路Info
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- JPH08330847A JPH08330847A JP7133702A JP13370295A JPH08330847A JP H08330847 A JPH08330847 A JP H08330847A JP 7133702 A JP7133702 A JP 7133702A JP 13370295 A JP13370295 A JP 13370295A JP H08330847 A JPH08330847 A JP H08330847A
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- JP
- Japan
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- oscillation
- feedback resistor
- circuit
- transistor
- gate
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- Oscillators With Electromechanical Resonators (AREA)
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Abstract
(57)【要約】
【目的】水晶発振器の帰還抵抗のばらつきにより、発振
異常することがあり、この帰還抵抗の最適化を計る。 【構成】水晶振動子１３と、これに並列に接続されたイ
ンバータ１１と、このインバータ１１に並列接続された
トランジスタ帰還抵抗１２と、このトランジスタ帰還抵
抗１２を構成するＰ，Ｎ型ＭＯＳトランジスタのゲート
に特定の一定電圧を印加する手段を備える。
異常することがあり、この帰還抵抗の最適化を計る。 【構成】水晶振動子１３と、これに並列に接続されたイ
ンバータ１１と、このインバータ１１に並列接続された
トランジスタ帰還抵抗１２と、このトランジスタ帰還抵
抗１２を構成するＰ，Ｎ型ＭＯＳトランジスタのゲート
に特定の一定電圧を印加する手段を備える。
Description
【０００１】
【産業上の利用分野】本発明は発振回路に関し、特に水
晶等の振動素子を外部に用いて半導体集積回路基板で回
路構成した帰還発振器に関する。
晶等の振動素子を外部に用いて半導体集積回路基板で回
路構成した帰還発振器に関する。
【０００２】
【従来の技術】従来のコルピッツ型の水晶発振回路を示
す特開平４−４２６０１号公報に記載された図４の回路
図を参照すると、この発振回路は、集積回路３０内に、
低電圧動作用帰還抵抗３２，高電圧動作帰還抵抗３３，
トランスファゲート３４，３５インバータ３１，帰還抵
抗制御回路３６が設けられている。低電圧動作帰還抵抗
３２とトランスファゲート３４とは互いに直列接続さ
れ、高電圧動作帰還抵抗３３とトランスファゲート３５
とは互いに直列接続され、さらにこれら双方は並列接続
されている。
す特開平４−４２６０１号公報に記載された図４の回路
図を参照すると、この発振回路は、集積回路３０内に、
低電圧動作用帰還抵抗３２，高電圧動作帰還抵抗３３，
トランスファゲート３４，３５インバータ３１，帰還抵
抗制御回路３６が設けられている。低電圧動作帰還抵抗
３２とトランスファゲート３４とは互いに直列接続さ
れ、高電圧動作帰還抵抗３３とトランスファゲート３５
とは互いに直列接続され、さらにこれら双方は並列接続
されている。
【０００３】インバータ３１と、並列接続された低電圧
動作帰還抵抗３２及びトランスファゲート３４と、同様
に並列接続された高電圧動作帰還抵抗３３及びトランス
ファゲート３５とは、集積回路３０の発振入力端子ＯＳ
ＣＩＮ及び発振出力端子ＯＳＣＯＵＴ間に、各々並列接
続されている。ここで、発振出力端子ＯＳＣＯＵＴは、
集積回路３０の図示していない内部回路に接続されてい
る。水晶振動子３７は、発振入力端子ＯＳＣＩＮと発振
出力端子ＯＳＣＯＵＴとの間に外付けで接続されてい
る。これらインバータ３１，低電圧動作用帰還抵抗３
２，高電圧動作用帰還抵抗３３，水晶振動子３７で、水
晶発振回路が構成されている。
動作帰還抵抗３２及びトランスファゲート３４と、同様
に並列接続された高電圧動作帰還抵抗３３及びトランス
ファゲート３５とは、集積回路３０の発振入力端子ＯＳ
ＣＩＮ及び発振出力端子ＯＳＣＯＵＴ間に、各々並列接
続されている。ここで、発振出力端子ＯＳＣＯＵＴは、
集積回路３０の図示していない内部回路に接続されてい
る。水晶振動子３７は、発振入力端子ＯＳＣＩＮと発振
出力端子ＯＳＣＯＵＴとの間に外付けで接続されてい
る。これらインバータ３１，低電圧動作用帰還抵抗３
２，高電圧動作用帰還抵抗３３，水晶振動子３７で、水
晶発振回路が構成されている。
【０００４】発振入力端子ＯＳＣＩＮ、発振出力端子Ｏ
ＳＣＯＵＴには、各々負荷容量３８ａ，３８ｂの一端が
接続され、これら負荷容量３８ａ，３８ｂの他端は、い
ずれも接地されている。ここで、低電圧動作用帰還抵抗
３２及び高電圧動作用帰還抵抗３３は、電源電圧Ｖｄ
ｄ，接地電位がそれぞれゲートに印加されるＰ型ＭＯＳ
トランジスタとＮ型ＭＯＳトランジスタとのオン抵抗に
より、構成されている。
ＳＣＯＵＴには、各々負荷容量３８ａ，３８ｂの一端が
接続され、これら負荷容量３８ａ，３８ｂの他端は、い
ずれも接地されている。ここで、低電圧動作用帰還抵抗
３２及び高電圧動作用帰還抵抗３３は、電源電圧Ｖｄ
ｄ，接地電位がそれぞれゲートに印加されるＰ型ＭＯＳ
トランジスタとＮ型ＭＯＳトランジスタとのオン抵抗に
より、構成されている。
【０００５】帰還抵抗制御回路３６は、この発振回路の
電源電圧Ｖｄｄを検出し、以下の様にトランスファゲー
ト３４及び３５を制御することにより、変動する電源電
圧Ｖｄｄに応じて低電圧動作用帰還抵抗３２及び高電圧
動作用帰還抵抗３３の切り替えを行う。即ち、検出され
た電源電圧Ｖｄｄが所定のしきい値電圧ＶＴ以下の場合
には、制御信号ＳＬＶを発し、トランスファゲート３４
をオンにすると共に、制御信号ＳＨＶを発し、トランス
ファゲート３５をオフにする。
電源電圧Ｖｄｄを検出し、以下の様にトランスファゲー
ト３４及び３５を制御することにより、変動する電源電
圧Ｖｄｄに応じて低電圧動作用帰還抵抗３２及び高電圧
動作用帰還抵抗３３の切り替えを行う。即ち、検出され
た電源電圧Ｖｄｄが所定のしきい値電圧ＶＴ以下の場合
には、制御信号ＳＬＶを発し、トランスファゲート３４
をオンにすると共に、制御信号ＳＨＶを発し、トランス
ファゲート３５をオフにする。
【０００６】他方、電源電圧Ｖｄｄがしきい値電圧ＶＴ
以上の場合には、制御信号ＳＨＶを発し、トランスファ
ゲート３５をオンにすると共に、制御信号ＳＬＶを発
し、トランスファゲート３４をオンにする。
以上の場合には、制御信号ＳＨＶを発し、トランスファ
ゲート３５をオンにすると共に、制御信号ＳＬＶを発
し、トランスファゲート３４をオンにする。
【０００７】以上の構成により、電源電圧Ｖｄｄの変動
に対しても、しきい値電圧ＶＴにより低電圧動作用帰還
抵抗３２と高電圧動作用帰還抵抗３３とを切り替えるこ
とで、各々の動作電圧の範囲で、オン（ＯＮ）抵抗をほ
ぼ一定にすることができる。
に対しても、しきい値電圧ＶＴにより低電圧動作用帰還
抵抗３２と高電圧動作用帰還抵抗３３とを切り替えるこ
とで、各々の動作電圧の範囲で、オン（ＯＮ）抵抗をほ
ぼ一定にすることができる。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うな発振回路では、電源電圧Ｖｄｄが高い場合も低い場
合にも、ほぼ一定の帰還抵抗値が得られるようにしてい
るが、この電源電圧の変動は、インバータ３１や制御回
路３６自体の動作にも影響を及ばすため、抵抗３２，３
３を安定するように調整するだけでは、回路全体として
は安定に発振しないという心配があるだけでなく、ある
しきい値電圧ＶＴを境に低電圧動作用と高電圧動作用と
の各抵抗３２，３３のオン抵抗を各々一定にするために
は、それぞれの抵抗３２，３３を構成するＰ型ＭＯＳト
ランジスタ，Ｎ型ＭＯＳトランジスタのしきい値を互い
に相違ならしめるように所定値に調整をする必要があ
る。
うな発振回路では、電源電圧Ｖｄｄが高い場合も低い場
合にも、ほぼ一定の帰還抵抗値が得られるようにしてい
るが、この電源電圧の変動は、インバータ３１や制御回
路３６自体の動作にも影響を及ばすため、抵抗３２，３
３を安定するように調整するだけでは、回路全体として
は安定に発振しないという心配があるだけでなく、ある
しきい値電圧ＶＴを境に低電圧動作用と高電圧動作用と
の各抵抗３２，３３のオン抵抗を各々一定にするために
は、それぞれの抵抗３２，３３を構成するＰ型ＭＯＳト
ランジスタ，Ｎ型ＭＯＳトランジスタのしきい値を互い
に相違ならしめるように所定値に調整をする必要があ
る。
【０００９】このようなＭＯＳトランジスタは、特に共
通の半導体基板に形成されるため、しきい値の調整をす
るためには、拡散プロセスが複雑となり、プロセス数が
増加するという問題がある。
通の半導体基板に形成されるため、しきい値の調整をす
るためには、拡散プロセスが複雑となり、プロセス数が
増加するという問題がある。
【００１０】仮りに、しきい値の調整をしても、しきい
値自身がばらつきをもつため、オン抵抗を一様に所定値
に調整することは困難であった。
値自身がばらつきをもつため、オン抵抗を一様に所定値
に調整することは困難であった。
【００１１】さらに、トランスファゲート３４，３５が
あり、これを切り替えるため、切り替時にこの発振周波
数の波形が歪むことになり、内部回路が誤動作する心配
があり、最悪の場合は発振が停止してしまう心配があ
る。
あり、これを切り替えるため、切り替時にこの発振周波
数の波形が歪むことになり、内部回路が誤動作する心配
があり、最悪の場合は発振が停止してしまう心配があ
る。
【００１２】以上の諸問題点に鑑み、本発明は次の各課
題を掲げる。
題を掲げる。
【００１３】（１）電源電圧が変動しても、発振回路全
体として安定に発振するようにすること。
体として安定に発振するようにすること。
【００１４】（２）製造プロセスを簡単にし、製造し易
いものにすること。
いものにすること。
【００１５】（３）トランスファゲートのようなスイッ
チを発振回路の帰還回路に介在させないこと。
チを発振回路の帰還回路に介在させないこと。
【００１６】（４）供給する内部回路が、誤動作するよ
うな発振波形を生じないようにすること。
うな発振波形を生じないようにすること。
【００１７】（５）帰還抵抗値の製造上のばらつきが大
きくとも、発振異常が生じないように、適宜調整して最
適化がはかれるようにすること。
きくとも、発振異常が生じないように、適宜調整して最
適化がはかれるようにすること。
【００１８】
【課題を解決するための手段】本発明の構成は、水晶振
動子とインバータとトランジスタ帰還抵抗とが並列接続
され、前記水晶振動子の両端にそれぞれ容量が接続され
てなる発振回路において、前記トランジスタ帰還抵抗を
構成するＰ，Ｎ型ＭＯＳトランジスタの各ゲートに所望
の電圧を印加する制御手段を設けたことを特徴とする。
動子とインバータとトランジスタ帰還抵抗とが並列接続
され、前記水晶振動子の両端にそれぞれ容量が接続され
てなる発振回路において、前記トランジスタ帰還抵抗を
構成するＰ，Ｎ型ＭＯＳトランジスタの各ゲートに所望
の電圧を印加する制御手段を設けたことを特徴とする。
【００１９】特に前記制御手段が、電源電圧を抵抗分割
して得た複数の分圧電圧の中から選択手段で選択して前
記各ゲートに印加する回路であることを特徴とする。
して得た複数の分圧電圧の中から選択手段で選択して前
記各ゲートに印加する回路であることを特徴とする。
【００２０】さらに、特に前記選択手段が、前記インバ
ータ及び前記帰還抵抗と共通した半導体基板内に形成さ
れたトランスファゲートからなることも特徴とする。
ータ及び前記帰還抵抗と共通した半導体基板内に形成さ
れたトランスファゲートからなることも特徴とする。
【００２１】
【実施例】本発明の第１の実施例の発振回路を示す図１
を参照すると、この実施例は、半導体集積回路１０の内
部にインバータ１１と、唯一つのトランジスタ帰還抵抗
１２と、電圧制御回路１５とを備え、さらに水晶振動子
１３と負荷容量３，４が設けられる。
を参照すると、この実施例は、半導体集積回路１０の内
部にインバータ１１と、唯一つのトランジスタ帰還抵抗
１２と、電圧制御回路１５とを備え、さらに水晶振動子
１３と負荷容量３，４が設けられる。
【００２２】トランジスタ帰還抵抗１２は、Ｎ型ＭＯＳ
トランジスタとＰ型ＭＯＳトランジスタの並列回路によ
り構成されている。これらインバータ１１及びトランジ
スタ帰還抵抗１２は、半導体集積回路１０の発振入力端
子１と発振出力端子２との間に接続されている。発振入
力端子１，発振出力端子２には、水晶振動子１３が外付
けで接続されている。これらインバータ１１，トランジ
スタ帰還抵抗１２，水晶振動子１３で、コルピッツ型の
水晶発振回路が構成されている。
トランジスタとＰ型ＭＯＳトランジスタの並列回路によ
り構成されている。これらインバータ１１及びトランジ
スタ帰還抵抗１２は、半導体集積回路１０の発振入力端
子１と発振出力端子２との間に接続されている。発振入
力端子１，発振出力端子２には、水晶振動子１３が外付
けで接続されている。これらインバータ１１，トランジ
スタ帰還抵抗１２，水晶振動子１３で、コルピッツ型の
水晶発振回路が構成されている。
【００２３】この実施例は、電圧制御回路１５及びイン
バータ１１の電源として、安定化した電源電圧Ｖｄｄを
出力する安定化電源１８が用意される。これにより、発
振回路全体の安定化が達成できる。尚、この電源１８
は、内部回路を駆動するための電源とは別々用意される
ことが、より安定化する上で、好ましい。
バータ１１の電源として、安定化した電源電圧Ｖｄｄを
出力する安定化電源１８が用意される。これにより、発
振回路全体の安定化が達成できる。尚、この電源１８
は、内部回路を駆動するための電源とは別々用意される
ことが、より安定化する上で、好ましい。
【００２４】発振入力端子１，発振出力端子２には、そ
れぞれ負荷容量３，４の一端が接続され、これらの負荷
容量３，４の他端は、いずれも接地されている。上述し
たようにトランジスタ帰還抵抗１２は、Ｎ型ＭＯＳトラ
ンジスタとＰ型ＭＯＳトランジスタとのオン抵抗により
構成されているので、各々のトランジスタのゲートに最
適なオン抵抗値が得られるように、電圧制御回路１５の
出力ＶH ，ＶL から各々電位を与える。これにより、ト
ランジスタ帰還抵抗値が最適値となり、かつ所定の一定
値を保つことができる。
れぞれ負荷容量３，４の一端が接続され、これらの負荷
容量３，４の他端は、いずれも接地されている。上述し
たようにトランジスタ帰還抵抗１２は、Ｎ型ＭＯＳトラ
ンジスタとＰ型ＭＯＳトランジスタとのオン抵抗により
構成されているので、各々のトランジスタのゲートに最
適なオン抵抗値が得られるように、電圧制御回路１５の
出力ＶH ，ＶL から各々電位を与える。これにより、ト
ランジスタ帰還抵抗値が最適値となり、かつ所定の一定
値を保つことができる。
【００２５】また、この場合トランジスタ帰還抵抗を構
成しているＰ型ＭＯＳトランジスタ，Ｎ型ＭＯＳトラン
ジスタのしきい値をかえずとも、オン抵抗が最適となる
ように、電圧制御回路１５より各ゲートに電圧印加でき
るため、上述した従来技術のＭＯＳトランジスタのしき
い値調整のための拡散プロセスの複雑な調整やプロセス
数の増加をともなわなくて済むという利点がある。
成しているＰ型ＭＯＳトランジスタ，Ｎ型ＭＯＳトラン
ジスタのしきい値をかえずとも、オン抵抗が最適となる
ように、電圧制御回路１５より各ゲートに電圧印加でき
るため、上述した従来技術のＭＯＳトランジスタのしき
い値調整のための拡散プロセスの複雑な調整やプロセス
数の増加をともなわなくて済むという利点がある。
【００２６】また、トランスファゲートを帰還回路に使
用していないので、切り替えによる発振波形の歪みが発
生することもなく、帰還抵抗も半分で済むという利点等
がある。
用していないので、切り替えによる発振波形の歪みが発
生することもなく、帰還抵抗も半分で済むという利点等
がある。
【００２７】次に図１の電圧制御図１５の具体的回路を
示す図２の回路図を参照すると、この制御回路１６は、
電源電圧Ｖｄｄと接地（ＧＮＤ）との間に、接続された
合計（ｎ−１）個からなる抵抗Ｒ１，Ｒ２，…，
Ｒn-2 ，Ｒn-1 の直列回路を有し、さらに帰還抵抗１２
のＮ型ＭＯＳトランジスタのゲートと電源電圧Ｖｄｄ，
抵抗Ｒ１，Ｒ２の共通接続点，抵抗Ｒ２，Ｒ３の共通接
続点，…との間に、各々スイッチＳＷ１，ＳＷ２，ＳＷ
３，…が接続され、帰還抵抗１２のＰ型ＭＯＳトランジ
スタのゲートと抵抗Ｒn-3 ，Ｒn-2 の共通接続点，抵抗
Ｒn-2 ，Ｒn-1 の共通接続点，接地電位との間に、各々
スイッチＳＷn-2 ，ＳＷn-1 ，ＳＷn が接続されてい
る。
示す図２の回路図を参照すると、この制御回路１６は、
電源電圧Ｖｄｄと接地（ＧＮＤ）との間に、接続された
合計（ｎ−１）個からなる抵抗Ｒ１，Ｒ２，…，
Ｒn-2 ，Ｒn-1 の直列回路を有し、さらに帰還抵抗１２
のＮ型ＭＯＳトランジスタのゲートと電源電圧Ｖｄｄ，
抵抗Ｒ１，Ｒ２の共通接続点，抵抗Ｒ２，Ｒ３の共通接
続点，…との間に、各々スイッチＳＷ１，ＳＷ２，ＳＷ
３，…が接続され、帰還抵抗１２のＰ型ＭＯＳトランジ
スタのゲートと抵抗Ｒn-3 ，Ｒn-2 の共通接続点，抵抗
Ｒn-2 ，Ｒn-1 の共通接続点，接地電位との間に、各々
スイッチＳＷn-2 ，ＳＷn-1 ，ＳＷn が接続されてい
る。
【００２８】さらに、これら各スイッチＳＷ１，…，Ｓ
Ｗｎのオン・オフ制御を行う配線は、制御回路１６外の
例えば外部リード等として、各端子Ｓ１，Ｓ２，…，Ｓ
ｎに接続されている。
Ｗｎのオン・オフ制御を行う配線は、制御回路１６外の
例えば外部リード等として、各端子Ｓ１，Ｓ２，…，Ｓ
ｎに接続されている。
【００２９】即ち、この電圧制御回路１６は、電源Ｖｄ
ｄとＧＮＤとをｎ−１個の抵抗によって分圧し、その分
圧された一端がｎ個のスイッチの一端に接続され、その
個のスイッチのうち、ｍ個（ｍ＜ｎ）のスイッチの一端
は、トランジスタ帰還抵抗１２を構成するＮ型ＭＯＳト
ランジスタのゲート、ｎ−ｍ個のスイッチの一端は、ト
ランジスタ帰還抵抗１２のＰ型ＭＯＳトランジスタのゲ
ートの各々接続されている。また、ｎ個のスイッチは外
部からの制御信号Ｓ１〜Ｓｎによって開閉する。
ｄとＧＮＤとをｎ−１個の抵抗によって分圧し、その分
圧された一端がｎ個のスイッチの一端に接続され、その
個のスイッチのうち、ｍ個（ｍ＜ｎ）のスイッチの一端
は、トランジスタ帰還抵抗１２を構成するＮ型ＭＯＳト
ランジスタのゲート、ｎ−ｍ個のスイッチの一端は、ト
ランジスタ帰還抵抗１２のＰ型ＭＯＳトランジスタのゲ
ートの各々接続されている。また、ｎ個のスイッチは外
部からの制御信号Ｓ１〜Ｓｎによって開閉する。
【００３０】まず、初期状態として制御信号端子Ｓ１、
Ｓｎに接続されているスイッチＳＷ１とＳＷｎのみを閉
じ、トランジスタ帰還抵抗１２のＮ型トランジスタのゲ
ートに電圧Ｖｄｄ、Ｐ型トランジスタのゲートにＧＮＤ
の電位が与えられるようにして発振出力端子より発振の
安定度を確認する。もし発振が不安定であれば、スイッ
チＳＷ１を開きスイッチＳＷ２を閉じ、電圧Ｖｄｄより
やや低い電位を与える。さらに発振が不安定であれば、
スイッチＳＷｎを開きスイッチＳＷｎ−１を閉じ、ＧＮ
Ｄの０Ｖよりやや高い電位を与える。
Ｓｎに接続されているスイッチＳＷ１とＳＷｎのみを閉
じ、トランジスタ帰還抵抗１２のＮ型トランジスタのゲ
ートに電圧Ｖｄｄ、Ｐ型トランジスタのゲートにＧＮＤ
の電位が与えられるようにして発振出力端子より発振の
安定度を確認する。もし発振が不安定であれば、スイッ
チＳＷ１を開きスイッチＳＷ２を閉じ、電圧Ｖｄｄより
やや低い電位を与える。さらに発振が不安定であれば、
スイッチＳＷｎを開きスイッチＳＷｎ−１を閉じ、ＧＮ
Ｄの０Ｖよりやや高い電位を与える。
【００３１】このように、トランジスタ帰還抵抗１２の
Ｎ型トランジスタのゲート、及びＰ型トランジスタのゲ
ートに順次適当な電位を外部からの制御信号によって与
え、トランジスタ帰還抵抗１２を最適化して発振を安定
させるようにする。
Ｎ型トランジスタのゲート、及びＰ型トランジスタのゲ
ートに順次適当な電位を外部からの制御信号によって与
え、トランジスタ帰還抵抗１２を最適化して発振を安定
させるようにする。
【００３２】尚、一度発振が安定する電位が決まれば、
それ以降その電位となるように制御信号を固定すれば安
定した発振周波数が得られる。
それ以降その電位となるように制御信号を固定すれば安
定した発振周波数が得られる。
【００３３】この実施例では、抵抗とスイッチとを用い
てトランジスタ帰還抵抗に任意の電位を与える回路を示
したが、この他に集積回路１０の外部から直接帰還抵抗
トランジスタ１２に電位を与えてもよい。
てトランジスタ帰還抵抗に任意の電位を与える回路を示
したが、この他に集積回路１０の外部から直接帰還抵抗
トランジスタ１２に電位を与えてもよい。
【００３４】本発明の第２の実施例の発振回路を示す図
３の回路図を参照すると、この実施例は図１に示した実
施例の回路図と共通するため、共通した部分の回路は省
略し、相違する部分即ち電圧制御回路１５に相当する回
路１７の部分を説明する。
３の回路図を参照すると、この実施例は図１に示した実
施例の回路図と共通するため、共通した部分の回路は省
略し、相違する部分即ち電圧制御回路１５に相当する回
路１７の部分を説明する。
【００３５】図３において、抵抗回路１７は、電源電圧
Ｖｄｄと接地（ＧＮＤ）との間に、合計（ｎ−１）個か
らなる抵抗Ｒ1 ，Ｒ2 ，Ｒ3 ，…，Ｒn-3 ，Ｒn-2 ，Ｒ
n-1の直列回路を設け、帰還抵抗１２のＮ型ＭＯＳトラ
ンジスタのゲートを外部端子ＳＮに接続し、またＰ型Ｍ
ＯＳトランジスタのゲートを外部端子ＳＰに接続し、さ
らに抵抗Ｒ1 ，Ｒ2 の共通接続点，抵抗Ｒ2 ，Ｒ3 の共
通接続点，…，抵抗Ｒn-2 ，Ｒn-1 の共通接続点を、各
々外部端子Ｓ1 ，Ｓ2 ，…Ｓｎに接続している。
Ｖｄｄと接地（ＧＮＤ）との間に、合計（ｎ−１）個か
らなる抵抗Ｒ1 ，Ｒ2 ，Ｒ3 ，…，Ｒn-3 ，Ｒn-2 ，Ｒ
n-1の直列回路を設け、帰還抵抗１２のＮ型ＭＯＳトラ
ンジスタのゲートを外部端子ＳＮに接続し、またＰ型Ｍ
ＯＳトランジスタのゲートを外部端子ＳＰに接続し、さ
らに抵抗Ｒ1 ，Ｒ2 の共通接続点，抵抗Ｒ2 ，Ｒ3 の共
通接続点，…，抵抗Ｒn-2 ，Ｒn-1 の共通接続点を、各
々外部端子Ｓ1 ，Ｓ2 ，…Ｓｎに接続している。
【００３６】まず、初期状態として外部端子ＳＮと電源
電圧Ｖｄｄとを仮接続し、外部端子ＳＰと電池電位とを
仮接続し、発振波形の安定度を確認する。もし、発振が
不安定であれば、外部端子ＳＮを外部端子Ｓ1 に仮接続
して、やや低い電位を与える。まだ不安定であれば、外
部端子ＳＰを外部端子Ｓｎに仮接続し、やや高い電位を
与える。さらに不安定であれば、外部端子Ｓ2 ，Ｓn-1
を利用する。
電圧Ｖｄｄとを仮接続し、外部端子ＳＰと電池電位とを
仮接続し、発振波形の安定度を確認する。もし、発振が
不安定であれば、外部端子ＳＮを外部端子Ｓ1 に仮接続
して、やや低い電位を与える。まだ不安定であれば、外
部端子ＳＰを外部端子Ｓｎに仮接続し、やや高い電位を
与える。さらに不安定であれば、外部端子Ｓ2 ，Ｓn-1
を利用する。
【００３７】こうして、安定する電位が決まれば、外部
端子ＳＮ，ＳＰを各々適合した外部端子端子に、半永久
的に接続する。この接続方法は、半田の直接付けや、配
線を用いた半田付け、あるいはサムフィール・スイッチ
の如き超小型スイッチを使用して容易に実現できる。
尚、このような外部端子を使用しないで、この他に集積
回路１０内に、トランスファゲートからなるスイッチを
構成して、実現することもできる。この実施例の効果
は、上述した第１の実施例と共通する。
端子ＳＮ，ＳＰを各々適合した外部端子端子に、半永久
的に接続する。この接続方法は、半田の直接付けや、配
線を用いた半田付け、あるいはサムフィール・スイッチ
の如き超小型スイッチを使用して容易に実現できる。
尚、このような外部端子を使用しないで、この他に集積
回路１０内に、トランスファゲートからなるスイッチを
構成して、実現することもできる。この実施例の効果
は、上述した第１の実施例と共通する。
【００３８】上述した第１，第２の実施例によれば、発
振回路の帰還経路にトランスファゲートを介在していな
いため、このゲートの内部インピーダンスやその変動等
に起因する発振の不安定性がなく、高い信頼性の発振条
件を確保できる。
振回路の帰還経路にトランスファゲートを介在していな
いため、このゲートの内部インピーダンスやその変動等
に起因する発振の不安定性がなく、高い信頼性の発振条
件を確保できる。
【００３９】尚図３の回路において、電源電圧Ｖｄｄと
外部端子ＳＮとの間の容量２０と外部端子ＳＰと接地と
の間の容量はなくてもよいが、切り替え時の発振の安定
性を充分に確保するためには、容量２０，２１があった
方が好ましい。これら容量により、急峻な電位変化がな
くなり、スイッチの切り替えによりなめらかに次の電位
へと移行する。このため、切り替え時に発振安定条件を
低下させずに済む。
外部端子ＳＮとの間の容量２０と外部端子ＳＰと接地と
の間の容量はなくてもよいが、切り替え時の発振の安定
性を充分に確保するためには、容量２０，２１があった
方が好ましい。これら容量により、急峻な電位変化がな
くなり、スイッチの切り替えによりなめらかに次の電位
へと移行する。このため、切り替え時に発振安定条件を
低下させずに済む。
【００４０】これらの容量２０，２１は、図２の回路に
も存在する方が、同上の理由で、より好ましい。
も存在する方が、同上の理由で、より好ましい。
【００４１】
【発明の効果】以上説明したように、本発明によれば、
特にトランジスタ帰還抵抗を構成するＰ型ＭＯＳトラン
ジスタ及びＮ型ＭＯＳトランジスタのゲート電圧を調整
することで最適なオン抵抗を得ることができ、従って従
来例の様にＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトラ
ンジスタのしきい値を変更するような複雑な拡散プロセ
スを使用せずとも済むという効果があり、また調整によ
り最適なオン抵抗が得られるため、オン抵抗が小さすぎ
て（１ＭΩ以下）発振安定度が悪化することや、逆にオ
ン抵抗が大きすぎて（１００ＭΩ以上）、水晶発振回路
をプリント基板に実装した場合にプリント基板上の微少
なリーク電流が、水晶発振回路の帰還抵抗に流れ、イン
バータの入出力間に電位差を生じ、入出力電圧が固定さ
れることで発振が停止してしまうこと等の不具合も解消
され、さらにトランジスタ帰還抵抗のオン抵抗は電圧制
御回路により適宜設定できるため、発振開始時にはオン
抵抗を小さく設定し、インバータの入出力電圧をほぼ等
しくさせて発振を安定に開始させ、その後発振が安定し
たところでオン抵抗を大きくしてトランジスタ帰還抵抗
に流れる電流を小さくすることができ、これにより消費
電力をおさえるという効果もあり、また仮りに特性の異
なる水晶振動子を接続した場合、トランジスタ帰還抵抗
のオン抵抗を自由に変更設定できるため、安定な発振を
すみやかに行わしめるという効果もあり、上述した
（１）乃至（５）の課題がことごとく達成される。
特にトランジスタ帰還抵抗を構成するＰ型ＭＯＳトラン
ジスタ及びＮ型ＭＯＳトランジスタのゲート電圧を調整
することで最適なオン抵抗を得ることができ、従って従
来例の様にＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトラ
ンジスタのしきい値を変更するような複雑な拡散プロセ
スを使用せずとも済むという効果があり、また調整によ
り最適なオン抵抗が得られるため、オン抵抗が小さすぎ
て（１ＭΩ以下）発振安定度が悪化することや、逆にオ
ン抵抗が大きすぎて（１００ＭΩ以上）、水晶発振回路
をプリント基板に実装した場合にプリント基板上の微少
なリーク電流が、水晶発振回路の帰還抵抗に流れ、イン
バータの入出力間に電位差を生じ、入出力電圧が固定さ
れることで発振が停止してしまうこと等の不具合も解消
され、さらにトランジスタ帰還抵抗のオン抵抗は電圧制
御回路により適宜設定できるため、発振開始時にはオン
抵抗を小さく設定し、インバータの入出力電圧をほぼ等
しくさせて発振を安定に開始させ、その後発振が安定し
たところでオン抵抗を大きくしてトランジスタ帰還抵抗
に流れる電流を小さくすることができ、これにより消費
電力をおさえるという効果もあり、また仮りに特性の異
なる水晶振動子を接続した場合、トランジスタ帰還抵抗
のオン抵抗を自由に変更設定できるため、安定な発振を
すみやかに行わしめるという効果もあり、上述した
（１）乃至（５）の課題がことごとく達成される。
【図１】本発明の第１の実施例の発振回路を示す回路図
である。
である。
【図２】第１の実施例の電圧制御回路を具体的に示す回
路図である。
路図である。
【図３】本発明の第２の実施例の電圧制御回路を具体的
に示す回路図である。
に示す回路図である。
【図４】従来の発振回路を示す回路図である。
１ 発振入力端子 ２ 発振出力端子 ３，４，３８ａ，３８ｂ 負荷容量 １０ 半導体集積回路 １１，３１ インバータ １２，３２，３３ 帰還抵抗 １３，３７ 水晶振動子 １５ 電圧制御回路 １６，３６ 制御回路 １７ 抵抗回路 １８ 安定化電源 ２０，２１ 容量 ３４，３５ トランスファゲート Ｓ1 ，Ｓ2 ，…，Ｓｎ，ＳＮ，ＳＰ 外部端子 Ｒ1 ，Ｒ2 ，…，Ｒn-1 抵抗 ＳＷ１，ＳＷ２，…，ＳＷｎ スイッチ
Claims (3)
- 【請求項１】 水晶振動子とインバータとトランジスタ
帰還抵抗とが並列接続され、前記水晶振動子の両端にそ
れぞれ容量が接続されてなる発振回路において、前記ト
ランジスタ帰還抵抗を構成するＰ，Ｎ型ＭＯＳトランジ
スタの各ゲートに所望の電圧を印加する制御手段を設け
たことを特徴とする発振回路。 - 【請求項２】 前記制御手段が、電源電圧を抵抗分割し
て得た複数の分圧電圧の中から選択手段で選択して前記
各ゲートに印加する回路である請求項１記載の発振回
路。 - 【請求項３】 前記選択手段が、前記インバータ及び前
記帰還抵抗と共通した半導体基板内に形成されたトラン
スファゲートからなる請求項１記載の発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7133702A JPH08330847A (ja) | 1995-05-31 | 1995-05-31 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7133702A JPH08330847A (ja) | 1995-05-31 | 1995-05-31 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330847A true JPH08330847A (ja) | 1996-12-13 |
Family
ID=15110897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7133702A Pending JPH08330847A (ja) | 1995-05-31 | 1995-05-31 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08330847A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006119029A (ja) * | 2004-10-22 | 2006-05-11 | Denso Corp | チャージアンプ回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01161906A (ja) * | 1987-12-18 | 1989-06-26 | Toshiba Corp | 発振回路 |
| JPH0442601A (ja) * | 1990-06-08 | 1992-02-13 | Sharp Corp | Ｃｍｏｓ水晶発振回路 |
| JPH07273548A (ja) * | 1994-03-28 | 1995-10-20 | Mitsubishi Denki Semiconductor Software Kk | 発振装置 |
-
1995
- 1995-05-31 JP JP7133702A patent/JPH08330847A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01161906A (ja) * | 1987-12-18 | 1989-06-26 | Toshiba Corp | 発振回路 |
| JPH0442601A (ja) * | 1990-06-08 | 1992-02-13 | Sharp Corp | Ｃｍｏｓ水晶発振回路 |
| JPH07273548A (ja) * | 1994-03-28 | 1995-10-20 | Mitsubishi Denki Semiconductor Software Kk | 発振装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006119029A (ja) * | 2004-10-22 | 2006-05-11 | Denso Corp | チャージアンプ回路 |
| JP4534714B2 (ja) * | 2004-10-22 | 2010-09-01 | 株式会社デンソー | チャージアンプ回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990406 |