JP2543431B2 - Ｃｍｏｓ水晶発振回路 - Google Patents
Ｃｍｏｓ水晶発振回路Info
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- JP2543431B2 JP2543431B2 JP2150531A JP15053190A JP2543431B2 JP 2543431 B2 JP2543431 B2 JP 2543431B2 JP 2150531 A JP2150531 A JP 2150531A JP 15053190 A JP15053190 A JP 15053190A JP 2543431 B2 JP2543431 B2 JP 2543431B2
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- Japan
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- feedback resistor
- cmos
- power supply
- circuit
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はコルピッツ型のCMOS（相補形金属酸化物半導
体）水晶発振回路に関する。
体）水晶発振回路に関する。
［従来の技術］ 第４図は従来のコルピッツ型のCMOS水晶発振回路を示
す。
す。
同図に示すように、CMOS集積回路10の内部にはインバ
ータ11と帰還抵抗12とが設けられている。これらインバ
ータ11及び帰還抵抗12はCMOS集積回路10の発振入力端子
OSCIN及び発振出力端子OSCOUT間に並列接続されてい
る。
ータ11と帰還抵抗12とが設けられている。これらインバ
ータ11及び帰還抵抗12はCMOS集積回路10の発振入力端子
OSCIN及び発振出力端子OSCOUT間に並列接続されてい
る。
発振出力端子OSCOUTはCMOS集積回路10の内部回路に接
続されている。発振入力端子OSCIN及び発振出力端子OSC
OUTには水晶振動子13が外付けで接続されている。これ
らインバータ11、帰還抵抗12及び水晶振動子13でコルピ
ッツ型のCMOS水晶発振回路が構成されている。
続されている。発振入力端子OSCIN及び発振出力端子OSC
OUTには水晶振動子13が外付けで接続されている。これ
らインバータ11、帰還抵抗12及び水晶振動子13でコルピ
ッツ型のCMOS水晶発振回路が構成されている。
発振入力端子OSCIN及び発振出力端子OSCOUTには負荷
容量14a及び14bが接続され、これら負荷容量14a及び14b
はそれぞれ接地されている。
容量14a及び14bが接続され、これら負荷容量14a及び14b
はそれぞれ接地されている。
第５図は帰還抵抗12の構成を示す回路図である。
同図に示すように、帰還抵抗12はCMOSトランジスタ、
即ちＰ型FET（電界効果型トランジスタ）12aとＮ型FET1
2bとのオン抵抗により構成されている。
即ちＰ型FET（電界効果型トランジスタ）12aとＮ型FET1
2bとのオン抵抗により構成されている。
［発明が解決しようとする課題］ このように、従来のCMOS水晶発振回路では、帰還抵抗
12としてＰ型FET12aとＮ型FET12bとのオン抵抗を用いて
いるため、発振回路の電源電圧Vddが変動すると帰還抵
抗12の抵抗値が変動し発振不良が発生するという問題点
がある。
12としてＰ型FET12aとＮ型FET12bとのオン抵抗を用いて
いるため、発振回路の電源電圧Vddが変動すると帰還抵
抗12の抵抗値が変動し発振不良が発生するという問題点
がある。
従って、本発明の目的は広範囲の電源電圧で安定した
発振動作が確保される簡単な回路構成のCMOS水晶発振回
路を提供することにある。
発振動作が確保される簡単な回路構成のCMOS水晶発振回
路を提供することにある。
［課題を解決するための手段］ 上述の目的を達成するため、本発明のCMOS水晶発振回
路は、水晶振動子と、水晶振動子に並列に接続されたイ
ンバータと、電源電圧が所定のしきい値電圧より低い場
合に前記インバータに並列に接続される第１のCMOSトラ
ンジスタ帰還抵抗と、電源電圧がしきい値電圧より高い
場合にインバータに並列に接続される第２のCMOSトラン
ジスタ帰還抵抗とを備えている。
路は、水晶振動子と、水晶振動子に並列に接続されたイ
ンバータと、電源電圧が所定のしきい値電圧より低い場
合に前記インバータに並列に接続される第１のCMOSトラ
ンジスタ帰還抵抗と、電源電圧がしきい値電圧より高い
場合にインバータに並列に接続される第２のCMOSトラン
ジスタ帰還抵抗とを備えている。
［作用］ 電源電圧が所定のしきい値電圧より低い場合は第１の
CMOSトランジスタ帰還抵抗が動作し、電源電圧が所定の
しきい値電圧より高い場合は第１のCMOSトランジスタ帰
還抵抗とは異なる特性の第２のCMOSトランジスタ帰還抵
抗が動作する。従って、電源電圧が低い場合にも高い場
合にもほぼ一定の帰還抵抗値が得られ、その結果、広範
囲の電源電圧で安定した発振動作が確保される。
CMOSトランジスタ帰還抵抗が動作し、電源電圧が所定の
しきい値電圧より高い場合は第１のCMOSトランジスタ帰
還抵抗とは異なる特性の第２のCMOSトランジスタ帰還抵
抗が動作する。従って、電源電圧が低い場合にも高い場
合にもほぼ一定の帰還抵抗値が得られ、その結果、広範
囲の電源電圧で安定した発振動作が確保される。
［実施例］ 以下、図面を参照して本発明の実施例を説明する。
第１図は本発明に係るCMOS水晶発振回路の一実施例を
示す回路図である。
示す回路図である。
同図に示すように、CMOS集積回路20の内部にはインバ
ータ21、低電圧動作用帰還抵抗22、高電圧動作用帰還抵
抗23、トランスファゲート24、トランスファゲート25及
び帰還抵抗制御回路26が設けられている。低電圧動作用
帰還抵抗22、及び高電圧動作用帰還抵抗23は本発明の第
１のCMOSトランジスタ帰還抵抗及び第２のCMOSトランジ
スタ帰還抵抗のそれぞれ一例となっている。
ータ21、低電圧動作用帰還抵抗22、高電圧動作用帰還抵
抗23、トランスファゲート24、トランスファゲート25及
び帰還抵抗制御回路26が設けられている。低電圧動作用
帰還抵抗22、及び高電圧動作用帰還抵抗23は本発明の第
１のCMOSトランジスタ帰還抵抗及び第２のCMOSトランジ
スタ帰還抵抗のそれぞれ一例となっている。
低電圧動作用帰還抵抗22とトランスファゲート24とは
直列接続され、高電圧動作用帰還抵抗23とトランスファ
ゲート25とは直列接続されている。
直列接続され、高電圧動作用帰還抵抗23とトランスファ
ゲート25とは直列接続されている。
インバータ21と直列接続された低電圧動作用帰還抵抗
22及びトランスファゲート24と直列接続された高電圧動
作用帰還抵抗23及びトランスファゲート25とはCMOS集積
回路20の発振入力端子OSCIN及び発振出力端子OSCOUT間
に並列接続されている。
22及びトランスファゲート24と直列接続された高電圧動
作用帰還抵抗23及びトランスファゲート25とはCMOS集積
回路20の発振入力端子OSCIN及び発振出力端子OSCOUT間
に並列接続されている。
発振出力端子OSCOUTはCMOS集積回路20の内部回路に接
続されている。
続されている。
水晶振動子27は発振入力端子OSCIN及び発振出力端子O
SCOUTに外付けで接続されている。これらインバータ2
1、低電圧動作用帰還抵抗22、高電圧動作用帰還抵抗23
及び水晶振動子27でCMOS水晶発振回路が構成されてい
る。
SCOUTに外付けで接続されている。これらインバータ2
1、低電圧動作用帰還抵抗22、高電圧動作用帰還抵抗23
及び水晶振動子27でCMOS水晶発振回路が構成されてい
る。
発振入力端子OSCIN及び発振出力端子OSCOUTには負荷
容量28a及び28bの一端が接続され、これら負荷容量28a
及び28bの他端はそれぞれ接地されている。
容量28a及び28bの一端が接続され、これら負荷容量28a
及び28bの他端はそれぞれ接地されている。
第２図は低電圧動作用帰還抵抗22の構成を示す回路図
であり、第３図は高電圧動作用帰還抵抗23の構成を示す
回路図である。
であり、第３図は高電圧動作用帰還抵抗23の構成を示す
回路図である。
これらの図に示すように、低電圧動作用帰還抵抗22は
CMOSトランジスタ、即ちＰ型FET22aとＮ型FET22bとのオ
ン抵抗により構成され、高電圧動作用帰還抵抗23はＰ型
FET23aとＮ型FET23bとのオン抵抗により低電圧動作用帰
還抵抗22と同様に構成されている。
CMOSトランジスタ、即ちＰ型FET22aとＮ型FET22bとのオ
ン抵抗により構成され、高電圧動作用帰還抵抗23はＰ型
FET23aとＮ型FET23bとのオン抵抗により低電圧動作用帰
還抵抗22と同様に構成されている。
次に、上述の実施例の動作を説明する。
第１図において、帰還抵抗制御回路26は発振回路の電
源電圧Vddを検出し、以下のようにトランスファゲート2
4及び25を制御することにより、電源電圧Vddに応じた低
電圧動作用帰還抵抗22及び高電圧動作用帰還抵抗23の切
替えを行う。
源電圧Vddを検出し、以下のようにトランスファゲート2
4及び25を制御することにより、電源電圧Vddに応じた低
電圧動作用帰還抵抗22及び高電圧動作用帰還抵抗23の切
替えを行う。
即ち、検出された電源電圧Vddが所定のしきい値電圧V
T以下の場合には、制御信号SLVを発しトランスファゲー
ト24をオンすると共に制御信号SHVを発しトランスファ
ゲート25をオフにする。他方、電源電圧Vddがしきい値
電圧VT以上の場合には、制御信号SHVを発しトランスフ
ァゲート25をオンにすると共に制御信号SLVを発しトラ
ンスファゲート24をオフにする。
T以下の場合には、制御信号SLVを発しトランスファゲー
ト24をオンすると共に制御信号SHVを発しトランスファ
ゲート25をオフにする。他方、電源電圧Vddがしきい値
電圧VT以上の場合には、制御信号SHVを発しトランスフ
ァゲート25をオンにすると共に制御信号SLVを発しトラ
ンスファゲート24をオフにする。
このしきい値電圧VTは水晶振動子の発振周波数及び電
源電圧Vddの範囲に依存する値であり、一例として約33k
Hzの水晶振動子を使用し電源電圧Vddが約1Vから約6V程
度の範囲である場合のしきい値電圧VTは約3Vから約3.5V
程度の範囲に設定することができる。前述のように切替
わる低電圧動作用帰還抵抗22及び高電圧動作用帰還抵抗
23の抵抗値は、低電圧動作用帰還抵抗22についてはＰ型
FET22a及びＮ型FET22bのオン抵抗の設定により決まり、
また、高電圧動作用帰還抵抗23についてはＰ型FET23a及
びＮ型FET23bのオン抵抗の設定により決まり、それぞれ
の動作電圧範囲でほぼ一定値、即ちこの例では約10MΩ
程度となる。
源電圧Vddの範囲に依存する値であり、一例として約33k
Hzの水晶振動子を使用し電源電圧Vddが約1Vから約6V程
度の範囲である場合のしきい値電圧VTは約3Vから約3.5V
程度の範囲に設定することができる。前述のように切替
わる低電圧動作用帰還抵抗22及び高電圧動作用帰還抵抗
23の抵抗値は、低電圧動作用帰還抵抗22についてはＰ型
FET22a及びＮ型FET22bのオン抵抗の設定により決まり、
また、高電圧動作用帰還抵抗23についてはＰ型FET23a及
びＮ型FET23bのオン抵抗の設定により決まり、それぞれ
の動作電圧範囲でほぼ一定値、即ちこの例では約10MΩ
程度となる。
従って、本実施例によれば、帰還抵抗制御回路26が発
振回路の電源電圧Vddに応じてトランスファゲート24及
び25を制御し低電圧動作用帰還抵抗22及び高電圧動作用
帰還抵抗23の切替えを行うので、電源電圧が低い場合に
も高い場合にもほぼ一定の帰還抵抗値が得られ、電源電
圧Vddが変動しても安定した発振動作が確保される。
振回路の電源電圧Vddに応じてトランスファゲート24及
び25を制御し低電圧動作用帰還抵抗22及び高電圧動作用
帰還抵抗23の切替えを行うので、電源電圧が低い場合に
も高い場合にもほぼ一定の帰還抵抗値が得られ、電源電
圧Vddが変動しても安定した発振動作が確保される。
［発明の効果］ 以上説明したように本発明は、水晶振動子と、水晶振
動子に並列に接続されたインバータと、電源電圧が所定
のしきい値電圧より低い場合にインバータに並列に接続
される第１のCMOSトランジスタ帰還抵抗と、電源電圧が
所定のしきい値電圧より高い場合にはインバータに並列
に接続される第２のCMOSトランジスタ帰還抵抗とを備え
たので、広範囲の電源電圧で安定した発振動作を確保す
ることができる。
動子に並列に接続されたインバータと、電源電圧が所定
のしきい値電圧より低い場合にインバータに並列に接続
される第１のCMOSトランジスタ帰還抵抗と、電源電圧が
所定のしきい値電圧より高い場合にはインバータに並列
に接続される第２のCMOSトランジスタ帰還抵抗とを備え
たので、広範囲の電源電圧で安定した発振動作を確保す
ることができる。
第１図は本発明に係るCMOS水晶発振回路の一実施例を示
す回路図、第２図は第１図の低電圧動作用帰還抵抗の構
成を示す回路図、第３図は第１図の高電圧動作用帰還抵
抗の構成を示す回路図、第４図は従来のコルピッツ型の
CMOS水晶発振回路を示す回路図、第５図は第４図の帰還
抵抗の構成を示す回路図である。 21……インバータ、22……低電圧動作用帰還抵抗、23…
…高電圧動作用帰還抵抗、22a、23a……Ｐ型FET、22b、
23b……Ｎ型FET、24、25……トランスファゲート、26…
…帰還抵抗制御回路、27……水晶振動子、28a、28b……
負荷容量。
す回路図、第２図は第１図の低電圧動作用帰還抵抗の構
成を示す回路図、第３図は第１図の高電圧動作用帰還抵
抗の構成を示す回路図、第４図は従来のコルピッツ型の
CMOS水晶発振回路を示す回路図、第５図は第４図の帰還
抵抗の構成を示す回路図である。 21……インバータ、22……低電圧動作用帰還抵抗、23…
…高電圧動作用帰還抵抗、22a、23a……Ｐ型FET、22b、
23b……Ｎ型FET、24、25……トランスファゲート、26…
…帰還抵抗制御回路、27……水晶振動子、28a、28b……
負荷容量。
Claims (1)
- 【請求項１】水晶振動子と、該水晶振動子に並列に接続
されたインバータと、電源電圧が所定のしきい値電圧よ
り低い場合に前記インバータに並列に接続される第１の
CMOSトランジスタ帰還抵抗と、電源電圧が前記しきい値
電圧より高い場合に前記インバータに並列に接続される
第２のCMOSトランジスタ帰還抵抗とを備えたことを特徴
とするCMOS水晶発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2150531A JP2543431B2 (ja) | 1990-06-08 | 1990-06-08 | Ｃｍｏｓ水晶発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2150531A JP2543431B2 (ja) | 1990-06-08 | 1990-06-08 | Ｃｍｏｓ水晶発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0442601A JPH0442601A (ja) | 1992-02-13 |
| JP2543431B2 true JP2543431B2 (ja) | 1996-10-16 |
Family
ID=15498912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2150531A Expired - Fee Related JP2543431B2 (ja) | 1990-06-08 | 1990-06-08 | Ｃｍｏｓ水晶発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2543431B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08330847A (ja) * | 1995-05-31 | 1996-12-13 | Nec Corp | 発振回路 |
-
1990
- 1990-06-08 JP JP2150531A patent/JP2543431B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0442601A (ja) | 1992-02-13 |
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Legal Events
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