JPH07273548A - 発振装置 - Google Patents
発振装置Info
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- JPH07273548A JPH07273548A JP5735594A JP5735594A JPH07273548A JP H07273548 A JPH07273548 A JP H07273548A JP 5735594 A JP5735594 A JP 5735594A JP 5735594 A JP5735594 A JP 5735594A JP H07273548 A JPH07273548 A JP H07273548A
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- digital
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- semiconductor integrated
- gate
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- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Abstract
(57)【要約】
【目的】 半導体集積回路の実使用電源電圧に依存する
ことなく、帰還抵抗の抵抗値を一定にでき、かつ外付け
発振回路の発振子のタイプに対応して最適の発振特性，
電気的特性を実現可能にする。 【構成】 トランスミッション型の帰還抵抗１１を構成
するトランジスタのゲートに対し、これに任意の定電圧
を入力する定電圧入力手段Ｒを接続する。
ことなく、帰還抵抗の抵抗値を一定にでき、かつ外付け
発振回路の発振子のタイプに対応して最適の発振特性，
電気的特性を実現可能にする。 【構成】 トランスミッション型の帰還抵抗１１を構成
するトランジスタのゲートに対し、これに任意の定電圧
を入力する定電圧入力手段Ｒを接続する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路内の
発振増幅器に対し発振回路を外付け接続してクロックを
発生する発振装置に関するものである。
発振増幅器に対し発振回路を外付け接続してクロックを
発生する発振装置に関するものである。
【０００２】
【従来の技術】図７は例えば１９９４年 三菱半導体デ
ータブック ４ビットワンチップマイクロコンピュータ
編 ２−１１０，２−１２１，２−１５９の各ページに
示された従来の発振装置を示し、図において、１は半導
体集積回路、９は半導体集積回路１内に設けられた発振
増幅器、１２，１３はトランスミッションゲートを構成
するように組み合わせられたＰチャンネルトランジスタ
およびＮチャンネルトランジスタで、これらが発振増幅
器９の帰還抵抗１１として用いられる。
ータブック ４ビットワンチップマイクロコンピュータ
編 ２−１１０，２−１２１，２−１５９の各ページに
示された従来の発振装置を示し、図において、１は半導
体集積回路、９は半導体集積回路１内に設けられた発振
増幅器、１２，１３はトランスミッションゲートを構成
するように組み合わせられたＰチャンネルトランジスタ
およびＮチャンネルトランジスタで、これらが発振増幅
器９の帰還抵抗１１として用いられる。
【０００３】また、上記Ｐチャンネルトランジスタ１２
のゲートバイアスは接地８とされ、Ｎチャンネルトラン
ジスタ１３のゲートバイアスは正電源１４とされ、各ト
ランジスタ１２，１３のソース，ドレインは半導体集積
回路１に設けられたクロック入力端子２およびクロック
出力端子３にそれぞれ接続されている。なお、上記正電
源１４は半導体集積回路１の正電源と等価なものであ
る。
のゲートバイアスは接地８とされ、Ｎチャンネルトラン
ジスタ１３のゲートバイアスは正電源１４とされ、各ト
ランジスタ１２，１３のソース，ドレインは半導体集積
回路１に設けられたクロック入力端子２およびクロック
出力端子３にそれぞれ接続されている。なお、上記正電
源１４は半導体集積回路１の正電源と等価なものであ
る。
【０００４】また、１０は発振増幅器９内に設けられ
て、上記クロック入力端子２およびクロック出力端子３
間に接続されたドライブ用の入力バッファである。
て、上記クロック入力端子２およびクロック出力端子３
間に接続されたドライブ用の入力バッファである。
【０００５】一方、４は上記半導体集積回路１の上記ク
ロック入力端子２およびクロック出力端子３に接続され
た発振回路としての外付け発振回路で、これらの各クロ
ック入力端子２およびクロック出力端子３と接地８との
間にそれぞれ接続される入力負荷容量６および出力負荷
容量７と、上記各端子２，３間に接続される発振子５と
からなる。
ロック入力端子２およびクロック出力端子３に接続され
た発振回路としての外付け発振回路で、これらの各クロ
ック入力端子２およびクロック出力端子３と接地８との
間にそれぞれ接続される入力負荷容量６および出力負荷
容量７と、上記各端子２，３間に接続される発振子５と
からなる。
【０００６】次に動作について説明する。この発振装置
では、発振増幅器９と外付け発振回路との共振によりク
ロックを生成するように機能する。
では、発振増幅器９と外付け発振回路との共振によりク
ロックを生成するように機能する。
【０００７】すなわち、外付け発振回路４は半導体集積
回路１の上記クロック入力端子２およびクロック出力端
子に、上記発振子５および入力負荷容量６，出力負荷容
量７を持った外付け発振回路４を外付けするだけで、こ
の外付け発振回路４は半導体集積回路１の実使用電源電
圧の大きさに応じた発振周波数で発振し、クロックを生
成する。ここで、上記帰還抵抗１１は入力バッファ１０
を反転増幅器として、この判定増幅器を活性領域で動作
させるためのバイアス抵抗として機能する。
回路１の上記クロック入力端子２およびクロック出力端
子に、上記発振子５および入力負荷容量６，出力負荷容
量７を持った外付け発振回路４を外付けするだけで、こ
の外付け発振回路４は半導体集積回路１の実使用電源電
圧の大きさに応じた発振周波数で発振し、クロックを生
成する。ここで、上記帰還抵抗１１は入力バッファ１０
を反転増幅器として、この判定増幅器を活性領域で動作
させるためのバイアス抵抗として機能する。
【０００８】なお、上記発振増幅器９の帰還抵抗１１の
抵抗値は、これを構成するＰチャンネルトランジスタ１
２とＮチャンネルトランジスタ１３のオン状態での電流
駆動能力と、半導体集積回路の正電源とにより決定され
る。
抵抗値は、これを構成するＰチャンネルトランジスタ１
２とＮチャンネルトランジスタ１３のオン状態での電流
駆動能力と、半導体集積回路の正電源とにより決定され
る。
【０００９】
【発明が解決しようとする課題】従来の発振装置は以上
のように構成されているので、発振機能を内蔵する半導
体集積回路１の実使用電源電圧（正電源１４の電圧）が
広範囲である場合、Ｎチャンネルトランジスタ１３のゲ
ートバイアスも同様の電圧値となるため、実使用電源電
圧が高い場合と低い場合とでは、帰還抵抗値が大きく異
なり、発振動作が安定しないなどの問題点があった。
のように構成されているので、発振機能を内蔵する半導
体集積回路１の実使用電源電圧（正電源１４の電圧）が
広範囲である場合、Ｎチャンネルトランジスタ１３のゲ
ートバイアスも同様の電圧値となるため、実使用電源電
圧が高い場合と低い場合とでは、帰還抵抗値が大きく異
なり、発振動作が安定しないなどの問題点があった。
【００１０】また、従来の発振増幅器９の帰還抵抗１１
の値および入力バッファ１０のドライブ能力は、単一の
発振子の周波数特性に対して最適となるように設計され
るため、外付けされて使用される発振子５のタイプが変
わると、その発振子５の周波数特性に対して最適の電気
的特性が得られないなどの問題点があった。
の値および入力バッファ１０のドライブ能力は、単一の
発振子の周波数特性に対して最適となるように設計され
るため、外付けされて使用される発振子５のタイプが変
わると、その発振子５の周波数特性に対して最適の電気
的特性が得られないなどの問題点があった。
【００１１】すなわち、従来の発振増幅器９の帰還抵抗
１１において、Ｐチャンネルトランジスタ１２およびＮ
チャンネルトランジスタ１３により構成されたもので
は、半導体集積回路１１の実使用電源電圧により帰還抵
抗値が大きく変化するため、発振特性のバラツキが大き
くなるほか、発振子５のタイプが変わることによって、
その周波数特性に対して最適の電気的特性が得られない
などの問題点があった。
１１において、Ｐチャンネルトランジスタ１２およびＮ
チャンネルトランジスタ１３により構成されたもので
は、半導体集積回路１１の実使用電源電圧により帰還抵
抗値が大きく変化するため、発振特性のバラツキが大き
くなるほか、発振子５のタイプが変わることによって、
その周波数特性に対して最適の電気的特性が得られない
などの問題点があった。
【００１２】請求項１の発明は上記のような問題点を解
消するためになされたものであり、半導体集積回路の実
使用電源電圧に依存することなく、帰還抵抗の抵抗値を
一定にでき、かつ外付け発振回路の発振子のタイプに対
応して最適の電気的特性を実現できる発振装置を得るこ
とを目的とする。
消するためになされたものであり、半導体集積回路の実
使用電源電圧に依存することなく、帰還抵抗の抵抗値を
一定にでき、かつ外付け発振回路の発振子のタイプに対
応して最適の電気的特性を実現できる発振装置を得るこ
とを目的とする。
【００１３】請求項２の発明はディジタル入力レジスタ
に任意に設定されたディジタルデータにもとづき、帰還
抵抗の抵抗値を一定に制御できる発振装置を得ることを
目的とする。
に任意に設定されたディジタルデータにもとづき、帰還
抵抗の抵抗値を一定に制御できる発振装置を得ることを
目的とする。
【００１４】請求項３の発明はディジタル入力メモリに
任意に記憶されたディジタルデータにもとづき、帰還抵
抗の抵抗値を一定に制御できる発振装置を得ることを目
的とする。
任意に記憶されたディジタルデータにもとづき、帰還抵
抗の抵抗値を一定に制御できる発振装置を得ることを目
的とする。
【００１５】請求項４の発明は半導体集積回路外に設け
た外部ディジタル入力端子から任意のディジタルデータ
を取り込むことで、帰還抵抗の抵抗値を一定に制御でき
る発振装置を得ることを目的とする。
た外部ディジタル入力端子から任意のディジタルデータ
を取り込むことで、帰還抵抗の抵抗値を一定に制御でき
る発振装置を得ることを目的とする。
【００１６】請求項５の発明は半導体集積回路内に設け
た定電圧源の出力電圧により直接トランジスタをゲート
バイアスすることで、帰還抵抗の抵抗値を一定に制御で
きる発振装置を得ることを目的とする。
た定電圧源の出力電圧により直接トランジスタをゲート
バイアスすることで、帰還抵抗の抵抗値を一定に制御で
きる発振装置を得ることを目的とする。
【００１７】請求項６の発明は半導体集積回路外に設け
た外部ゲートバイアス印加端子から、任意の一定値の入
力電圧をトランジスタのゲートに入力することで、帰還
抵抗の抵抗値を一定に制御できる発振装置を得ることを
目的とする。
た外部ゲートバイアス印加端子から、任意の一定値の入
力電圧をトランジスタのゲートに入力することで、帰還
抵抗の抵抗値を一定に制御できる発振装置を得ることを
目的とする。
【００１８】
【課題を解決するための手段】請求項１の発明に係る発
振装置は、トランスミッション型の帰還抵抗を構成する
トランジスタのゲートに対し、これに任意の定電圧を入
力する定電圧入力手段を接続したものである。
振装置は、トランスミッション型の帰還抵抗を構成する
トランジスタのゲートに対し、これに任意の定電圧を入
力する定電圧入力手段を接続したものである。
【００１９】請求項２の発明に係る発振装置は、定電圧
入力手段を、半導体集積回路内に設けられて、任意のデ
ィジタルデータが設定されるディジタル入力レジスタ
と、該ディジタル入力レジスタにて設定されたディジタ
ルデータをアナログ変換してトランジスタのゲートに入
力するディジタル／アナログ変換器とから構成したもの
である。
入力手段を、半導体集積回路内に設けられて、任意のデ
ィジタルデータが設定されるディジタル入力レジスタ
と、該ディジタル入力レジスタにて設定されたディジタ
ルデータをアナログ変換してトランジスタのゲートに入
力するディジタル／アナログ変換器とから構成したもの
である。
【００２０】請求項３の発明に係る発振装置は、定電圧
入力手段を、半導体集積回路内に設けられて、任意のデ
ィジタルデータを読み書き可能に記憶するディジタル入
力データメモリと、該ディジタル入力データメモリから
読み出されたディジタルデータをアナログ変換してトラ
ンジスタのゲートに入力するディジタル／アナログ変換
器とから構成したものである。
入力手段を、半導体集積回路内に設けられて、任意のデ
ィジタルデータを読み書き可能に記憶するディジタル入
力データメモリと、該ディジタル入力データメモリから
読み出されたディジタルデータをアナログ変換してトラ
ンジスタのゲートに入力するディジタル／アナログ変換
器とから構成したものである。
【００２１】請求項４の発明に係る発振装置は、定電圧
入力手段を、半導体集積回路外に設けられて、外部から
任意のディジタルデータが設定される外部ディジタル入
力端子と、該外部ディジタル入力端子から入力されるデ
ィジタルデータをアナログ変換してトランジスタのゲー
トに入力するディジタル／アナログ変換器とから構成し
たものである。
入力手段を、半導体集積回路外に設けられて、外部から
任意のディジタルデータが設定される外部ディジタル入
力端子と、該外部ディジタル入力端子から入力されるデ
ィジタルデータをアナログ変換してトランジスタのゲー
トに入力するディジタル／アナログ変換器とから構成し
たものである。
【００２２】請求項５の発明に係る発振装置は、定電圧
入力手段を、半導体集積回路内でトランジスタのゲート
に任意の定電圧を入力する定電圧源としたものである。
入力手段を、半導体集積回路内でトランジスタのゲート
に任意の定電圧を入力する定電圧源としたものである。
【００２３】請求項６の発明に係る発振装置は、定電圧
入力手段を、半導体集積回路外に設けられて、トランジ
スタのゲートに任意の一定値のバイアス入力電圧を入力
する外部ゲートバイアス印加端子としたものである。
入力手段を、半導体集積回路外に設けられて、トランジ
スタのゲートに任意の一定値のバイアス入力電圧を入力
する外部ゲートバイアス印加端子としたものである。
【００２４】
【作用】請求項１の発明における発振装置は、定電圧入
力手段において任意に設定した定電圧を、トランジスタ
のゲートに入力することで、半導体集積回路の電源電圧
に依存することなく発振増幅器内の帰還抵抗値を所望の
一定値に維持可能にし、かつ使用する発振子のタイプに
も対応して所期の電気特性を得られるようにする。
力手段において任意に設定した定電圧を、トランジスタ
のゲートに入力することで、半導体集積回路の電源電圧
に依存することなく発振増幅器内の帰還抵抗値を所望の
一定値に維持可能にし、かつ使用する発振子のタイプに
も対応して所期の電気特性を得られるようにする。
【００２５】請求項２の発明における発振装置は、ディ
ジタル入力レジスタに任意に設定されるディジタルデー
タにもとづき、トランジスタのゲートにアナログの一定
値を入力することで、帰還抵抗値を任意に選んだ一定値
に維持可能にする。
ジタル入力レジスタに任意に設定されるディジタルデー
タにもとづき、トランジスタのゲートにアナログの一定
値を入力することで、帰還抵抗値を任意に選んだ一定値
に維持可能にする。
【００２６】請求項３の発明における発振装置は、ディ
ジタル入力データメモリに予め記憶させてあるディジタ
ルデータの中から最適なものを選んでアナログ変換し、
これを帰還抵抗としてのトランジスタのゲートに一定値
の入力電圧として入力することで、帰還抵抗値を任意に
選んだ一定値に維持可能にする。
ジタル入力データメモリに予め記憶させてあるディジタ
ルデータの中から最適なものを選んでアナログ変換し、
これを帰還抵抗としてのトランジスタのゲートに一定値
の入力電圧として入力することで、帰還抵抗値を任意に
選んだ一定値に維持可能にする。
【００２７】請求項４の発明における発振装置は、半導
体集積回路外の外部ディジタル入力端子に、外部装置に
よって任意のディジタルデータを設定することで、帰還
抵抗値を任意に選んだ一定値に維持可能にする。
体集積回路外の外部ディジタル入力端子に、外部装置に
よって任意のディジタルデータを設定することで、帰還
抵抗値を任意に選んだ一定値に維持可能にする。
【００２８】請求項５の発明における発振装置は、半導
体集積回路内に設けた定電圧源から任意の一定電圧を、
帰還抵抗としてのトランジスタのゲートに入力すること
で、帰還抵抗値を任意に選んだ一定値に維持可能にす
る。
体集積回路内に設けた定電圧源から任意の一定電圧を、
帰還抵抗としてのトランジスタのゲートに入力すること
で、帰還抵抗値を任意に選んだ一定値に維持可能にす
る。
【００２９】請求項６の発明における発振装置は、半導
体集積回路外の外部ゲートバイアス印加端子から任意の
一定値のバイアス入力電圧を入力することで、電源電圧
の変動に拘らず帰還抵抗値を任意に選んだ一定値に維持
可能にする。
体集積回路外の外部ゲートバイアス印加端子から任意の
一定値のバイアス入力電圧を入力することで、電源電圧
の変動に拘らず帰還抵抗値を任意に選んだ一定値に維持
可能にする。
【００３０】
実施例１．以下、請求項１の発明の一実施例を図につい
て説明する。図１において、１は半導体集積回路、９は
半導体集積回路１内に設けられた発振増幅器、１２，１
３はトランスミッションゲートを構成するように組み合
わせたＰチャンネルトランジスタおよびＮチャンネルト
ランジスタで、これらが発振増幅器９の帰還抵抗１１と
して用いられる。
て説明する。図１において、１は半導体集積回路、９は
半導体集積回路１内に設けられた発振増幅器、１２，１
３はトランスミッションゲートを構成するように組み合
わせたＰチャンネルトランジスタおよびＮチャンネルト
ランジスタで、これらが発振増幅器９の帰還抵抗１１と
して用いられる。
【００３１】また、上記Ｐチャンネルトランジスタ１２
のゲートバイアスは接地８とされ、Ｎチャンネルトラン
ジスタ１３のゲートバイアスはディジタル／アナログ変
換器１５の出力電圧とされ、各トランジスタ１２，１３
のソース，ドレインは半導体集積回路１に設けられたク
ロック入力端子２およびクロック出力端子３にそれぞれ
接続されている。
のゲートバイアスは接地８とされ、Ｎチャンネルトラン
ジスタ１３のゲートバイアスはディジタル／アナログ変
換器１５の出力電圧とされ、各トランジスタ１２，１３
のソース，ドレインは半導体集積回路１に設けられたク
ロック入力端子２およびクロック出力端子３にそれぞれ
接続されている。
【００３２】また、１０は発振増幅器９内に設けられ
て、上記クロック入力端子２およびクロック出力端子３
間に接続されたドライブ用の入力バッファである。
て、上記クロック入力端子２およびクロック出力端子３
間に接続されたドライブ用の入力バッファである。
【００３３】一方、４は上記半導体集積回路１の上記ク
ロック入力端子２およびクロック出力端子３に接続され
た外付け発振回路で、これが上記各端子２，３および接
地８の間にそれぞれ接続される入力負荷容量６および出
力負荷容量７と、上記各端子２，３間に接続される発振
子５とからなる。
ロック入力端子２およびクロック出力端子３に接続され
た外付け発振回路で、これが上記各端子２，３および接
地８の間にそれぞれ接続される入力負荷容量６および出
力負荷容量７と、上記各端子２，３間に接続される発振
子５とからなる。
【００３４】また、１６は上記ディジタル／アナログ変
換器１５とともに半導体集積回路１内に設けられたディ
ジタル入力レジスタで、これには任意の定電圧をディジ
タル／アナログ変換器１５を通じてＮチャンネルトラン
ジスタ１３のゲートに入力するように、任意のディジタ
ルデータがマイクロプロセッサ２１によってセットされ
る。そして、このディジタル／アナログ変換器１５およ
びディジタル入力レジスタ１６は定電圧入力手段Ｒを構
成している。
換器１５とともに半導体集積回路１内に設けられたディ
ジタル入力レジスタで、これには任意の定電圧をディジ
タル／アナログ変換器１５を通じてＮチャンネルトラン
ジスタ１３のゲートに入力するように、任意のディジタ
ルデータがマイクロプロセッサ２１によってセットされ
る。そして、このディジタル／アナログ変換器１５およ
びディジタル入力レジスタ１６は定電圧入力手段Ｒを構
成している。
【００３５】次に動作について説明する。この実施例で
はディジタル入力レジスタ１６には、例えば発振子５の
タイプに応じたディジタルデータが上記マイクロプロセ
ッサ２１により、一定のプログラムに従って設定されて
いるため、この設定されたディジタルデータをディジタ
ル入力レジスタ１６から出力させれば、これをディジタ
ル／アナログ変換器１５にてアナログ変換することで、
半導体集積回路の実使用電源電圧に依存せずに、Ｎチャ
ンネルトランジスタ１３のゲートに任意のアナログの一
定電圧を入力することができる。
はディジタル入力レジスタ１６には、例えば発振子５の
タイプに応じたディジタルデータが上記マイクロプロセ
ッサ２１により、一定のプログラムに従って設定されて
いるため、この設定されたディジタルデータをディジタ
ル入力レジスタ１６から出力させれば、これをディジタ
ル／アナログ変換器１５にてアナログ変換することで、
半導体集積回路の実使用電源電圧に依存せずに、Ｎチャ
ンネルトランジスタ１３のゲートに任意のアナログの一
定電圧を入力することができる。
【００３６】従って、上記の実使用電源電圧の高低に関
係なく、帰還抵抗の抵抗値を一定にすることができるほ
か、使用される上記発振子５のタイプが変わっても、発
振増幅器９の電気的特性を最適にできる。
係なく、帰還抵抗の抵抗値を一定にすることができるほ
か、使用される上記発振子５のタイプが変わっても、発
振増幅器９の電気的特性を最適にできる。
【００３７】実施例２．図２は請求項２の発明の一実施
例を示し、図において、１７は上記ディジタル入力レジ
スタ１６に代えて用いられるＲＡＭなどからなるディジ
タル入力データメモリである。このディジタル入力デー
タメモリ１７には、任意の定電圧をディジタル／アナロ
グ変換器１５を通じてＮチャンネルトランジスタ１３の
ゲートに入力するため、任意のディジタルデータがマイ
クロプロセッサ２１によってセットされている。
例を示し、図において、１７は上記ディジタル入力レジ
スタ１６に代えて用いられるＲＡＭなどからなるディジ
タル入力データメモリである。このディジタル入力デー
タメモリ１７には、任意の定電圧をディジタル／アナロ
グ変換器１５を通じてＮチャンネルトランジスタ１３の
ゲートに入力するため、任意のディジタルデータがマイ
クロプロセッサ２１によってセットされている。
【００３８】そして、このディジタル／アナログ変換器
１５およびディジタル入力データメモリ１７は定電圧入
力手段Ｒを構成している。なお、このほかの図１と同一
の構成部分には同一符号を付して、その重複する説明を
省略する。
１５およびディジタル入力データメモリ１７は定電圧入
力手段Ｒを構成している。なお、このほかの図１と同一
の構成部分には同一符号を付して、その重複する説明を
省略する。
【００３９】次に動作について説明する。この実施例で
は、ディジタル入力データメモリ１７には、マイクロプ
ロセッサ２１によって予め任意の定電圧を出力可能にす
るための複数のディジタルデータが格納されている。従
って、例えば、発振子５のタイプに応じたディジタルデ
ータをそのディジタル入力データメモリ１７から読み出
し、この読み出したディジタルデータをディジタル／ア
ナログ変換器１５にてアナログ変換することで、Ｎチャ
ンネルトランジスタ１３のゲートに最適かつ一定のアナ
ログ電圧を入力することができる。
は、ディジタル入力データメモリ１７には、マイクロプ
ロセッサ２１によって予め任意の定電圧を出力可能にす
るための複数のディジタルデータが格納されている。従
って、例えば、発振子５のタイプに応じたディジタルデ
ータをそのディジタル入力データメモリ１７から読み出
し、この読み出したディジタルデータをディジタル／ア
ナログ変換器１５にてアナログ変換することで、Ｎチャ
ンネルトランジスタ１３のゲートに最適かつ一定のアナ
ログ電圧を入力することができる。
【００４０】このため、上記トランジスタ１２，１３か
らなる帰還抵抗１１の抵抗値も任意の一定値に維持する
ことができ、発振特性および発振増幅器の電気特性を任
意の最適値にセットすることができる。
らなる帰還抵抗１１の抵抗値も任意の一定値に維持する
ことができ、発振特性および発振増幅器の電気特性を任
意の最適値にセットすることができる。
【００４１】実施例３．図３は請求項３の発明の一実施
例を示し、図において、１８は半導体集積回路１の外部
に設けられた定電圧入力手段としての外部ディジタル入
力端子であり、これには外部回路（図示しない）から、
任意の定電圧をディジタル／アナログ変換器１５を通じ
てＮチャンネルトランジスタ１３のゲートに入力するた
めのディジタルデータが入力可能となっている。ここで
は、上記外部ディジタル入力端子１８に対し、スイッチ
２２によって接地２３または電位入力端子２４を選択的
につなぎ替えることで、任意の一定のディジタルデータ
を入力可能にしている。
例を示し、図において、１８は半導体集積回路１の外部
に設けられた定電圧入力手段としての外部ディジタル入
力端子であり、これには外部回路（図示しない）から、
任意の定電圧をディジタル／アナログ変換器１５を通じ
てＮチャンネルトランジスタ１３のゲートに入力するた
めのディジタルデータが入力可能となっている。ここで
は、上記外部ディジタル入力端子１８に対し、スイッチ
２２によって接地２３または電位入力端子２４を選択的
につなぎ替えることで、任意の一定のディジタルデータ
を入力可能にしている。
【００４２】この実施例にあっては、任意のディジタル
データが出力半導体集積回路１外の外部ディジタル入力
端子１８から入力され、このディジタルデータがディジ
タル／アナログ変換器１５にてアナログの任意の一定の
電圧に変換される。そして、このアナログ変換された一
定の電圧はＮチャンネルトランジスタ１３のゲートに入
力され、帰還抵抗１１の抵抗値を一定値に維持する。
データが出力半導体集積回路１外の外部ディジタル入力
端子１８から入力され、このディジタルデータがディジ
タル／アナログ変換器１５にてアナログの任意の一定の
電圧に変換される。そして、このアナログ変換された一
定の電圧はＮチャンネルトランジスタ１３のゲートに入
力され、帰還抵抗１１の抵抗値を一定値に維持する。
【００４３】このため、半導体集積回路１の実使用電源
電圧の変動に関係なく、この発振装置の発振動作を安定
化することができ、しかも、関連する電気的特性を最適
に維持できる利点が得られる。
電圧の変動に関係なく、この発振装置の発振動作を安定
化することができ、しかも、関連する電気的特性を最適
に維持できる利点が得られる。
【００４４】実施例４．図４は請求項４の発明の一実施
例を示し、図において、１９は半導体集積回路１内に設
けた定電圧入力手段としての定電圧源であり、これが半
導体集積回路１の実使用電源とは独立して設けられてい
る。
例を示し、図において、１９は半導体集積回路１内に設
けた定電圧入力手段としての定電圧源であり、これが半
導体集積回路１の実使用電源とは独立して設けられてい
る。
【００４５】この実施例では、半導体集積回路１内で得
られる定電圧源１９から任意に選択された一定電圧を、
直接Ｎチャンネルトランジスタ１３のゲートに入力する
ことにより、トランジスタ１２，１３からなる帰還抵抗
１１の抵抗値を任意の一定値にコントロールすることが
でき、これによって半導体集積回路１の実使用電源電圧
に依存することなく、発振特性を安定に維持することが
できる。
られる定電圧源１９から任意に選択された一定電圧を、
直接Ｎチャンネルトランジスタ１３のゲートに入力する
ことにより、トランジスタ１２，１３からなる帰還抵抗
１１の抵抗値を任意の一定値にコントロールすることが
でき、これによって半導体集積回路１の実使用電源電圧
に依存することなく、発振特性を安定に維持することが
できる。
【００４６】従って、仮に、使用しようとする発振子５
のタイプを変える必要が生じた場合でも、上記定電圧源
１９に入力される電圧を任意の一定値にコントロールす
ることで、所望の安定した発振特性を得ることができ
る。
のタイプを変える必要が生じた場合でも、上記定電圧源
１９に入力される電圧を任意の一定値にコントロールす
ることで、所望の安定した発振特性を得ることができ
る。
【００４７】実施例５．図５は請求項５の発明の一実施
例を示し、図において、２０は半導体集積回路１の外部
に設けた定電圧入力手段としての外部ゲートバイアス印
加端子であり、これが半導体集積回路１の実使用電源と
は独立して設けられ、これが外部からＮチャンネルトラ
ンジスタ１３へゲートバイアスを直接印加するように機
能するものである。ここでは、外付け抵抗２５およびツ
ェナダイオード２６の直列回路に定電圧を入力可能に
し、その外付け抵抗２５およびツェナダイオード２６の
接続中点に外部ゲートバイアス印加端子２０が接続され
ている。
例を示し、図において、２０は半導体集積回路１の外部
に設けた定電圧入力手段としての外部ゲートバイアス印
加端子であり、これが半導体集積回路１の実使用電源と
は独立して設けられ、これが外部からＮチャンネルトラ
ンジスタ１３へゲートバイアスを直接印加するように機
能するものである。ここでは、外付け抵抗２５およびツ
ェナダイオード２６の直列回路に定電圧を入力可能に
し、その外付け抵抗２５およびツェナダイオード２６の
接続中点に外部ゲートバイアス印加端子２０が接続され
ている。
【００４８】この実施例では、上記ツェナダイオード２
６の定電圧特性により設定された定電圧が外部ゲートバ
イアス印加端子２０に入力されることで、これが半導体
集積回路１内のＮチャンネルトランジスタ１３のゲート
に直接印加される。
６の定電圧特性により設定された定電圧が外部ゲートバ
イアス印加端子２０に入力されることで、これが半導体
集積回路１内のＮチャンネルトランジスタ１３のゲート
に直接印加される。
【００４９】このため、帰還抵抗１１を構成するＮチャ
ンネルトランジスタ１３は定電圧のゲートバイアスによ
って、半導体集積回路１の電源電圧に影響されることな
く、上記定電圧に応じた一定の抵抗値を示し、発振特性
を所期の一定状態に安定に維持することができる。ま
た、発振子５のタイプの任意設定により、そのタイプに
合った最適の発振特性および電気的特性を得られること
は、上記他の実施例と同様である。
ンネルトランジスタ１３は定電圧のゲートバイアスによ
って、半導体集積回路１の電源電圧に影響されることな
く、上記定電圧に応じた一定の抵抗値を示し、発振特性
を所期の一定状態に安定に維持することができる。ま
た、発振子５のタイプの任意設定により、そのタイプに
合った最適の発振特性および電気的特性を得られること
は、上記他の実施例と同様である。
【００５０】
【発明の効果】以上のように、請求項１の発明によれ
ば、トランスミッション型の帰還抵抗を構成するトラン
ジスタのゲートに対し、これに任意の定電圧を入力する
定電圧入力手段を接続するように構成したので、半導体
集積回路の実使用電源電圧に依存することなく、帰還抵
抗の抵抗値を一定にでき、かつ外付け発振回路の発振子
のタイプに対応して最適の電気的特性を実現できるもの
が得られる効果がある。
ば、トランスミッション型の帰還抵抗を構成するトラン
ジスタのゲートに対し、これに任意の定電圧を入力する
定電圧入力手段を接続するように構成したので、半導体
集積回路の実使用電源電圧に依存することなく、帰還抵
抗の抵抗値を一定にでき、かつ外付け発振回路の発振子
のタイプに対応して最適の電気的特性を実現できるもの
が得られる効果がある。
【００５１】請求項２の発明によれば、定電圧入力手段
を、半導体集積回路内に設けられて、任意のディジタル
データが設定されるディジタル入力レジスタと、該ディ
ジタル入力レジスタにて設定されたディジタルデータを
アナログ変換してトランジスタのゲートに入力するディ
ジタル／アナログ変換器とを備えるように構成したの
で、上記ディジタル入力レジスタに任意に設定されたデ
ィジタルデータにもとづき、帰還抵抗の抵抗値を一定に
制御できるものが得られる効果がある。
を、半導体集積回路内に設けられて、任意のディジタル
データが設定されるディジタル入力レジスタと、該ディ
ジタル入力レジスタにて設定されたディジタルデータを
アナログ変換してトランジスタのゲートに入力するディ
ジタル／アナログ変換器とを備えるように構成したの
で、上記ディジタル入力レジスタに任意に設定されたデ
ィジタルデータにもとづき、帰還抵抗の抵抗値を一定に
制御できるものが得られる効果がある。
【００５２】請求項３の発明によれば、定電圧入力手段
を、半導体集積回路内に設けられて、任意のディジタル
データを読み書き可能に記憶するディジタル入力データ
メモリと、該ディジタル入力データメモリから読み出さ
れたディジタルデータをアナログ変換してトランジスタ
のゲートに入力するディジタル／アナログ変換器とを備
えるように構成したので、上記ディジタル入力データメ
モリに任意に記憶されたディジタルデータにもとづき、
帰還抵抗の抵抗値を一定に制御できるものが得られる効
果がある。
を、半導体集積回路内に設けられて、任意のディジタル
データを読み書き可能に記憶するディジタル入力データ
メモリと、該ディジタル入力データメモリから読み出さ
れたディジタルデータをアナログ変換してトランジスタ
のゲートに入力するディジタル／アナログ変換器とを備
えるように構成したので、上記ディジタル入力データメ
モリに任意に記憶されたディジタルデータにもとづき、
帰還抵抗の抵抗値を一定に制御できるものが得られる効
果がある。
【００５３】請求項４の発明によれば、定電圧入力手段
を、半導体集積回路外に設けられて、外部から任意のデ
ィジタルデータが設定される外部ディジタル入力端子
と、該外部ディジタル入力端子から入力されるディジタ
ルデータをアナログ変換してトランジスタのゲートに入
力するディジタル／アナログ変換器とを備えるように構
成したので、半導体集積回路外に設けた外部ディジタル
入力端子から任意のディジタルデータを取り込むこと
で、帰還抵抗の抵抗値を一定に制御できるものが得られ
る効果がある。
を、半導体集積回路外に設けられて、外部から任意のデ
ィジタルデータが設定される外部ディジタル入力端子
と、該外部ディジタル入力端子から入力されるディジタ
ルデータをアナログ変換してトランジスタのゲートに入
力するディジタル／アナログ変換器とを備えるように構
成したので、半導体集積回路外に設けた外部ディジタル
入力端子から任意のディジタルデータを取り込むこと
で、帰還抵抗の抵抗値を一定に制御できるものが得られ
る効果がある。
【００５４】請求項５の発明によれば、定電圧入力手段
を、半導体集積回路内でトランジスタのゲートに任意の
定電圧を入力する定電圧源とするように構成したので、
半導体集積回路内に設けた定電圧源の出力電圧により直
接トランジスタをゲートバイアスすることで、帰還抵抗
の抵抗値を一定に制御できるものが得られる効果があ
る。
を、半導体集積回路内でトランジスタのゲートに任意の
定電圧を入力する定電圧源とするように構成したので、
半導体集積回路内に設けた定電圧源の出力電圧により直
接トランジスタをゲートバイアスすることで、帰還抵抗
の抵抗値を一定に制御できるものが得られる効果があ
る。
【００５５】請求項６の発明によれば、定電圧入力手段
を、半導体集積回路外に設けられて、トランジスタのゲ
ートに任意の一定値のバイアス入力電圧を入力する外部
ゲートバイアス印加端子とするように構成したので、半
導体集積回路外に設けた外部ゲートバイアス印加端子か
ら、任意の一定値の入力電圧をトランジスタのゲートに
入力することで、帰還抵抗の抵抗値を一定に制御できる
ものが得られる効果がある。
を、半導体集積回路外に設けられて、トランジスタのゲ
ートに任意の一定値のバイアス入力電圧を入力する外部
ゲートバイアス印加端子とするように構成したので、半
導体集積回路外に設けた外部ゲートバイアス印加端子か
ら、任意の一定値の入力電圧をトランジスタのゲートに
入力することで、帰還抵抗の抵抗値を一定に制御できる
ものが得られる効果がある。
【図１】請求項１および請求項２の発明の一実施例によ
る発振装置を示すブロック図である。
る発振装置を示すブロック図である。
【図２】請求項３の発明の一実施例による発振装置を示
すブロック図である。
すブロック図である。
【図３】請求項４の発明の一実施例による発振装置を示
すブロック図である。
すブロック図である。
【図４】請求項５の発明の一実施例による発振装置を示
すブロック図である。
すブロック図である。
【図５】請求項６の発明の一実施例による発振装置を示
すブロック図である。
すブロック図である。
【図６】従来の発振装置を示すブロック図である。
１ 半導体集積回路 ４ 外付け発振回路 ５ 発振子 ９ 発振増幅器 １１ 帰還抵抗 １２ Ｐチャンネルトランジスタ（トランジスタ） １３ Ｎチャンネルトランジスタ（トランジスタ） １５ ディジタル／アナログ変換器 １６ ディジタル入力レジスタ １７ ディジタル入力データメモリ １８ 外部ディジタル入力端子 １９ 定電圧電源 ２０ 外部ゲートバイアス印加端子
Claims (6)
- 【請求項１】 半導体集積回路内に設けられて、トラン
ジスタのトランスミッションゲートによって構成された
帰還抵抗および入力バッファからなる発振増幅器と、上
記半導体集積回路に対し外部接続されて上記発振増幅器
との共振によりクロックを生成する外付け発振回路とを
備えた発振装置において、上記トランジスタのゲートに
対し、任意の定電圧を入力する定電圧入力手段を接続し
たことを特徴とする発振装置。 - 【請求項２】 定電圧入力手段を、半導体集積回路内に
設けられて、任意のディジタルデータが設定されるディ
ジタル入力レジスタと、該ディジタル入力レジスタにて
設定されたディジタルデータをアナログ変換してトラン
ジスタのゲートに入力するディジタル／アナログ変換器
とから構成したことを特徴とする請求項１に記載の発振
装置。 - 【請求項３】 定電圧入力手段を、半導体集積回路内に
設けられて、任意のディジタルデータを読み書き可能に
記憶するディジタル入力データメモリと、該ディジタル
入力データメモリから読み出されたディジタルデータを
アナログ変換してトランジスタのゲートに入力するディ
ジタル／アナログ変換器とから構成したことを特徴とす
る請求項１に記載の発振装置。 - 【請求項４】 定電圧入力手段を、半導体集積回路外に
設けられて、外部から任意のディジタルデータが設定さ
れる外部ディジタル入力端子と、該外部ディジタル入力
端子から入力されるディジタルデータをアナログ変換し
てトランジスタのゲートに入力するディジタル／アナロ
グ変換器とから構成したことを特徴とする請求項１に記
載の発振装置。 - 【請求項５】 定電圧入力手段を、半導体集積回路内で
トランジスタのゲートに任意の定電圧を入力する定電圧
源としたことを特徴とする請求項１に記載の発振装置。 - 【請求項６】 定電圧入力手段を、半導体集積回路外に
設けられて、トランジスタのゲートに任意の一定値のバ
イアス入力電圧を入力する外部ゲートバイアス印加端子
としたことを特徴とする請求項１に記載の発振装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5735594A JPH07273548A (ja) | 1994-03-28 | 1994-03-28 | 発振装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5735594A JPH07273548A (ja) | 1994-03-28 | 1994-03-28 | 発振装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07273548A true JPH07273548A (ja) | 1995-10-20 |
Family
ID=13053278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5735594A Pending JPH07273548A (ja) | 1994-03-28 | 1994-03-28 | 発振装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07273548A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08330847A (ja) * | 1995-05-31 | 1996-12-13 | Nec Corp | 発振回路 |
-
1994
- 1994-03-28 JP JP5735594A patent/JPH07273548A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08330847A (ja) * | 1995-05-31 | 1996-12-13 | Nec Corp | 発振回路 |
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