KR960005193B1 - 발진 회로 - Google Patents

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KR960005193B1
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transistor
drain
capacitor
power supply
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KR1019920011090A
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이찌로 곤도
Original Assignee
닛본덴기 가부시끼가이샤
세끼모또 타다히로
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Abstract

내용 없음.

Description

발진 회로
제 1 도는 반도체 기판상에 제조되며 저전원 전압으로 동작될 수 있는 종래의 발진 회로의 한 예를 도시한 블럭도.
제 2 도는 제 1 도에서 도시된 제 1 단위 회로의 구조를 도시한 회로도.
제 3 도는 충격 계수의 편차를 방지할 수 있는 단위 회로의 구조를 도시한 회로도.
제 4 도는 전원 전압에 대한 발진 주파수의 종속성을 향상시킬 수 있는 단위 회로의 구조를 도시한 회로도.
제 5 도는 제 4 도에서 도시된 단위 회로로 구성된 발진 회로에서 전원 전압에 대한 발진 주파수의 종속성의 시뮬레이션 결과의 한 예를 도시한 그래프.
제 6 도는 본 발명의 발진 회로의 제 1 실시예를 도시한 회로도.
제 7 도는 제 6 도에서 도시된 발진 회로의 충전-방전 전압, 제어 신호 및 출력 신호들의 파형도.
제 8 도는 제 6 도에서 도시된 발진 회로에서 전원 전압에 대한 발진 주파수의 종속성의 시뮬레이션 결과의 한 예를 도시한 그래프.
제 9 도는 본 발명의 발진 회로의 제 2 실시예를 도시한 회로도.
제10도는 본 발명의 발진 회로의 제 3 실시예를 도시한 회로도.
제11도는 본 발명의 발진 회로의 제 4 실시예를 도시한 회로도.
제12도는 본 발명의 발진 회로의 제 5 실시예를 도시한 회로도.
* 도면의 주요부분에 대한 부호의 설명
1a, 1b, 1A, 21 : 전류원 회로 2, 22 : 스위칭 회로
3, 23 : 슈미트 회로 4, 24 : 출력 회로
5, 5a : 조정 회로 6a, 6b, 6A, 6B, 6C : 단위 회로
C1, C2 : 캐패시터
본 발명은 발진 회로에 관한 것이다.
제 1 도에 도시된 종래의 발진 회로는 반도체 기판상에서 제조되고 저전원 전압에 의해 동작될 수 있는 발진 회로이다. 이 발진 회로는 상보형 MOS 반도체로 제조된 공지된 링 타입(ring type)이고, 제1 내지 제 4 단위(unit) 회로(61내지 64) 및 제어 회로(7)을 포함하고 있다. 제1 내지 제 4 단위 회로(61내지 64) 및 제어 회로(7)은 서로 종속 접속(cascade-connection)되어 있다. 제어 회로(7)은 제 2 단위 회로(62)와 제 3 단위 회로(62) 사이에 게공된다. 제 2 도에 도시된 바와 같이, 제 1 단위 회로(61)은 제1 및 제 2 인버터 회로(611및 621), 및 지연회로를 포함하고 있다.
제1 및 제 2 인버터 회로(611및 621)은 서로 종속 접속되어 있다. 지연회로는 저항기(R51) 및 캐패시터(C51)로 구성되어 있다. 저항기(R51)은 제 1 인버터 회로(611)와 제 2 인버터 회로(621) 사이에 제공된다. 캐패시터(C51)은 제 2 인버터 회로(621)과 저항기(R51)의 접속점과 접지 사이에 제공된다. 제 1 인버터 회로(611)은 캐패시터(C51)을 충전 및 방전시키기 위한 스위치로서 동작하며, 제 2 인버터 회로(621)은 지연회로의 출력 신호의 파형 정형기로서 동작한다. 제2 내지 제 4 단위 회로(62내지 64)의 구조는 제 1 단위 회로(61)의 구조와 동일하다. 제어 회로(7)은 공지된 2NAND 구조를 갖는다. 2개의 입력 신호들중 1개의 입력신호로서 입력되는 제어 신호 CNT가 하이 레벨일 때, 제어 회로(7)은 제 2 단위 회로(62)의 출력 신호인 다른 입력 신호를 극성을 반전시켜 출력시킨다. 제 4 단위 회로(64)의 출력 신호는 제 1 단위 회로(61)로 궤환된다.
캐패시터(C51)은 MOS 캐패시터이다. 수 pF 정도의 캐패시턴스를 갖는 캐패시터(C51)은 면적의 견지에서 볼 때 반도체 기판상에서 제조될 수 있다. 저항기(R51)은 그 저항에 따라 다음에 기술되는 3가지 방법들중 1가지 방법에 의해 반도체 기판상에서 제조될 수 있으며, 그 3가지 방법으로는
(1) 단위 면적당 저항이 50 내지 100Ω 정도일 때, MOS 트랜지스터의 소스 및 드레인을 형성하는 P+형 및 N+형의 확산층을 사용하는 방법,
(2) 단위 면적당 저항이 20 내지 40Ω 정도일 때, MOS 트랜지스터의 게이트 전극을 형성하는 다결정 실리콘을 사용하는 방법 및
(3) 단위 면적당 저항이 1 내지 4kΩ 정도일 때, 부가해야할 저항기(R51)을 제조하기 위해 이온 주입 공정을 사용하는 방법
이 있다.
상기 3가지 방법에 따라 반도체 기판상에서 제조된 저항기(R51)의 온도 특성은 각 방법마다 다르다. 일반적으로, 저항기(R51)의 온도 계수는 사용되는 방법에 따라 변화하는데, 그 방법에서는 최저 온도 계수를 제공하는 다결정 실리콘을 사용하는 방법 및 최고 온도 계수를 제공하는 새롭게 부가되는 이온 주입 공정을 사용하는 방법이 있다. 그러므로, 상기 3가지 방법들중 1가지 방법은 저항기(R51)을 제조하기 위해 할당되는 기판상의 면적 및 저항기(R51)에 요구되는 특성에 따라 선택된다. 상기 3가지 방법들중 1가지 방법에 의해, 반도체 기판상에 수십 kΩ 정도의 저항을 갖는 저항기(R51)을 제조할 수 있다. 제 1 인버터 회로(611)의 게이트 폭은 출력 저항이 저항기(R51)의 저항보다 상당히 작게 되도록 결정된다.
제 1 도에서 도시된 발진 회로의 발진 주파수 f는 다음 식
로 주어진다.
식 (1)에서, τr은 충전 동작을 통해 발생되는 지연회로의 지연시간을 나타내고, τf는 방전 동작을 통해 발생되는 지연회로의 지연시간을 나타내며, τo는 제어 회로 지연시간을 나타낸다. 보통, τo는 τr및 τf보다 상당히 작다. 제 1 도에서 도시된 발진 회로는 수 MHz 정도의 주파수 f까지 발진할 수 있다. 그러나, 출력신호의 충격 계수는 τr대 τf비로서 결정된다. 제조 공정중에 발생될 편차 때문에 τr=τf관계를 얻기가 곤란하기 때문에 일반적으로 출력 신호의 충격 계수는 50% 편차된다.
출력 신호의 충격 계수가 50% 편차하는 것을 방지하기 위한 방법으로서, 각각의 단위 회로가 입력 신호의 극성과 반대 극성을 갖는 신호를 출력하도록 하는 방법이 공지되어 있다. 이 방법의 단위 회로 구조의 한 예가 제 3 도에서 도시되어 있다. 제 2 도에서 도시된 단위 회로(61)과 제 3 도에서 도시된 단위 회로(6a)의 차이점으로는, 단위 회로(6a)에 제 2 인버터 회로(621)의 출력 신호의 극성을 반전시키기 위한 제 3 인버터 회로(631)가 부가되어 있다는 것이다. 이 단위 회로(6a)에서는 충격 계수가 (τr+τf) : (τr+τf) 비로 결정되기 때문에, 충격 계수의 편차를 감소시킬 수 있다. 그러나, 단위 회로(6a)는 전원 전압에 대해 비교적 큰 종속성을 갖는다.
전원 전압에 관한 상기 문제점을 해결하기 위한 단위 회로의 한 예로서, 제 2 도에서 도시된 단위 회로(61)의 제 2 인버터 회로(621) 대신에 히스테리시스 특성의 입력 임계치를 갖는 슈미트 회로(641)을 포함하는 제 4 도에서 도시된 단위 회로(6b)를 사용할 수 있다는 것을 알 수 있다. 제1 내지 제 4 단위 회로(61내지 64) 대신에 단위 회로(6b)를 사용하여 발진 회로를 구성함으로써, 전원 전압에 대한 발진 주파수의 종속성은 회로 시뮬레이터에 의해 달성된다. 그 결과의 예가 제 5 도에 도시되어 있다. 이 결과에 의하면 단위회로(6b)를 사용하여 구성된 발진 회로의 경우, 전원 전압에 대한 발진 주파수의 종속성이 3V 이상의 전원 전압에서도 거의 검출되지 않아서 전원 전압이 3V 정도의 낮은 범위에 있는 경우에 안정한 발진이 달성된다는 것이 확인되었다. 그러나, 이 발진 회로에서도 전원 전압이 3V 미만이 되는 경우에 전원 전압에 대한 발진 주파수의 종속성이 신속히 증가하는 것을 또한 알 수 있다. 그러므로, 반도체 집적회로의 경우 약 2V의 전원 전압이 필요로 되는 휴대용 장치에 이러한 발진 회로를 사용하는 경우에는 안정한 발진 주파수를 얻을 수 없다.
본 발명의 목적은 전원 전압이 2V 정도일 때도 안정한 발진 주파수로 동작하는 발진 회로를 제공하는데 있다.
본 발명의 다른 목적은 다음에 기술로부터 명백해질 것이다.
본 발명에 의하면, 발진 회로는 충전-방전 전압을 출력하느 캐패시터, 상기 캐패시터로 유입되는 충전전류의 세기를 결정하기 위한 전류 미러형의 제 1 전류원 회로, 상기 캐패시터로부터 유출되는 방전 전류의 세기를 결정하기 위한 전류 미러형의 제 2 전류원 회로, 상기 제 1 전류원 회로 또는 상기 제 2 전류원 회로를 상기 캐패시터와 선택적으로 접속시키기 위한 스위칭 회로 및 제1 및 제 2 임계 전압을 갖는 슈미트 회로를 포함하고 있다. 슈미트 회로는 캐패시터로부터 입력될 충전-방전 전압이 제 1 임계 전압보다 높은 전압으로 전이되는 경우에 제 1 레벨의 제어 신호를 발생시키고 충전-방전 전압이 제 2 임계 전압보다 낮은 전압으로 전이되는 경우에 제 2 레벨의 제어 신호를 발생시킨다. 스위칭 회로는 제어 신호가 제 1 레벨인 경우에 캐패시터를 제 2 전류원 회로에 접속하고 제어 신호가 제 2 레벨인 경우에 캐패시터를 제 1 전류원 회로에 접속한다.
본 발명의 특징 및 장점들은 첨부된 도면을 참조하여 기술한 다음의 설명으로부터 명백해질 것이다.
본 발명의 발진 회로의 제 1 실시예는 제 6 도에 도시된 바와 같이 전류 미러형의 제 1 전류원 회로(1a), 전류 미러형의 제 2 전류원 회로(1b), 스위칭 회로(2), 캐패시터(C1), 슈미트 회로(3) 및 출력 회로(4)를 포함하고 있다. 제 1 전류원 회로(1a)는 캐패시터(C1)로 흐르는 충전 전류의 세기를 결정한다. 제 2 전류원 회로(1b)는 캐패시터(C1)로부터 흘러 나가는 방전 전류의 세기를 결정한다. 스위칭 회로(2)는 제 1 전류원 회로(1a) 또는 제 2 전류원 회로(1b)를 선택적으로 캐패시터(C1)에 접속시킨다. 캐패시터(C1)은 슈미트 회로(3)과 스위칭 회로(2)의 접속점과 접지 사이에 제공되고 충전-방전 전압 Va를 출력한다. 슈미트 회로(3)은 제 1 임계 전압 VTH및 제 2 임계 전압 VTL을 갖는다. 즉, 캐패시터(C1)로부터 입력되는 충전-방전 전압 Va가 제 1 임계 전압 VTH보다 낮은 전압으로부터 제 1 임계 전압 VTH보다 높은 전압으로 전이하는 경우에, 슈미트 회로(3)은 제 1 레벨 L1(하이 레벨)의 제어 신호 SCNT를 발생시키고, 충전-방전 전압 Va가 제 2 임계 전압VTL보다 낮은 전압으로 전이하는 경우에, 슈미트 회로(3)은 제 2 레벨 L2(로우 레벨)의 제어신호 SCNT를 발생시킨다. 스위칭 회로(2)는 제어 신호 SCNT가 제 1 레벨 L1인 경우에 캐패시터(C1)를 제 2 전류원 회로(1b)에 접속하고, 제어 신호 SCNT가 제 2 레벨 L2인 경우에 캐패시터(C1)를 제 1 전류원 회로(1a)에 접속한다.
제 1 전류원 회로(1a)는 제 1 p형 MOS 트랜지스터(T1), 제 1 저항기(R1) 및 제2 p형 MOS 트랜지스터(T2)로 구성되어 있다. 제1 MOS 트랜지스터(T1)의 소스는 제 1 전원 전압 공급 단자에 접속되어 있다. 제1 MOS 트랜지스터(T1)의 게이트 및 드레인은 서로 접속되어 있다. 제 1 저항기(R1)의 한 단부는 제1 MOS 트랜지스터(T1)의 드레인에 접속되어 있다. 제 1 저항기(R1)의 다른 단부는 접지에 접속되어 있다. 제2 MOS 트랜지스터(T2)의 소스는 제 1 전원 전압 공급 단자에 접속되어 있다. 제2 MOS 트랜지스터(T2)의 게이트는 제1 MOS 트랜지스터(T1)의 드레인에 접속되어 있다.
제 2 전류원 회로(1b)는 제3 n형 MOS 트랜지스터(T3), 제 2 저항기(R2), 제4 n형 MOS 트랜지스터(T4)로 구성되어 있다. 제3 MOS 트랜지스터(T3)의 소스는 접지에 접속되어 있다. 제3 MOS 트랜지스터(T3)의 게이트와 드레인은 서로 접속되어 있다. 제 2 저항기(R2)의 한 단부는 제3 MOS 트랜지스터(T3)의 드레인에 접속되어 있다. 제 2 저항기(R2)의 다른 단부는 제 1 전원 전압 공급 단자에 접속되어 있다. 제4 MOS 트랜지스터(T4)의 소스는 접지에 접속되어 있고, 게이트는 제3 MOS 트랜지스터(T3)의 드레인에 접속되어 있다.
스위칭 회로(2)는 제5 p형 MOS 트랜지스터(T5) 및 제6 n형 MOS 트랜지스터(T6)으로 구성되어 있다. 제5 MOS 트랜지스터(T5)의 소스는 제2 MOS 트랜지스터(T2)의 드레인에 접속되어 있고, 트랜지스터(T5)의 게이트에는 제어 신호 SCNT가 공급된다. 제6 MOS 트랜지스터(T6)의 소스, 게이트 및 드레인은 제4 MOS 트랜지스터(T4)의 드레인, 및 제5 MOS 트랜지스터(T5)의 게이트와 드레인에 각각 접속되어 있다.
캐패시터(C1)의 한 단부는 제5 MOS 트랜지스터(T5)의 드레인에 접속되어 있고, 다른 단부는 접지에 접속되어 있다.
슈미트 회로(3)은 제7 p형 MOS 트랜지스터(T7), 제8 p형 MOS 트랜지스터(T8), 제9 n형 MOS 트랜지스터(T9), 제10 n형 MOS 트랜지스터(T10), 제11 p형 MOS 트랜지스터(T11), 제12 n형 MOS 트랜지스터(T12), 제13 p형 MOS 트랜지스터(T13) 및 제14 n형 MOS 트랜지스터(T14)를 포함하고 있다. 제7 MOS 트랜지스터(T7)의 소스는 제 1 전원 전압 공급 단자에 접속되어 있고, 제7 MOS 트랜지스터(T7)의 게이트에는 충전-방전 전압 Va가 공급된다. 제8 MOS 트랜지스터(T8)의 소스 및 게이트는 제7 MOS 트랜지스터(T7)의 드레인 및 게이트에 각각 접속되어 있다. 제9 MOS 트랜지스터(T9)의 드레인 및 게이트는 제8 MOS 트랜지스터(T8)의 드레인 및 게이트에 각각 접속되어 있다. 제10 MOS 트랜지스터(T10)의 소스는 접지에 접속되어 있고, 제10 MOS 트랜지스터(T10)의 드레인 및 게이트는 제9 MOS 트랜지스터(T9)의 소스 및 게이트에 각각 접속되어 있다. 제11 MOS 트랜지스터(T11)의 소스 및 드레인은 제 1 전원 전압 공급 단자 및 제7 MOS 트랜지스터(T7)의 드레인에 각각 접속되어 있다. 제12 MOS 트랜지스터(T12)의 소스 및 드레인은 접지 및 제10 MOS 트랜지스터(T10)의 드레인에 각각 접속되어 있다. 제11 MOS 트랜지스터(T11)의 게이트는 제12 MOS 트랜지스터(T12)의 게이트에 접속되어 있다.
제13 MOS 트랜지스터(T13) 및 제14 MOS 트랜지스터(T14)는 제어 신호 SCNT를 출력하는 인버터 회로를 형성한다. 즉, 제13 MOS 트랜지스터(T13)의 소스 및 게이트가 제 1 전원 전압 공급 단자 및 제8 MOS 트랜지스터(T8)의 드레인에 각각 접속되어 있다. 제14 MOS 트랜지스터(T14)의 소스, 게이트 및 드레인은 접지 및 제13 MOS 트랜지스터(T13)의 게이트와 드레인에 각각 접속되어 있다. 제13 MOS 트랜지스터(T13)의 드레인은 제11 MOS 트랜지스터(T11)의 게이트에 접속되어 있다.
출력 회로(4)는 제15 p형 MOS 트랜지스터(T15) 및 제16 n형 MOS 트랜지스터(T16)으로 구성되어 있다. 제15 MOS 트랜지스터(T15) 및 제16 MOS 트랜지스터(T16)은 슈미트 회로(3)으로부터 입력되는 제어신호 SCNT의 극성을 반전시킨 출력 신호 OUT을 발생시키는 인버터 회로를 형성한다. 제15 MOS 트랜지스터(T15)의 소스 및 게이트는 제 1 전원 전압 공급 단자 및 제13 MOS 트랜지스터(T13)의 드레인에 각각 접속되어 있다. 제16 MOS 트랜지스터(T16)의 소스, 게이트 및 드레인은 접지, 및 제15 MOS 트랜지스터(T15)의 게이트 및 드레인에 각각 접속되어 있다.
제 6 도에서 도시된 발진 회로의 동작에 대해서는 제 7 도를 참조하여 다음에 기술하기로 한다.
제어 신호 SCNT가 시간 t0에서 로우로 되는 경우에, 스위칭 회로(2)에서 제5 MOS 트랜지스터(T5)는 스위치 온되고 제6 MOS 트랜지스터(T6)은 스위치 오프되어, 그 결과로서, 제 1 전류원 회로(1a) 및 캐패시터(C1)이 서로 접속되어져 캐패시터(C1)이 충전되어 충전-방전 전압 Va를 안정하게 증가시킨다. 그후, 충전-방전 전압 Va가 시간 t1에서 제 1 임계 전압 VTH보다 높은 경우에, 슈미트 회로(3)으로부터 출력되는 제어 신호 SCNT가 하이로 되어, 그 결과 스위칭 회로(2)에서 제5 MOS 트랜지스터(T5)가 스위치 오프되고 제6 MOS 트랜지스터(T6)이 스위치 온된다. 그 결과, 제 2 전류원 회로(1b)와 캐패시터(C1)이 서로 접속되어져 캐패시터(C1)이 방전하게 되어 충전-방전 전압 Va를 안정하게 감소시킨다. 충전-방전 전압 Va가 시간 t2에서 제 2 임계 전압 VTL이하로 계속 감소할 때, 슈미트 회로(3)으로부터 출력되는 제어신호 SCNT는 로우로 되어, 스위칭 회로(2)에서 제5 MOS 트랜지스터(T5)가 스위치 온되고 제6 MOS 트랜지스터(T6)이 스위치 오프된다. 그 결과, 제 1 전류원 회로(1a)가 캐패시터(C1)이 서로 접속되어져 캐패시터(C1)이 충전되어 충전-방전 전압 Va를 안정하게 증가시킨다.
그 후, 충전-방전 전압 Va가 시간 t3에서 제 1 임계 전압 VTH보다 커지는 경우에, 슈미트 회로(3)으로부터 출력되는 제어 신호 SCNT가 하이로 되어 스위칭 회로(2)에서 제5 MOS 트랜지스터(T5)가 스위치 오프되고 제6 MOS 트랜지스터(T6)가 스위치 온된다. 그 결과, 제 2 전류원 회로(1b)와 캐패시터(C1)이 서로 접속되어 캐패시터(C1)의 방전에 의해 충전-방전 전압 Va를 안정하게 감소시킨다. 계속해서 동일한 동작이 반복된다. 그러므로, 충전-방전 전압 Va가 삼각파로 되며 제 1 임계 전압 VTH와 제 2 임계 전압 VTL간의 차로 표시되는 슈미트 회로(3)의 슈미트 폭 △VT내에서 가역한다. 제어 신호 SCNT 및 출력 회로(4)의 출력 신호 OUT은 시간 t3와 t1간의 차이로 표시되는 캐패시터(C1)의 충전-방전 시간 τ에 의해 결정되는 주파수를 갖는 사각파로 된다. 슈미트 폭 △VT는 충전-방전 시간 τ, 제 1 전류원 회로(1a)및 제 2 전류원 회로(1b)로 결정되는 전류 I 및 캐패시터(C1)의 캐패시터 C에 의해 다음 식으로 주어진다.
제 6 도에서 도시된 발진 회로에서 전원 전압에 대한 발진 주파수의 종속성을 조사하기 위한 회로 시뮬레이터에 의해 시뮬레이션을 행하였다. 이 시뮬레이션 결과의 예가 제 8 도에 도시되어 있다. 제 6 도에서 도시된 발진 회로의 경우, 전원 전압이 2V 미만으로 강하하는 경우에도 발진 주파수가 급속히 변화하지 않는다는 것을 이 시뮬레이션 결과로서 확인하였다.
제3 MOS 트랜지스터(T3)을 사용하여 전류 미러형 제 2 전류원 회로(1b)를 구성함과 함께 제1 MOS 트랜지스터(T1)을 사용하여 전류 미러형 제 1 전류원 회로(1a)를 구성하는 이유는, 제 1 전류원 회로(1a) 및 제 2 전류원 회로(1b)의 전류를 조정하여 p형 및 n형 MOS 트랜지스터의 임계 전압의 편차에 의해 초래되는 슈미트 폭△VT의 변동을 보상함으로써 발진 주파수의 편차를 감소시키려는 것이다.
제 9 도에서 도시된 바와 같이, 본 발명의 발진 회로의 제 2 실시예는 전류 미러형의 전류원 회로(21), 스위칭 회로(22), 캐패시터(C21), 슈미트 회로(23) 및 출력 회로(24)를 포함하는데, 상기 전류원 회로(21)은 제21 p형 MOS 트랜지스터(T21) 및 제21저항기(R21)로 구성되는 정전류원을 사용하여 구성된다. 환언하자면, 전류원 회로(21)에서, 상기 정전류원으로부터 흐르는 전류는 제21 MOS 트랜지스터(T21)과 함께 전류 미러 회로를 형성하는 제22 p형 MOS 트랜지스터(T22)의 게이트로 유입되고, 제21 MOS 트랜지스터(T21)과 함께 전류 미러 회로를 형성하는 제27 p형 MOS 트랜지스터(T27)를 통해 전류 미러 회로를 형성하는 제23 n형 MOS 트랜지스터(T23) 및 제24 n형 MOS 트랜지스터(T24)의 게이트로 유입된다. 그러므로, 이 발진 회로에서, 제22 MOS 트랜지스터(T22)를 통해 캐패시터(C21)을 충전시키기 위한 전류와 제24 MOS 트랜지스터(T24)를 통해 캐패시터(C21)을 방전시키기 위한 전류는 동일하므로, 출력 신호 OUT의 동일한 충격 계수를 50%로 할 수 있다는 장점이 있다.
이 발진 회로의 각 부품의 구조에 대해서는 다음에 기술하기로 한다.
캐패시터(C21)을 충전 및 방전시키기 위한 전류를 결정하는 전류원 회로(21)은 제21 p형 MOS 트랜지스터(T21), 제21저항기(R21), 제22 p형 MOS 트랜지스터(T22), 제23 n형 MOS 트랜지스터(T23), 제24 n형 MOS 트랜지스터(T24) 및 제27 p형 MOS 트랜지스터(T27)을 포함하고 있다. 제21 MOS 트랜지스터(T21)의 소스는 제 1 전원 전압 공급 단자에 접속되어 있고, 게이트 및 드레인은 서로 접속되어 있다. 제21 저항기(R21)의 한 단부는 제21 MOS 트랜지스터(T21)의 드레인에 접속되어 있고, 다른 단부는 접지에 접속되어 있다. 제22 MOS 트랜지스터(T22)의 소스 및 게이트는 제 1 전원 전압 공급 단자 및 제21 MOS 트랜지스터(T21)의 드레인에 각각 접속되어 있다. 제23 MOS 트랜지스터(T23)의 소스는 접지에 접속되어 있고, 게이트 및 드레인은 서로 접속되어 있다. 제24 MOS 트랜지스터(T24)의 소스 및 게이트는 접지, 및 제23 MOS 트랜지스터(T23)의 드레인에 각각 접속되어 있다. 제27 MOS 트랜지스터(T27)의 소스, 게이트 및 드레인은 제 1 전원 전압 공급 단자, 제21 MOS 트랜지스터(T21)의 드레인 및 제23 MOS 트랜지스터(T23)의 드레인에 각각 접속되어 있다.
충전 전류가 전류원 회로(21)로부터 캐패시터(C21)로 흐르거나 방전 전류가 캐패시터(C21)로부터 전류원 회로(21)로 흐르는지의 여부를 결정하는 스위칭 회로(22)는 제25 p형 MOS 트랜지스터(T25) 및 제26 n형 MOS 트랜지스터(T26)으로 구성되어 있다. 제 6 도에 도시된 스위칭 회로(2)에서와 같이, 스위칭 회로(22)는 제어 신호 SCNT가 제 1 레벨 L1인 경우에 전류원 회로(21)로부터 캐패시터(C21)로 충전 전류를 흐르게 하고, 제어 신호 SCNT가 제 2 레벨 L2인 경우에 캐패시터(C21)로 부터 전류원 회로(21)로 방전 전류를 흐르게 하도록 동작한다. 제25 MOS 트랜지스터(T25)의 소스 및 게이트에 대하여 설명하자면, 소스는 제22 MOS 트랜지스터(T22)의 드레인에 접속되어 있고 게이트에는 제어 신호 SCNT가 공급된다. 제26 MOS 트랜지스터(T26)의 소스, 게이트 및 드레인은 제24 MOS 트랜지스터(T24)의 드레인과 제25 MOS 트랜지스터(T25)의 게이트 및 드레인에 각각 접속되어 있다.
충전-방전 전압 Va를 출력하는 캐패시터(C21)은 제 6 도에서 도시된 캐패시터(C1)과 동일한 방식으로 슈미트 회로(23)과 스위칭 회로(22)의 접속점과 접지 사이에 제공된다. 즉, 캐패시터(C21)의 한 단부는 제25 MOS 트랜지스터(T25)의 드레인에 접속되어 있고, 다른 단부는 접지에 접속되어 있다.
제어 신호 SCNT를 발생시키는 슈미트 회로(23)은 제 6 도에서 도시된 슈미트 회로(3)과 상이한 구조를 갖고 있으나, 동일한 방법으로 동작한다. 슈미트 회로(23)은 제 1 임계 전압 VTH를 갖는 제 1 인버터 회로(IV1), 제 2 임계 전압 VTL을 갖는 제 2 인버터 회로(IV2), 제 2 인버터 회로(IV2)의 출력 신호의 극성을 반전시키는 제 3 인버터 회로(IV3), 입력 신호가 제 1 인버터 회로(IV1) 및 제 3 인버터 회로(IV3)의 출력 신호로 구성되는 플립플롭 회로를 형성하는 제 1 의 2NAND 회로(G1)과 제 2 의 2NAND 회로(G2), 및 제 2의 2NAND 회로(G2)의 출력 신호의 극성을 반전시킨 제어 신호 SCNT를 발생시키는 제 4 인버터 회로(IV4)를 포함하고 있다. 그러므로, 슈미트 회로(23)은 제 1 임계 전압 VTH및 제 2 임계 전압 VTL을 갖고 있고, 캐패시터(C21)로부터 입력될 충전-방전 전압 Va가 제 1 임계 전압 VTH이하의 전압으로부터 그 이상의 전압까지 변화하는 경우에 제 1 레벨 L1(하이 레벨)의 제어 신호 SCNT를 발생시키며, 충전-방전 전압 Va가 제 2 임계 전압 VTL이상의 전압으로부터 그 이하의 전압까지 변하는 경우에 제 2 레벨 L2(로우 레벨)의 제어 신호 SCNT를 발생시킨다.
출력 신호 OUT을 발생시키는 출력 회로(24)는 인버터 회로를 포함하고 제 1 의 2NAND 회로(G1)의 출력 신호의 극성을 반전시킨 출력 신호 OUT을 발생시킨다.
이 발진 회로의 동작 설명은 제 6 도에서 도시된 발진 회로의 동작과 동일하므로 생략하기로 한다.
본 발명의 발진 회로의 제 3 실시예에 대해서는 제10도를 참조하여 다음에 기술하기로 한다.
이 발진 회로는 제 1 전류원 회로(1a)로부터 유출되는 전류의 세기를 조정하기 위한 조정 회로(5)를 갖고 있다는 점에서 제 6 도에서 도시된 발진 회로와는 상이하다.
조정 회로(5)는 2개의 p형 MOS 트랜지스터(T18 및 T19) 및 4개의 스위칭 소자(S1 내지 S4)로 구성되어 있다. 제18 MOS 트랜지스터(T18)의 소스 및 드레인은 제 1 전원 전압 공급 단자 및 제2 MOS 트랜지스터(T2)의 게이트에 각각 접속되어 있다. 제19 MOS 트랜지스터(T19)의 소스 및 드레인은 제 1 전원 전압 공급 단자 및 제2 MOS 트랜지스터(T2)의 게이트에 각각 접속되어 있다. 제 1 스위칭 소자(S1)은 제 1 전원 전압 공급 단자와 제18 MOS 트랜지스터(T18)의 게이트 사이에 제공되고, 그 온/오프 스위칭 동작은 외부로부터 입력되는 제 1 제어 신호 ADJ1에 의해 제어된다. 제 2 스위칭 소자(S2)는 제18 MOS 트랜지스터(T18)의 게이트와 드레인 사이에 제공되고, 그 온/오프 스위칭 동작은 외부로부터 입력되는 제 2 제어 신호 ADJ2에 의해 제어된다. 제 3 스위칭 소자(S3)은 제 1 전원 전압 공급 단자와 제19 MOS 트랜지스터(T19)의 게이트 사이에 제공되고, 그 온/오프 스위칭 동작은 외부로부터 입력되는 제 3 제어 신호 ADJ3에 의해 제공된다. 제 4 스위칭 소자(S4)는 제19 MOS 트랜지스터(T19)의 게이트와 드레인 사이에 제공되고, 그 오/오프 스위칭 동작은 외부로부터 입력되는 제 4 제어 신호 ADJ4에 의해 제어된다.
조정 회로(5)가 상기 기술한 바와 같이 구성되기 때문에, 조정 회로(5)는 각각의 제어 신호 ADJ1 내지 ADJ4를 이용하여 각각의 스위칭 소자(S1 내지 S4)의 온/오프 동작을 제어함으로써 MOS 트랜지스터(T18 및 T19)의 각각의 온/오프 스위칭 동작을 제어할 수 있다. 그 결과, 제어 신호 ADJ1 내지 ADJ4에 의해 제2 MOS 트랜지스터(T2)의 게이트로 유입되는 전류의 세기를 조정할 수 있어서, 캐패시터(C1 ; 제 6 도 참조)로 유입되는 충전 전류와 캐패시터(C1)로부터 유출되는 방전 전류 사이의 비를 선택적으로 변화시킬 수 있다. 그러므로, 이 발진 회로를 사용하여, 제조 공정에 기인하여 발생될 수 있는 출력 신호 OUT의 충격 계수 및 발진 주파수의 편차를 보상할 수 있다.
이 발진 회로에서 조정 회로(5)는 제 1 전류원 회로(1a)에만 제공되었지만, 조정 회로(5)는 제 2 전류원 회로(1b)에만 또는 제 1 전류원 회로와 제 2 전류원 회로 모두에 제공될 수 있다. 조정 회로(5)가 제 1 전류원 회로(1a) 및 제 2 전류원 회로(1b) 모두에 제공될 때, 더 미세하고 정밀하게 발진 주파수의 분산 및 출력 신호 OUT의 충격 계수를 보상할 수 있다.
스위칭 소자(S1 내지 S4)의 각각은 트랜지스터, 또는 실리콘으로 제조된 퓨즈(fuse), 또는 EPROM 또는 EEPROM과 같은 비휘발성 메모리, 또는 저항기 소자 및 스위칭 소자의 조합으로 구성될 수 있다.
다음에는 본 발명의 발진 회로의 제 4 실시예에 대해서 제11도를 참조하여 설명하기로 한다.
이 발진 회로는 전류원 회로(1A) 및 2개의 단위 회로(6A 및 6B)를 포함하고 있다. 제 1 출력 신호 OUT1을 출력하는 단위 회로(6A)는 제2 MOS 트랜지스터(T2), 제4 MOS 트랜지스터(T4), 스위칭 회로(2), 캐패시터(C1) 및 슈미트 회로(3)을 포함하는데, 이들 구성 성분 모두는 제 6 도에서 도시된 구성 성분과 동일하다. 제 2 출력 신호 OUT2를 출력하는 단위 회로(6B)는 또한 단위 회로(6A)와 동일한 방식으로 구성된다. 단위 회로(6A)를 구성하는 제2 MOS 트랜지스터(T2) 및 제4 MOS 트랜지스터(T4), 및 단위회로(6B)를 구성하는 동일한 트랜지스터의 동일한 셋트는 전류원 회로(1A)에 의해 모두 동작된다. 전류원 회로(1A)는 제 9 도에서 도시된 전류원 회로(21)과 등가이다.
상기 기술한 이 발진 회로의 구조 때문에, 단위 회로(6A 및 6B)를 구성하는 각각의 캐패시터(C1)의 캐패시티를 변화시키거나, 단위 회로(6A) 및 단위 회로(6B)를 구성하는 제2 MOS 트랜지스터(T2) 및 제4 MOS 트랜지스터(T4)의 각 셋트에 흐르는 전류들 사이의 전류비를 변화시킴으로써 상이한 발진 주파수를 각각 갖는 2개의 출력 신호 OUT1 및 OUT2를 동시에 발생시킬 수 있다.
다음에, 본 발명의 발진 회로의 제 5 실시예에 대해서 제12도를 참조하여 설명하기로 한다.
이 발진 회로는 단위 회로(6C)가 캐패시터(C1)의 충전 및 방전 전류의 세기를 조정하는 조정 회로(5a)를 갖고 있는 것이 제11도에서 도시된 발진 회로와는 상이하다. 1개의 전류원 회로에 다수의 단위 회로(6C)를 접속시킴으로써, 발진 주파수 또는 충격 계수를 외부로부터 각각 제어할 수 있는 다수의 출력 신호를 얻을 수 있다. 그러므로, 발진 회로의 응용 영역을 확장시킬 수 있다.
상기 기술한 바와 같이, 본 발명의 발진 회로의 발진 주파수는 캐패시터의 캐패시티 및 전류원 회로의 저항기 저항에 따라 변할 수 있으나, 1 내지 10pF의 캐패시티를 갖는 캐패시터 및 10 내지 100kΩ의 저항을 갖는 저항기를 사용함으로써 수 MHz 정도의 발진 주파수를 갖는 출력 신호를 얻을 수 있다.
지금까지, 본 발명을 본 발명의 양호한 실시예에 대하여 기술하였지만, 본 분야에 숙련된 기술자들은 본 발명을 여러가지로 실시할 수 있다.

Claims (10)

  1. 발진 회로에 있어서, 충전-방전 전압을 출력하는 캐패시터, 상기 캐패시터내로 유입되는 충전 전류의 세기를 결정하기 위한 전류 미러형의 제 1 전류원 회로, 상기 캐패시터로부터 유출되는 방전 전류의 세기를 결정하기 위한 전류 미러형의 제 2 전류원 회로, 상기 제 1 전류원 회로 또는 상기 제 2 전류원 회로를 상기 캐패시터에 선택적으로 접속시키기 위한 스위칭 회로 및 제1 및 제 2 임계 전압을 갖는 슈미트 회로를 포함하고, 상기 슈미트 회로는 상기 캐패시터로부터 입력되는 상기 충전-방전 전압이 상기 제 1 임계 전압보다 높은 전압으로 전이되는 경우에는 제 1 레벨의 제어 신호를 발생시키고, 상기 충전-방전 전압이 상기 제 2 임계 전압보다 낮은 전압으로 전이되는 경우에는 제 2 레벨의 제어 신호를 발생시키며, 상기 스위칭 회로는 상기 제어 신호가 상기 제 1 레벨인 경우에 상기 제 2 전류원 회로를 상기 캐패시터에 접속시키고 상기 제어 신호가 상기 제 2 레벨인 경우에 상기 제 1 전류원 회로를 상기 캐패시터에 접속시키며, 상기 발진 회로는 제 1 전원 전압 공급 단자 및 제 2 전원 전압 공급 단자를 더 포함하며, 상기 제 1 전류원회로는 게이트와 드레인이 서로 접속되어 있으며, 소스가 상기 제 1 전원 전압 공급 단자에 접속되어 있는 어느 한 전도형의 제 1 트랜지스터와, 한 단이 상기 제 1 트랜지스터의 드레인에 접속되어 있으며 다른 단이 상기 제 2 전원 전압 공급 단자에 접속되어 있는 제 1 저항기와, 소스가 상기 제 1 전원 전압 공급 단자에 접속되어 있으며 게이트가 상기 제 1 트랜지스터의 드레인에 접속되어 있는 상기 어느 한 전도형의 제 2 트랜지스터를 포함하며, 상기 제 2 전류원 회로는 게이트와 드레인이 서로 접속되어 있으며, 소스가 상기 제 2 전원 전압 공급 단자에 접속되어 있는 다른 전도형의 제 3 트랜지스터와, 한 단이 상기 제 3 트랜지스터의 드레인에 접속되어 있으며, 다른 단이 상기 제 1 전원 전압 공급 단자에 접속되어 있는 제 2 저항기와, 소스가 상기 제 2 전원 전압 공급 단자에 접속되어 있으며 게이트가 상기 제 3 트랜지스터의 드레인에 접속되어 있는 상기 다른 전도형의 제 4 트랜지스터를 포함하는 것을 특징으로 하는 발진 회로.
  2. 제 1 항에 있어서, 상기 스위칭 회로는 소스가 상기 제 2 트랜지스터의 드레인에 접속되고 게이트에는 상기 제어 신호가 공급되는 상기 어느 한 전도형의 제 5 트랜지스터 및 게이트 및 드레인이 상기 제 5 트랜지스터의 게이트 및 소스에 각각 접속되고, 소스가 상기 제 4 트랜지스터의 드레인에 접속되는 상기 다른 전도형의 제 6 트랜지스터를 포함하고, 상기 캐패시터는 상기 제 5 트랜지스터의 드레인과 상기 제 2 전원 전압 공급 단자 사이에 제공되는 것을 특징으로 하는 발진 회로.
  3. 제 2 항에 있어서, 상기 제1,제2 및 제 5 트랜지스터는 p형 MOS 트랜지스터이고, 상기 제3,제4 및 제 6 트랜지스터는 n형 MOS 트랜지스터인 것을 특징으로 하는 발진 회로.
  4. 제 3 항에 있어서, 상기 제 2 전원 전압 공급 단자는 접지에 접속되는 것을 특징으로 하는 발진 회로.
  5. 제 1 항 내지 제 4 항중 어느 한 항에 있어서, 상기 제 1 전류원 회로부터 상기 캐패시터로 유입되는 상기 충전 전류의 세기를 조정하기 위한 제 1 조정 회로와 상기 캐패시터로부터 상기 제 2 전류원 회로로 유입되는 상기 방전 전류의 세기를 조정하기 위한 제 2 조정 회로중 적어도 1개를 더 포함하는 것을 특징으로 하는 발진 회로.
  6. 제 5 항에 있어서, 상기 제 1 조정 회로는 온/오프 스위칭 동작이 외부로부터 입력되는 어느 한 제어신호에 의해 제어되는 트랜지스터를 포함하고, 상기 제 2 조정 회로는 온/오프 스위칭 동작이 외부로부터 입력되는 다른 제어 신호에 의해 제어되는 트랜지스터를 포함하는 것을 특징으로 하는 발진 회로.
  7. 발진 회로에 있어서, 충전-방전 전압을 출력하는 캐패시터, 상기 캐패시터로 유입되는 충전 전류의 세기 및 상기 캐패시터로부터 유출되는 방전 전류의 세기를 결정하기 위한 전류 미러형의 전류원 회로, 상기 충전 전류가 상기 전류원 회로로부터 상기 캐패시터로 또는 상기 캐패시터로부터 상기 전류원 회로로 흐르는지를 선택하기 위한 스위칭 회로 및 제1 및 제 2 임계 전압을 갖는 슈미트 회로를 포함하며, 상기 슈미트 회로는 상기 캐패시터로부터 입력되는 상기 충전-방전 전압이 상기 제 1 임계 전압보다 높은 전압으로 전이되는 경우에는 제 1 레벨의 제어 신호를 발생시키고, 상기 충전-방전 전압이 상기 제 2 임계 전압보다 낮은 전압으로 전이되는 경우에는 제 2 레벨의 제어 신호를 발생시키며, 상기 스위칭 회로는 상기 제어 신호가 상기 제 1 레벨인 경우에는 상기 캐패시터로부터 상기 전류원 회로로 사기 방전 전류를 흐르게 하고, 상기 제어 신호가 상기 제 2 레벨인 경우에는 상기 전류원 회로로부터 상기 캐패시터로 상기 충전 전류를 흐르게 하며, 상기 발진 회로는 제 1 전원 전압 공급 단자 및 제 2 전원 전압 공급 단자를 더 포함하며, 상기 전류원 회로는 게이트와 드레인이 서로 접속되고 소스가 상기 제 1 전원 전압 공급 단자에 접속되는 어느 한 전도형의 제 1 트랜지스터, 한 단부가 상기 제 1 트랜지스터의 드레인에 접속되고 다른 단부가 상기 제 2 전원 전압 공급 단자에 접속되는 저항기, 소스가 상기 제 1 전원 전압 공급 단자에 접속되고 게이트가 상기 제 1 트랜지스터의 드레인에 접속되는 상기 어느 한 전도형의 제 2 트랜지스터, 게이트와 드레인이 서로 접속되고 소스가 상기 제 2 전원 전압 공급 단자에 접속되는 다른 전도형의 제 3 트랜지스터, 소스가 상기 제 2 전원 전압 공급 단자에 접속되고 게이트가 상기 제 3 트랜지스터의 드레인에 접속되는 상기 다른 전도형의 제 4 트랜지스터 및 소스, 게이트 및 드레인이 상기 제 1 전원 공급 단자, 상기 제 1 트랜지스터의 드레인 및 상기 제 3 트랜지스터의 드레인에 각각 접속되는 상기 어느 한 전도형의 제 5 트랜지스터를 포함하는 것을 특징으로 하는 발진 회로.
  8. 제 7 항에 있어서, 상기 스위칭 회로는 소스가 상기 제 2 트랜지스터의 드레인에 접속되고 게이트에는 상기 제어 신호가 공급되는 상기 어느 한 전도형의 제 6 트랜지스터 및 소스, 게이트 및 드레인이 상기 제 4 트랜지스터의 드레인, 상기 제 6 트랜지스터의 게이트 및 드레인에 각각 접속되는 상기 다른 전도형의 제 7 트랜지스터를 포함하며, 상기 캐패시터는 상기 제 6 트랜지스터의 드레인과 상기 제 2 전원 전압 공급 단자 사이에 제공되는 것을 특징으로 하는 발진 회로.
  9. 제 8 항에 있어서, 상기 제1, 제2, 제5 및 제 6 트랜지스터는 p형 MOS 트랜지스터이며, 상기 제3, 제4 및 제 7 트랜지스터는 n형 MOS 트랜지스터인 것을 특징으로 하는 발진 회로.
  10. 제 9 항에 있어서, 상기 제 2 전원 전압 공급 단자는 접지에 접속되는 것을 특징으로 하는 발진 회로.
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