JPS6112411B2 - - Google Patents
Info
- Publication number
- JPS6112411B2 JPS6112411B2 JP52065980A JP6598077A JPS6112411B2 JP S6112411 B2 JPS6112411 B2 JP S6112411B2 JP 52065980 A JP52065980 A JP 52065980A JP 6598077 A JP6598077 A JP 6598077A JP S6112411 B2 JPS6112411 B2 JP S6112411B2
- Authority
- JP
- Japan
- Prior art keywords
- level
- inverter
- voltage
- mos transistor
- point
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000010355 oscillation Effects 0.000 claims description 16
- 230000005669 field effect Effects 0.000 claims description 6
- 238000007599 discharging Methods 0.000 claims description 2
- 238000003491 array Methods 0.000 claims 1
- 230000008859 change Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 8
- 230000007704 transition Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
Description
【発明の詳細な説明】
この発明は相補型絶縁ゲート電界効果トランジ
スタ（以下CMOSと略す）を用いた発振回路に関
するものである。
スタ（以下CMOSと略す）を用いた発振回路に関
するものである。
従来CMOSを用いた発振器は第１図に示すよう
な構成である。第１図において、１，２はインバ
ータ、３は抵抗素子、４は容量素子である。第１
図に示した発振器の各部の点Ａ，Ｂ，Ｃの波形を
示すと第２図の如くになる。その動作について簡
単に説明すると、点Ａの電圧がＶDDのとき、すな
わちt1の時点を考える。今、点Ａの電圧をＶAと
すると、ＶA＝ＶDD e-〓〓に従つて減少してい
く。これを曲線a1で示す。ここで、Ｒ、Ｃはそれ
ぞれ抵抗素子３の抵抗値、容量素子４の容量であ
り、ｔは時点t1を基準にした時間である。そし
て、ＶAがインバータ１の遷移電圧ＶTRよりも低
くなつたとき（時点t2）、点Ｂの電圧ＶBはそれま
でのＶSSレベル（0V）からＶDDレベルになる。
従つて、点Ｃの電圧ＶCはそれぞれＶDDレベルか
らＶSSレベルに移り、その電圧の変化が容量素子
４をとおして点Ａに伝えられ、ＶAはＶSSレベル
となる。そうすると、容量素子４はＲとＣにより
定まる時定数で充電されていき、すなわち、ＶA
は曲線a2で示される曲線に従つて上昇していく。
そのときの充電特性はＶA＝ＶDD（ｉ−e-〓〓）
で表わされる。こゝで、ｔは時点t2を基準にした
時間である。そして時点t3でＶAがインバータ１
の遷移電圧ＶTRの電圧になるとインバータ１の出
力の点Ｂの電圧が反転し、時点t1と同じ状態にも
どる。以下時点t3，t5，………の順にこれをくり
返す。従つて、第１図に示した発振器の周期T0
は T0＝−RC〔ｌo（ＶＤＤ−ＶＴＲ）／ＶＤＤ＋ｌoＶＴＲ
／ＶＤＤ〕 で表わされ、発振周波数f0は で与えられる。ＶTR／ＶDDが一定であれば、電源
電圧ＶDDに対して安定な周波数が得られる。
な構成である。第１図において、１，２はインバ
ータ、３は抵抗素子、４は容量素子である。第１
図に示した発振器の各部の点Ａ，Ｂ，Ｃの波形を
示すと第２図の如くになる。その動作について簡
単に説明すると、点Ａの電圧がＶDDのとき、すな
わちt1の時点を考える。今、点Ａの電圧をＶAと
すると、ＶA＝ＶDD e-〓〓に従つて減少してい
く。これを曲線a1で示す。ここで、Ｒ、Ｃはそれ
ぞれ抵抗素子３の抵抗値、容量素子４の容量であ
り、ｔは時点t1を基準にした時間である。そし
て、ＶAがインバータ１の遷移電圧ＶTRよりも低
くなつたとき（時点t2）、点Ｂの電圧ＶBはそれま
でのＶSSレベル（0V）からＶDDレベルになる。
従つて、点Ｃの電圧ＶCはそれぞれＶDDレベルか
らＶSSレベルに移り、その電圧の変化が容量素子
４をとおして点Ａに伝えられ、ＶAはＶSSレベル
となる。そうすると、容量素子４はＲとＣにより
定まる時定数で充電されていき、すなわち、ＶA
は曲線a2で示される曲線に従つて上昇していく。
そのときの充電特性はＶA＝ＶDD（ｉ−e-〓〓）
で表わされる。こゝで、ｔは時点t2を基準にした
時間である。そして時点t3でＶAがインバータ１
の遷移電圧ＶTRの電圧になるとインバータ１の出
力の点Ｂの電圧が反転し、時点t1と同じ状態にも
どる。以下時点t3，t5，………の順にこれをくり
返す。従つて、第１図に示した発振器の周期T0
は T0＝−RC〔ｌo（ＶＤＤ−ＶＴＲ）／ＶＤＤ＋ｌoＶＴＲ
／ＶＤＤ〕 で表わされ、発振周波数f0は で与えられる。ＶTR／ＶDDが一定であれば、電源
電圧ＶDDに対して安定な周波数が得られる。
しかし、第１図の発振器を集積回路に内蔵した
場合には、Ａ，Ｂ，Ｃの各点は端子として外に出
す必要があり、そのため発振器のみに必要な端子
数は３端子になる。しかるに、集積回路の小型化
および原価低減に関していえば、できる限り端子
数を減らす方が望ましい。
場合には、Ａ，Ｂ，Ｃの各点は端子として外に出
す必要があり、そのため発振器のみに必要な端子
数は３端子になる。しかるに、集積回路の小型化
および原価低減に関していえば、できる限り端子
数を減らす方が望ましい。
この場合、１ピンで発振器を構成するには第３
図に示すようなものが考えられる。その動作を簡
単に説明すると、第３図において、１１，１２は
インバータ、１３はＮチヤネルのMOSトランジ
スタである。まず、点Ｄの電圧ＶDがＶSSレベル
（0V）のときは、点Ｅおよび点Ｆの電圧はそれぞ
れＶDDおよびＶSSレベルとなり、MOSトランジ
スタ１３はオフしている。従つて、抵抗素子３を
通して容量素子４は充電され、点Ｄの電圧は、第
４図のＤのd1に示す曲線に従つて上昇する。そし
て、インバータ１１の遷移電圧に達するとインバ
ータ１１の出力が反転し、点Ｅの電圧はＶSSレベ
ルになる。従つて、点Ｆの電圧はＶDDレベルにな
りMOSトランジスタ１３はオンし、容量素子４
の電荷が放電され、第４図の曲線d2のように電圧
が下降する。電圧が下降すると、再びインバータ
１１の出力が反転し、従つて、インバータ１２の
出力も反転し、MOSトランジスタ１３がオフに
なり、第４図のＤの曲線d3の如く充電が行われ
る。上記のことがくり返され発振器が行われる。
しかし、この方法であると、放電している間、す
なわち、MOSトランジスタ１３がオンしている
時間はインバータ１１および１２の遅延時間のみ
であり、点Ｄの電圧が十分にＶSSレベルになるま
で放電しきれないで、再び充電されることにな
る。しかるに、電源電圧によりインバータ１１お
よび１２の遅延時間は変化し、かつMOSトラン
ジスタ１３のゲートすなわち点Ｆの電圧および電
源電圧も変化するので、電源電圧に対する周波数
の安定性が非常に悪くなる。また、抵抗素子３お
よび容量素子４により定められた発振周波数を得
ることができない。
図に示すようなものが考えられる。その動作を簡
単に説明すると、第３図において、１１，１２は
インバータ、１３はＮチヤネルのMOSトランジ
スタである。まず、点Ｄの電圧ＶDがＶSSレベル
（0V）のときは、点Ｅおよび点Ｆの電圧はそれぞ
れＶDDおよびＶSSレベルとなり、MOSトランジ
スタ１３はオフしている。従つて、抵抗素子３を
通して容量素子４は充電され、点Ｄの電圧は、第
４図のＤのd1に示す曲線に従つて上昇する。そし
て、インバータ１１の遷移電圧に達するとインバ
ータ１１の出力が反転し、点Ｅの電圧はＶSSレベ
ルになる。従つて、点Ｆの電圧はＶDDレベルにな
りMOSトランジスタ１３はオンし、容量素子４
の電荷が放電され、第４図の曲線d2のように電圧
が下降する。電圧が下降すると、再びインバータ
１１の出力が反転し、従つて、インバータ１２の
出力も反転し、MOSトランジスタ１３がオフに
なり、第４図のＤの曲線d3の如く充電が行われ
る。上記のことがくり返され発振器が行われる。
しかし、この方法であると、放電している間、す
なわち、MOSトランジスタ１３がオンしている
時間はインバータ１１および１２の遅延時間のみ
であり、点Ｄの電圧が十分にＶSSレベルになるま
で放電しきれないで、再び充電されることにな
る。しかるに、電源電圧によりインバータ１１お
よび１２の遅延時間は変化し、かつMOSトラン
ジスタ１３のゲートすなわち点Ｆの電圧および電
源電圧も変化するので、電源電圧に対する周波数
の安定性が非常に悪くなる。また、抵抗素子３お
よび容量素子４により定められた発振周波数を得
ることができない。
この発明は、このような点にかんがみなされた
もので、集積回路に内蔵した場合、１つの端子し
か必要とせず、かつ電源電圧の変動に対して安定
な発振周波数を得ることができる発振器を提供す
るものである。以下、この発明について説明す
る。
もので、集積回路に内蔵した場合、１つの端子し
か必要とせず、かつ電源電圧の変動に対して安定
な発振周波数を得ることができる発振器を提供す
るものである。以下、この発明について説明す
る。
第５図はこの発明の一実施例を示すもので、３
は抵抗素子、４は容量素子、１１，１２，１４，
１５はインバータ、１３はＮチヤネルのMOSト
ランジスタである。ただし、インバータ１４は
“Ｈ”レベルから“Ｌ”レベルの入力の変化に対
しては早く出力にその変化も伝えるが、“Ｌ”レ
ベルから“Ｈ”レベルの入力の変化に対しては遅
く出力にその変化を伝えるインバータである。ま
た、インバータ１５は逆に“Ｌ”レベルから
“Ｈ”レベルの入力に対しては早く出力にその変
化を伝えるが、“Ｈ”レベルから“Ｌ”レベルの
入力の変化に対しては遅く出力にその変化を伝え
るインバータである。ここでは、インバータ１４
と１５とで“Ｈ”レベルから“Ｌ”レベルの入力
変化は早く伝えるが“Ｌ”レベルから“Ｈ”レベ
ルの入力変化は遅く伝える一種の遅延回路を構成
している。また、第６図は第５図の各部の波形を
示している。
は抵抗素子、４は容量素子、１１，１２，１４，
１５はインバータ、１３はＮチヤネルのMOSト
ランジスタである。ただし、インバータ１４は
“Ｈ”レベルから“Ｌ”レベルの入力の変化に対
しては早く出力にその変化も伝えるが、“Ｌ”レ
ベルから“Ｈ”レベルの入力の変化に対しては遅
く出力にその変化を伝えるインバータである。ま
た、インバータ１５は逆に“Ｌ”レベルから
“Ｈ”レベルの入力に対しては早く出力にその変
化を伝えるが、“Ｈ”レベルから“Ｌ”レベルの
入力の変化に対しては遅く出力にその変化を伝え
るインバータである。ここでは、インバータ１４
と１５とで“Ｈ”レベルから“Ｌ”レベルの入力
変化は早く伝えるが“Ｌ”レベルから“Ｈ”レベ
ルの入力変化は遅く伝える一種の遅延回路を構成
している。また、第６図は第５図の各部の波形を
示している。
次に、第５図の発振器の動作について説明す
る。まず、点Ｄの電圧が0V（ＶSSレベル）のと
きを考えると、点Ｇ，ＩはＶDDレベルであり、点
Ｈ，ＦはＶSSレベルである。従つて、Ｎチヤネル
のMOSトランジスタ１３のゲートは0Vが印加さ
れておりMOSトランジスタ１３はオフ状態であ
り、それゆえ容量素子４は抵抗素子３を通して充
電され、点Ｄの電圧ＶDは上昇していく。その特
性は第６図のＤで示す曲線d1′の部分で表わされ
る。すなわち、ＶDが0Vのときを時間の基準、す
なわちｔ＝０とするとＶDは で表わされる。第(1)式に従つてＶDが上昇し、ＶD
がインバータ１１の遷移電圧ＶTR以上になつたと
き、インバータ１１の出力の点Ｇの電圧は反転
し、ＶSSレベルになる。この変化はインバータ１
４および１５を通してすばやくインバータ１２の
入力の点Ｉに伝えられ、インバータ１１の出力の
点Ｇの電圧はＶSSレベルになる。インバータ１２
の出力はMOSトランジスタ１３のゲートに加え
られているため、MOSトランジスタ１３はオン
状態となり、容量素子４の電荷はMOSトランジ
スタ１３を通して第６図にＤの曲線d′2の如く放
電される。このときＶDはすぐに下がるのでイン
バータ１１の出力の点Ｇの電圧は反転、すなわち
ＶSSレベルからＶDDレベルになる。しかし、イン
バータ１４と１５はＶSSレベルからＶDDレベルの
変化を伝えるのを遅くするため、入力の点Ｉの電
圧がＶSSレベルからＶDDレベルになるのはインバ
ータ１４と１５の遅延時間だけ遅くなる。従つ
て、その遅延時間の間MOSトランジスタ１３は
オンのままであり、その間に容量素子４の電荷を
十分に放電することができる。すなわち、ＶDは
ＶSSレベルになる。インバータ１４と１５の遅延
時間後、入力の点Ｉの電圧はＶDDレベルになり、
従つて点Ｆの電圧はＶSSレベルになり、MOSト
ランジスタ１３がオフ状態になり再び抵抗素子３
を通して充電が始まり、最初の状態にもどる。以
上のことがくり返され発振が持続していくのであ
り、第６図の曲線d2′の期間が曲線d1′の期間に比
べて短かくしておけば、すなわち容量素子４の電
荷をMOSトランジスタ１３が放電する時間およ
びインバータ１４と１５の遅延時間を必要とする
発振周期に比べて十分短くしておけば、発振周期
をT0とすると、次の式が成り立つ。
る。まず、点Ｄの電圧が0V（ＶSSレベル）のと
きを考えると、点Ｇ，ＩはＶDDレベルであり、点
Ｈ，ＦはＶSSレベルである。従つて、Ｎチヤネル
のMOSトランジスタ１３のゲートは0Vが印加さ
れておりMOSトランジスタ１３はオフ状態であ
り、それゆえ容量素子４は抵抗素子３を通して充
電され、点Ｄの電圧ＶDは上昇していく。その特
性は第６図のＤで示す曲線d1′の部分で表わされ
る。すなわち、ＶDが0Vのときを時間の基準、す
なわちｔ＝０とするとＶDは で表わされる。第(1)式に従つてＶDが上昇し、ＶD
がインバータ１１の遷移電圧ＶTR以上になつたと
き、インバータ１１の出力の点Ｇの電圧は反転
し、ＶSSレベルになる。この変化はインバータ１
４および１５を通してすばやくインバータ１２の
入力の点Ｉに伝えられ、インバータ１１の出力の
点Ｇの電圧はＶSSレベルになる。インバータ１２
の出力はMOSトランジスタ１３のゲートに加え
られているため、MOSトランジスタ１３はオン
状態となり、容量素子４の電荷はMOSトランジ
スタ１３を通して第６図にＤの曲線d′2の如く放
電される。このときＶDはすぐに下がるのでイン
バータ１１の出力の点Ｇの電圧は反転、すなわち
ＶSSレベルからＶDDレベルになる。しかし、イン
バータ１４と１５はＶSSレベルからＶDDレベルの
変化を伝えるのを遅くするため、入力の点Ｉの電
圧がＶSSレベルからＶDDレベルになるのはインバ
ータ１４と１５の遅延時間だけ遅くなる。従つ
て、その遅延時間の間MOSトランジスタ１３は
オンのままであり、その間に容量素子４の電荷を
十分に放電することができる。すなわち、ＶDは
ＶSSレベルになる。インバータ１４と１５の遅延
時間後、入力の点Ｉの電圧はＶDDレベルになり、
従つて点Ｆの電圧はＶSSレベルになり、MOSト
ランジスタ１３がオフ状態になり再び抵抗素子３
を通して充電が始まり、最初の状態にもどる。以
上のことがくり返され発振が持続していくのであ
り、第６図の曲線d2′の期間が曲線d1′の期間に比
べて短かくしておけば、すなわち容量素子４の電
荷をMOSトランジスタ１３が放電する時間およ
びインバータ１４と１５の遅延時間を必要とする
発振周期に比べて十分短くしておけば、発振周期
をT0とすると、次の式が成り立つ。
第２式よりT0を求めると、
T0＝−RClo（１−ＶＴＲ／ＶＤＤ） ………(3)
となり発振周波数f0は
となる。CMOSのインバータの遷移電圧ＶTRは一
般に電源電圧とＮチヤネルのMOSトランジスタ
とＰチヤネルのMOSトランジスタのしきい電圧
（ＶTNとＶTP）およびコンダクタンス（βNとβ
P）とにより決定され、 で表わされる。トランジスタの大きさ、プロセス
パラメータによりβN、βPは決定されるので、 つまり、β（Ｎ、Ｐ）＝μ×εｏｘ×εｏ×ｗＷ／Ｔ
ｏｘ×Ｌ μ＝移動度（電子、ホール等の） εox＝酸化膜の誘電率 εｏ＝真空の誘電率 Ｗ＝トランジスタのゲート幅 Tox＝ゲート酸化膜の厚さ Ｌ＝トランジスタのゲート長 ここではβN＝βPになるように設計すると、 ＶTR＝１／２ＶDD（１−｜ＶＴＰ｜／ＶＤＤ＋ＶＴＮ
／ＶＤＤ） ………(6) となる。しかるにＶDDに比べてＶTN−｜ＶTP｜は
十分小さいので、(6)式はＶTR＝１／２ＶDDとなり、こ れを第(3)式に代入すると、 f0＝１．４４／ＲＣ ………(7) となる。すなわちＶDDの変化に対して発振周波数
が安定発振器が与えられたことになる。
般に電源電圧とＮチヤネルのMOSトランジスタ
とＰチヤネルのMOSトランジスタのしきい電圧
（ＶTNとＶTP）およびコンダクタンス（βNとβ
P）とにより決定され、 で表わされる。トランジスタの大きさ、プロセス
パラメータによりβN、βPは決定されるので、 つまり、β（Ｎ、Ｐ）＝μ×εｏｘ×εｏ×ｗＷ／Ｔ
ｏｘ×Ｌ μ＝移動度（電子、ホール等の） εox＝酸化膜の誘電率 εｏ＝真空の誘電率 Ｗ＝トランジスタのゲート幅 Tox＝ゲート酸化膜の厚さ Ｌ＝トランジスタのゲート長 ここではβN＝βPになるように設計すると、 ＶTR＝１／２ＶDD（１−｜ＶＴＰ｜／ＶＤＤ＋ＶＴＮ
／ＶＤＤ） ………(6) となる。しかるにＶDDに比べてＶTN−｜ＶTP｜は
十分小さいので、(6)式はＶTR＝１／２ＶDDとなり、こ れを第(3)式に代入すると、 f0＝１．４４／ＲＣ ………(7) となる。すなわちＶDDの変化に対して発振周波数
が安定発振器が与えられたことになる。
次に、第５図におけるインバータ１４および１
５の構成方法について簡単に説明する。これらの
インバータの構成方法は、CMOSインバータを構
成しているトランジスタの相互コンダクタンスｇ
nの値をＰチヤネルのMOSトランジスタとチヤネ
ルのMOSトランジスタとで差をつけておけばよ
い。すなわち、ＰチヤネルのMOSトランジスタ
のｇnを大きくし、ＮチヤネルのMOSトランジス
タのｇnを小さくすると、そのインバータの出力
はＶSSレベルからＶDDレベルになるのは早いが、
ＶDDレベルからＶSSレベルになるのは遅くなる。
逆に、ＰチヤネルのMOSトランジスタのｇnを小
さくし、ＮチヤネルのMOSトランジスタのｇnを
大きくすると、そのインバータの出力はＶDDレベ
ルからＶSSレベルになるのは早いが、ＶSSレベル
からＶDDレベルになるのが遅くなる。これにより
目的とするCMOSインバータを得ることができ
る。
５の構成方法について簡単に説明する。これらの
インバータの構成方法は、CMOSインバータを構
成しているトランジスタの相互コンダクタンスｇ
nの値をＰチヤネルのMOSトランジスタとチヤネ
ルのMOSトランジスタとで差をつけておけばよ
い。すなわち、ＰチヤネルのMOSトランジスタ
のｇnを大きくし、ＮチヤネルのMOSトランジス
タのｇnを小さくすると、そのインバータの出力
はＶSSレベルからＶDDレベルになるのは早いが、
ＶDDレベルからＶSSレベルになるのは遅くなる。
逆に、ＰチヤネルのMOSトランジスタのｇnを小
さくし、ＮチヤネルのMOSトランジスタのｇnを
大きくすると、そのインバータの出力はＶDDレベ
ルからＶSSレベルになるのは早いが、ＶSSレベル
からＶDDレベルになるのが遅くなる。これにより
目的とするCMOSインバータを得ることができ
る。
次に、第７図に示すこの発明の第二の実施例に
ついて説明する。第７図において、３１はｐチヤ
ネルのMOSトランジスタである。すなわち第５
図に示す発振回路の抵抗素子３としてＰチヤネル
のMOSトランジスタを用いる。一般にMOSトラ
ンジスタはゲート電圧によりｇnが変化するの
で、第(3)あるいは第(4)式における抵抗素子３の値
Ｒをトランジスタ３１のゲート電圧でかえること
ができ、従つてMOSトランジスタ３１のゲート
電圧をかえることにより、発振周波数f0を変化さ
せることができる。すなわち、第７図に示した発
振回路は電圧制御発振器（VCO）となる。また
このMOSトランジスタはCMOS ICに容易に内蔵
することができる。
ついて説明する。第７図において、３１はｐチヤ
ネルのMOSトランジスタである。すなわち第５
図に示す発振回路の抵抗素子３としてＰチヤネル
のMOSトランジスタを用いる。一般にMOSトラ
ンジスタはゲート電圧によりｇnが変化するの
で、第(3)あるいは第(4)式における抵抗素子３の値
Ｒをトランジスタ３１のゲート電圧でかえること
ができ、従つてMOSトランジスタ３１のゲート
電圧をかえることにより、発振周波数f0を変化さ
せることができる。すなわち、第７図に示した発
振回路は電圧制御発振器（VCO）となる。また
このMOSトランジスタはCMOS ICに容易に内蔵
することができる。
以上、第一実施例、第二実施例とともに発振回
路の放電用トランジスタをＮチヤネルのMOSト
ランジスタで構成したが、第三の実施例として、
第８図の如くＰチヤネルのMOSトランジスタ３
２で構成することも可能である。この場合、第７
図の実施例におけるインバータ１４と１５の順序
を入れかえる必要がある。すなわち、インバータ
１４と１５によりＶSSレベルからＶDDレベルに変
化する信号は早く出力の点Ｉに伝えるが、ＶDDレ
ベルからＶSSレベルに変化する信号は遅く伝える
必要がある。
路の放電用トランジスタをＮチヤネルのMOSト
ランジスタで構成したが、第三の実施例として、
第８図の如くＰチヤネルのMOSトランジスタ３
２で構成することも可能である。この場合、第７
図の実施例におけるインバータ１４と１５の順序
を入れかえる必要がある。すなわち、インバータ
１４と１５によりＶSSレベルからＶDDレベルに変
化する信号は早く出力の点Ｉに伝えるが、ＶDDレ
ベルからＶSSレベルに変化する信号は遅く伝える
必要がある。
また、第三の実施例における抵抗素子３にＮチ
ヤネルのMOSトランジスタ３３を用いることに
より、第９図に示す第四実施例を構成することが
できる。
ヤネルのMOSトランジスタ３３を用いることに
より、第９図に示す第四実施例を構成することが
できる。
以上詳細に説明したように、この発明は、互い
のコンダクタンスが実質的に等しい相異なるチヤ
ネル形のMOSトランジスタからなり、“Ｈ”レベ
ルから“Ｌ”レベルへの変化、あるいは、“Ｌ”
レベルから“Ｈ”レベルへの変化のどちらか一方
の伝達を早く伝え、他方の伝達を伝える四段以上
偶数段のインバータ列を用い、この出力でコンデ
ンサの充放電を行わせるMOSトランジスタを制
御するようにしたので、集積回路において、外付
端子を１端子必要とするだけで電源電圧の変化に
対し、周波数の安定な発振器を構成することがで
き、また、外付抵抗をMOSトランジスタにかえ
ることにより、容易に電圧制御発振器を構成する
ことができる利点がある。
のコンダクタンスが実質的に等しい相異なるチヤ
ネル形のMOSトランジスタからなり、“Ｈ”レベ
ルから“Ｌ”レベルへの変化、あるいは、“Ｌ”
レベルから“Ｈ”レベルへの変化のどちらか一方
の伝達を早く伝え、他方の伝達を伝える四段以上
偶数段のインバータ列を用い、この出力でコンデ
ンサの充放電を行わせるMOSトランジスタを制
御するようにしたので、集積回路において、外付
端子を１端子必要とするだけで電源電圧の変化に
対し、周波数の安定な発振器を構成することがで
き、また、外付抵抗をMOSトランジスタにかえ
ることにより、容易に電圧制御発振器を構成する
ことができる利点がある。
第１図は従来の発振回路を示す図、第２図はそ
の各部の波形図、第３図は他の従来例を示す回路
図、第４図はその各部の波形図、第５図はこの発
明の第一実施例を示す回路図、第６図は第５図の
各部の波形図、第７図、第８図、第９図はこの発
明の第二、第三、第四の各実施例を示す回路図で
ある。 図中、３は抵抗素子、４は容量素子、１１，１
２，１４，１５はインバータ、１３，３１，３
２，３３はMOSトランジスタである。なお、図
中の同一符号は同一または相当部分を示す。
の各部の波形図、第３図は他の従来例を示す回路
図、第４図はその各部の波形図、第５図はこの発
明の第一実施例を示す回路図、第６図は第５図の
各部の波形図、第７図、第８図、第９図はこの発
明の第二、第三、第四の各実施例を示す回路図で
ある。 図中、３は抵抗素子、４は容量素子、１１，１
２，１４，１５はインバータ、１３，３１，３
２，３３はMOSトランジスタである。なお、図
中の同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 互いのコンダクタンスが実質的に等しい相異
なるチヤネル形の絶縁ゲート電界効果トランジス
タからなり、“Ｈ”レベルから“Ｌ”レベルへの
変化あるいは“Ｌ”レベルから“Ｈ”レベルへの
変化のどちらか一方の変化を早く伝え、他方の変
化を遅く伝える少なくとも四段のインバータ列、
上記インバータ列の入力点に抵抗素子とともに接
続された容量素子、及び上記容量素子の充電また
は放電を制御するように接続された制御用絶縁ゲ
ート電界効果トランジスタを備え、上記インバー
タ列の出力点を上記制御用絶縁ゲート電界効果ト
ランジスタのゲートに接続したことを特徴とする
発振回路。 ２ 抵抗素子は絶縁ゲート電界効果トランジスタ
で構成されており、この絶縁ゲート電界効果トラ
ンジスタの入力電圧を可変にすることにより周波
数を変化させるようにしたことを特徴とする特許
請求の範囲第１項記載の発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6598077A JPS54848A (en) | 1977-06-03 | 1977-06-03 | Oscillator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6598077A JPS54848A (en) | 1977-06-03 | 1977-06-03 | Oscillator circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54848A JPS54848A (en) | 1979-01-06 |
| JPS6112411B2 true JPS6112411B2 (ja) | 1986-04-08 |
Family
ID=13302648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6598077A Granted JPS54848A (en) | 1977-06-03 | 1977-06-03 | Oscillator circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54848A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE602006018153D1 (de) * | 2005-08-24 | 2010-12-23 | Nxp Bv | Integrierter rc-oszillator mit hoher frequenzstabilität insbesondere für ein integriertes schaltnetzteil |
-
1977
- 1977-06-03 JP JP6598077A patent/JPS54848A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54848A (en) | 1979-01-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4943745A (en) | Delay circuit for semiconductor integrated circuit devices | |
| US4617529A (en) | Ring oscillator with delay element and potential pulling circuit | |
| US6825735B2 (en) | Power supply voltage and temperature-independent RC oscillator using controllable Schmitt trigger | |
| EP0322047A2 (en) | Ring oscillator | |
| US4316158A (en) | R-C Oscillators using plural inverters | |
| JPH0159772B2 (ja) | ||
| JPH031609A (ja) | 電源電圧に無関係な周波数を有するリング発振器 | |
| JP2931843B2 (ja) | Ｍｏｓ集積回路への電圧印加回路 | |
| JPH04135311A (ja) | 半導体集積回路 | |
| JP3186267B2 (ja) | クロック発生回路 | |
| US6211744B1 (en) | Ring oscillator having an externally adjustable variable frequency | |
| US20050104635A1 (en) | Power-on reset circuit | |
| JP3963421B2 (ja) | 制御発振システムとその方法 | |
| JPS6112411B2 (ja) | ||
| JPS6143896B2 (ja) | ||
| JP2022156805A (ja) | 遅延回路、及び遅延回路の制御方法 | |
| JP2874613B2 (ja) | アナログ遅延回路 | |
| EP1564886A1 (en) | Time-delay circuit | |
| JPH09135157A (ja) | パワーオンリセット回路 | |
| JPH05268002A (ja) | 電圧制御発振器 | |
| JPH0159773B2 (ja) | ||
| JP3156323B2 (ja) | 発振回路 | |
| KR0139906B1 (ko) | 신호지연회로 및 그 회로를 이용한 클럭신호발생회로 | |
| JPH0514166A (ja) | Ｃｍｏｓ論理回路 | |
| CN114244277A (zh) | 一种精确控制占空比的集成振荡器 |