WO2010016167A1 - 基準周波数生成回路、半導体集積回路、電子機器 - Google Patents

基準周波数生成回路、半導体集積回路、電子機器 Download PDF

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WO2010016167A1
WO2010016167A1 PCT/JP2009/001270 JP2009001270W WO2010016167A1 WO 2010016167 A1 WO2010016167 A1 WO 2010016167A1 JP 2009001270 W JP2009001270 W JP 2009001270W WO 2010016167 A1 WO2010016167 A1 WO 2010016167A1
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WO
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signal
circuit
oscillation
voltage
signal level
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PCT/JP2009/001270
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English (en)
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徳永祐介
崎山史朗
松本秋憲
道正志郎
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パナソニック株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K4/00—Generating pulses having essentially a finite slope or stepped portions
    • H03K4/06—Generating pulses having essentially a finite slope or stepped portions having triangular shape
    • H03K4/08—Generating pulses having essentially a finite slope or stepped portions having triangular shape having sawtooth shape
    • H03K4/48—Generating pulses having essentially a finite slope or stepped portions having triangular shape having sawtooth shape using as active elements semiconductor devices
    • H03K4/50—Generating pulses having essentially a finite slope or stepped portions having triangular shape having sawtooth shape using as active elements semiconductor devices in which a sawtooth voltage is produced across a capacitor
    • H03K4/501—Generating pulses having essentially a finite slope or stepped portions having triangular shape having sawtooth shape using as active elements semiconductor devices in which a sawtooth voltage is produced across a capacitor the starting point of the flyback period being determined by the amplitude of the voltage across the capacitor, e.g. by a comparator

Definitions

  • the present invention relates to a reference frequency generation circuit that generates a reference clock, and more particularly to oscillation control in the reference frequency generation circuit.
  • a clock generation circuit such as a PLL or DLL generates a clock having a desired frequency based on a reference frequency.
  • a circuit for generating the reference frequency an RC oscillator including a resistor and a capacitor and an IC oscillator including a current source and a capacitor are known.
  • Such an oscillator can be broadly classified into a single type disclosed in Patent Document 1, Patent Document 2, and the like, and a differential type disclosed in Patent Document 3, Patent Document 4, and the like.
  • FIG. 24A shows a configuration of a conventional single-type reference frequency generation circuit disclosed in Patent Document 1.
  • the oscillation circuit 81 outputs an oscillation signal OSC by charging / discharging the capacitor C.
  • the oscillation control circuit 82 outputs a reference clock CK to control the charge / discharge operation of the oscillation circuit 81.
  • the reference clock CK changes from the low level to the high level. As a result, the capacitor C is discharged and the signal level of the oscillation signal OSC decreases. After a predetermined time has elapsed, the reference clock CK transitions from a high level to a low level. As a result, the capacitor C is charged and the signal level of the oscillation signal OSC increases. In this way, the reference clock CK having a frequency corresponding to the time constant of the oscillation circuit 81 is generated.
  • FIG. 25A shows a configuration of a conventional differential reference frequency generation circuit disclosed in Patent Document 3.
  • the oscillation circuit 91 outputs oscillation signals OSC1 and OSC2 by charging / discharging the capacitors C1 and C2, respectively.
  • the oscillation control circuit 92 outputs reference clocks CK1 and CK2 to control the charge / discharge operation of the oscillation circuit 91.
  • the reference clock CK1 changes from low level to high level
  • the reference clock CK2 changes from high level to low level.
  • the capacitor C1 is discharged to reduce the signal level of the oscillation signal OSC1
  • the capacitor C2 is charged to increase the signal level of the oscillation signal OSC2.
  • the reference clock CK1 changes from high level to low level
  • the reference clock CK2 changes from low level to high level.
  • the signal level of the oscillation signal OSC1 (or OSC2) reaches a predetermined voltage. Then, after the response time ⁇ t of the oscillation control circuit 92 elapses, the signal levels of the reference clocks CK1 and CK2 transition. Therefore, the frequencies of the reference clocks CK1 and CK2 fluctuate not only due to the transient time Tic (time until the signal level of the oscillation signal reaches the predetermined voltage) but also depending on the delay time (response time ⁇ t).
  • the frequency of the reference clock CK varies not only with the transient time Tic but also with the delay time (response time ⁇ t and reset time ⁇ T).
  • Such delay time is not a fixed time, but changes due to changes in the surrounding environment (for example, temperature change, power supply voltage change, etc.). Therefore, it has been very difficult to stabilize the frequency of the reference clock. Further, as the frequency of the reference clock is increased, the ratio of the delay time to the transient time is increased, and the fluctuation of the frequency of the reference clock becomes remarkable. In order to reduce the effect of such delay time, the power supply amount of the oscillation control circuit must be increased to shorten the response time of the oscillation control circuit. The power consumption of the frequency generation circuit increases.
  • an object of the present invention is to suppress the frequency fluctuation of the reference clock caused by the fluctuation of the delay time in the reference frequency generation circuit.
  • the reference frequency generation circuit is a circuit that generates a reference clock, and increases the signal level of the first oscillation signal in response to the transition of the signal level of the reference clock.
  • An oscillation circuit that alternately performs an operation of decreasing the signal level of the second oscillation signal and an operation of increasing the signal level of the second oscillation signal and decreasing the signal level of the first oscillation signal; When it is detected that the signal level of the first oscillation signal has reached the comparison voltage, the signal level of the reference clock is shifted to the first logic level, and the signal level of the second oscillation signal has reached the comparison voltage.
  • the oscillation control circuit for transitioning the signal level of the reference clock to the second logic level when detected, and the power of each of the first and second oscillation signals. As the difference between the signal level and the reference voltage of the intermediate signal is decreased to, and a reference control circuit for increasing or decreasing the reference voltage.
  • the reference frequency generation circuit by performing feedback control so that the respective powers of the first and second oscillation signals are constant, the frequency variation of the reference clock due to the delay time variation can be suppressed. Thereby, the frequency of the reference clock can be increased while suppressing an increase in power consumption. Furthermore, since the noise component lower than the loop band is attenuated by performing feedback control, the low frequency noise in the reference frequency generation circuit can be reduced. Thereby, the resonance characteristic (Q value) of the reference frequency generation circuit can be improved, and the frequency variation of the reference clock can be reduced.
  • the reference frequency generation circuit is a circuit that generates a reference clock, and increases the signal level of the oscillation signal in response to the transition of the signal level of the reference clock.
  • An oscillation circuit that alternately performs an operation for reducing the signal level of the oscillation signal, and detecting that the signal level of the oscillation signal has reached the comparison voltage causes the signal level of the reference clock to transition to the first logic level.
  • the difference between the reference voltage and the oscillation control circuit that changes the signal level of the reference clock to the second logic level after a lapse of a predetermined time and the signal level of the intermediate signal proportional to the power of the oscillation signal is reduced.
  • a reference control circuit for increasing or decreasing the comparison voltage.
  • the reference frequency generation circuit by performing feedback control so that the power of the oscillation signal becomes constant, it is possible to suppress the frequency variation of the reference clock caused by the variation in delay time. As a result, the frequency of the reference clock can be increased while suppressing an increase in power consumption, compared to a conventional single-type reference frequency generation circuit. In addition, the frequency variation of the reference clock can be reduced.
  • FIG. 1 is a diagram illustrating a configuration example of a reference frequency generation circuit according to the first embodiment.
  • FIG. 2 is a timing chart for explaining an oscillation operation by the reference frequency generation circuit shown in FIG.
  • FIG. 3 is a timing chart for explaining feedback control by the reference frequency generation circuit shown in FIG. 4A and 4B are diagrams for explaining a modification of the reference control circuit shown in FIG.
  • FIG. 5 is a diagram illustrating a configuration example of a reference frequency generation circuit according to the second embodiment.
  • FIG. 6 is a timing chart for explaining an oscillation operation by the reference frequency generation circuit shown in FIG. 7A, 7B, and 7C are graphs showing the waveform of the oscillation signal and the waveform of the accumulated average power of the oscillation signal in the reference frequency generation circuit shown in FIG. FIG.
  • FIG. 8 is a simplified model diagram of the oscillation circuit and the reference control circuit shown in FIG.
  • FIG. 9 is a graph showing a sensitivity analysis result based on the simple model shown in FIG.
  • FIG. 10 is a diagram illustrating a configuration example of a reference frequency generation circuit according to the third embodiment.
  • FIG. 11 is a timing chart for explaining the operation of the reference frequency generation circuit shown in FIG. 12A and 12B are diagrams for explaining a modification of the reference control circuit shown in FIG.
  • FIG. 13 is a diagram illustrating a configuration example of a reference frequency generation circuit according to the fourth embodiment.
  • FIG. 14 is a timing chart for explaining the operation of the reference frequency generation circuit shown in FIG. 15A and 15B are diagrams for explaining the initialization circuit.
  • FIG. 15A and 15B are diagrams for explaining the initialization circuit.
  • FIG. 16 is a diagram for explaining a modification of the RC filter.
  • FIG. 17A is a waveform diagram of a comparison voltage when the chopper technique is not applied.
  • FIG. 17B is a waveform diagram of a comparison voltage when the chopper technique is applied.
  • FIG. 18 is a graph for explaining the effect of the chopper technique.
  • 19A, 19B, and 19C are diagrams for describing a modification of the reference voltage generation circuit.
  • FIG. 20 is a diagram illustrating a configuration example of a semiconductor integrated circuit including the reference frequency generation circuit illustrated in FIG. 21 is a diagram illustrating a configuration example of an electronic apparatus including the semiconductor integrated circuit illustrated in FIG.
  • FIG. 22 is a diagram for explaining a modification of the oscillation circuit.
  • FIG. 22
  • FIG. 23 is a diagram for explaining a modification of the reference frequency generation circuit shown in FIG.
  • FIG. 24A is a configuration diagram of a conventional single-type reference frequency generation circuit.
  • FIG. 24B is a timing chart showing the operation of the reference frequency generation circuit shown in FIG. 24A.
  • FIG. 25A is a configuration diagram of a conventional differential reference frequency generation circuit.
  • FIG. 25B is a timing chart showing the operation of the reference frequency generation circuit shown in FIG. 25A.
  • FIG. 1 shows a configuration example of a reference frequency generation circuit 1 according to Embodiment 1 of the present invention.
  • the circuit 1 generates reference clocks CKa and CKb, and includes an oscillation circuit 11, an oscillation control circuit 12, a reference voltage generation circuit 13, and a reference control circuit 14.
  • Each of the reference clocks CKa and CKb has a frequency corresponding to the time constant of the oscillation circuit 11, and the respective signal levels fluctuate complementarily.
  • the oscillation circuit 11 increases or decreases the signal levels of the oscillation signals OSCa and OSCb in a complementary manner in response to the transition of the signal levels of the reference clocks CKa and CKb.
  • the oscillation circuit 11 includes capacitors Ca and Cb for generating oscillation signals OSCa and OSCb, constant current sources CS101a and CS101b for supplying constant current, and a switch SW1a for switching the connection state of the capacitors Ca and Cb. , SW2a, SW1b, SW2b (connection switching unit).
  • the oscillation control circuit 12 When the oscillation control circuit 12 detects that the signal level of the oscillation signal OSCa (or the signal level of the oscillation signal OSCb) is higher than the comparison voltage VR, the oscillation control circuit 12 transitions the signal levels of the reference clocks CKa and CKb.
  • the oscillation control circuit 12 includes a comparator CMPa that compares the comparison voltage VR and the signal level of the oscillation signal OSCa, a comparator CMPb that compares the comparison voltage VR and the signal level of the oscillation signal OSCb, and comparators CMPa and CMPb.
  • RS latch circuit 102 which receives output signals OUTa and OUTb and outputs reference clocks CKa and CKb.
  • the comparator CMPa changes the output signal OUTa from the high level to the low level.
  • the RS latch circuit 102 transitions the reference clock CKa to a high level and transitions the reference clock CKb to a low level.
  • the switches SW1a and SW2b are turned off in response to the transition of the reference clocks CKa and CKb, the switches SW1b and SW2a are turned on, the capacitor Ca is discharged, and the capacitor Cb is charged.
  • the oscillation circuit 11 decreases the signal level of the oscillation signal OSCa, and the signal of the oscillation signal OSCb with an IC time constant (a time constant determined by the current value of the constant current source CS101b and the capacitance value of the capacitor Cb). Increase level.
  • the comparator CMPb changes the output signal OUTb from the high level to the low level, and the RS latch circuit 102 sets the reference clocks CKa and CKb to the low level, respectively. , Transition to high level.
  • the switches SW1a and SW2b are turned on in response to the transition of the reference clocks CKa and CKb, the switches SW1b and SW2a are turned off, the capacitor Ca is charged, and the capacitor Cb is discharged.
  • the oscillation circuit 11 increases the signal level of the oscillation signal OSCa by the IC time constant (the time constant determined by the current value of the constant current source CS101a and the capacitance value of the capacitor Ca), and the signal of the oscillation signal OSCb. Decrease level.
  • the reference voltage generation circuit 13 generates a constant voltage having a predetermined potential difference with respect to the ground voltage GND as the reference voltage Vref.
  • the reference voltage generation circuit 13 includes a band gap reference circuit (BGR) 103 and a constant voltage circuit (pMOS transistor T103, resistors R102 and R103, differential amplifier circuit A103).
  • the reference control circuit 14 determines the difference between the signal level of the intermediate signal Sp (here, the accumulated average power of each time constant waveform of the oscillation signals OSCa and OSCb) and the reference voltage Vref, which are proportional to the respective powers of the oscillation signals OSCa and OSCb.
  • the comparison voltage VR is increased or decreased so that becomes smaller.
  • the reference control circuit 14 includes switches 104 a and 104 b (switch circuit) and an RC filter 105.
  • the switch 104a When the signal level of the reference clock CKb is high, the switch 104a is turned on to pass the oscillation signal OSCa. On the other hand, since the signal level of the reference clock CKa is low, the switch 104b is turned off and cuts off the oscillation signal OSCb. On the other hand, when the signal level of the reference clock CKb is low, the switch 104a is turned off to cut off the oscillation signal OSCa. On the other hand, since the signal level of the reference clock CKa is high, the switch 104a is turned on to pass the oscillation signal OSCb.
  • the respective time constant waveform components of the reference clocks CKa and CKb (the time constant of the oscillation circuit 11). (The waveform component that increases at) is supplied to the RC filter 105.
  • the RC filter 105 extracts the intermediate signal Sp proportional to the power of the oscillation signal from the oscillation signals OSCa and OSCb that have passed through the switches 104a and 104b (signal extraction function), the signal level of the intermediate signal Sp, and the reference voltage Vref. And a function of outputting a comparison voltage VR corresponding to the difference between them (difference output function).
  • the RC filter 105 includes a resistor R105, a capacitor C105, and a differential amplifier circuit A105. That is, the RC filter 105 is configured by an integration circuit having both a signal extraction function and a difference output function.
  • the response time ⁇ t of the oscillation control circuit 12 (delay time from when the signal levels of the oscillation signals OSCa and OSCb reach the comparison voltage VR until the signal levels of the reference clocks CKa and CKb transition) is shortened, the reference clocks CKa, The cycle of CKb is shortened. Further, since the signal level increasing period of the oscillation signals OSCa and OSCb (that is, the charging period of the capacitors Ca and Cb) is shortened, the maximum amplitude of the oscillation signals OSCa and OSCb is reduced. As a result, the signal level of the intermediate signal Sp becomes lower than the reference voltage VR, and the reference control circuit 14 increases the comparison voltage VR.
  • the transition time Tic (the time from when the signal levels of the reference clocks CKa and CKb transition to when the signal levels of the oscillation signals OSCa and OSCb reach the comparison voltage VR) becomes longer, and the reference clocks CKa and CKb The cycle becomes longer.
  • the increase period of the signal levels of the oscillation signals OSCa and OSCb is lengthened, the maximum amplitude of the oscillation signals OSCa and OSCb is increased, and the difference between the signal level of the intermediate signal Sp and the reference voltage VR is reduced.
  • the transition time Tic is shortened, and the period of the reference clocks CKa and CKb is shortened.
  • the frequency fluctuations of the reference clocks CKa and CKb caused by the delay time fluctuation can be suppressed.
  • the frequency of the reference clocks CKa and CKb can be increased while suppressing an increase in power consumption (particularly, power consumption of the comparators CMPa and CMPb).
  • the resonance characteristic (Q value) of the reference frequency generation circuit can be improved, and the frequency variation of the reference clocks CKa and CKb can be reduced.
  • the reference voltage generation circuit 13 since the reference voltage generation circuit 13 generates the reference voltage Vref with reference to the ground voltage GND, the reference voltage Vref does not change even if the power supply voltage VDD changes. Therefore, unnecessary fluctuation of the comparison voltage VR is suppressed, and as a result, the length of the transient time Tic is stabilized. Thereby, the frequency fluctuation of the reference clocks CKa and CKb due to the fluctuation of the power supply voltage VDD can be suppressed.
  • the reference control circuit 14 may include RC filters 105 a and 105 b instead of the RC filter 105.
  • the RC filter 105a shown in FIG. 4A includes a low-pass filter LPF having a signal extraction function, a differential amplifier circuit A105 having a differential output function, and a capacitor C111 that smoothes the comparison voltage VR from the differential amplifier circuit A105.
  • RC filter 105b shown in FIG. 4B includes low-pass filters LPFa and LPFb corresponding to switches 104a and 104b, respectively, instead of low-pass filter LPF shown in FIG. 4A.
  • the reference control circuit 14 may include a function-integrated RC filter 105 as shown in FIG. 1, or may include function-separated RC filters 105a and 105b as shown in FIGS. 4A and 4B. May be.
  • the reference control circuit 14 may further include other circuits (for example, an attenuator that attenuates the power of the oscillation signal that has passed through the switch).
  • FIG. 5 shows a configuration example of the reference frequency generation circuit 2 according to Embodiment 2 of the present invention.
  • the circuit 2 includes an oscillation circuit 21 and a reference voltage generation circuit 23 instead of the oscillation circuit 11 and the reference voltage generation circuit 13 shown in FIG.
  • Other configurations are the same as those in FIG.
  • the oscillation circuit 21 includes resistors R201a and R201b instead of the constant current sources CS101a and CS101b shown in FIG. As shown in FIG. 6, in the transition period Trc, the oscillation signal OSCa increases with an RC time constant (a time constant determined by the resistance value of the resistor R201a and the capacitance value of the capacitor Ca), and the oscillation signal OSCb has an RC time constant. (Time constant determined by the resistance value of the resistor R201b and the capacitance value of the capacitor Cb).
  • the reference voltage generation circuit 23 includes resistors R202 and R203. Resistors R202 and R203 generate reference voltage Vref by dividing resistance between power supply voltage VDD and ground voltage GND.
  • 7A, 7B, and 7C show the time constant waveform (thin line in the figure) of the oscillation signal OSCa and the accumulation of the oscillation signal OSCa when the power supply voltage VDD is 0.9V, 1.0V, and 1.1V, respectively.
  • the average power waveform is shown.
  • FIGS. 7A, 7B, and 7C the increase rate of the signal level of the oscillation signal OSCa increases as the power supply voltage VDD increases.
  • the comparison voltage VR also does not vary, so that the transient time Trc varies and the frequencies of the reference clocks CKa and CKb vary.
  • the time until the ratio of the cumulative average power to the power supply voltage VDD becomes a predetermined ratio is constant. For example, the time until the accumulated average power becomes 1/2 of the power supply voltage VDD is always 2.5 ⁇ s. That is, if the comparison voltage VR is controlled so that the ratio of the intermediate signal Sp to the power supply voltage VDD is constant, the length of the transient time Trc can be kept constant.
  • the reference voltage generation circuit 23 generates the reference voltage Vref so that the ratio of the reference voltage Vref to the power supply voltage VDD is constant.
  • the reference control circuit 14 can control the comparison voltage VR so that the ratio of the intermediate signal Sp to the power supply voltage VDD is constant, and as a result, suppresses the frequency fluctuation of the reference clock caused by the fluctuation of the power supply voltage VDD. It becomes possible.
  • FIG. 8 shows a simplified model of the oscillation circuit 21 and the reference control circuit 14 during the charging period of the capacitor Ca.
  • C is a capacitance Ca
  • R 1 is a resistor R 201 a
  • R 2 is a resistor R 105
  • V dd is a power supply voltage VDD
  • V ref is a reference voltage Vref
  • V X Corresponds to the signal level of the oscillation signal OSCa.
  • V X ( ⁇ ) can be expressed as (Equation 5).
  • the transient time Trc is determined by the time constant ⁇ 1 (time constant of the oscillation circuit 21) and the ratio A (ratio of the reference voltage Vref to the power supply voltage VDD). That is, by keeping the ratio of the reference voltage Vref to the power supply voltage VDD constant, the transient time Trc can be set to a length corresponding to the time constant ⁇ 1 .
  • the length of the transient time Trc can be kept constant, so that the reference clock caused by the fluctuation of the power supply voltage VDD Frequency fluctuations of CKa and CKb can be suppressed.
  • the reference frequency generation circuit 2 shown in FIG. 5 may include the IC type oscillation circuit 11 shown in FIG. 1 instead of the RC type oscillation circuit 21. Further, the reference frequency generation circuit 2 may include the reference voltage generation circuit 13 illustrated in FIG. 1 instead of the reference voltage generation circuit 23. That is, the reference voltage generation circuit 23 and the IC type oscillation circuit 11 may be used in combination, or the reference voltage generation circuit 13 and the RC type oscillation circuit 21 may be used in combination.
  • FIG. 10 shows a configuration example of the reference frequency generation circuit 3 according to Embodiment 3 of the present invention.
  • the circuit 3 includes a reference control circuit 34 instead of the reference control circuit 14 shown in FIG. Other configurations are the same as those in FIG.
  • the reference control circuit 34 includes resistors 301a and 301b instead of the switches 104a and 104b shown in FIG.
  • One end of each of the resistors 301a and 301b is connected to the RC filter 105, the oscillation signal OSCa is supplied to the other end of the resistor 301a, and the oscillation signal OSCb is supplied to the other end of the resistor 301b.
  • the oscillation signals OSCa and OSCb that have passed through the resistors 301a and 301b, respectively, are combined to generate a combined signal Sc. That is, the combined signal Sc is generated by dividing the oscillation signals OSCa and OSCb by the resistors 301a and 301b.
  • the RC filter 105 extracts an intermediate signal Sp that is proportional to the power of the combined signal Sc from the combined signal Sc and a difference between the signal level of the intermediate signal Sp (here, the accumulated average power of the combined signal Sc) and the reference voltage Vref.
  • the comparison voltage VR corresponding to is output.
  • the amplitude of the control signals (reference clocks CKa and CKb) of the switches 104a and 104b becomes smaller as the power supply voltage VDD becomes lower. Become prominent. Therefore, in the configuration of the reference frequency generation circuit 2 shown in FIG. 5, it is difficult to lower the voltage (lower the power supply voltage).
  • the reference frequency generation circuit 3 shown in FIG. 10 since the switches 104a and 104b are replaced with the resistors 301a and 301b, on-resistance distortion does not occur. Therefore, the voltage can be lowered as compared with the reference frequency generation circuit 2 shown in FIG.
  • the reference frequency generation circuit 3 may include the IC type oscillation circuit 11 shown in FIG. 1 instead of the RC type oscillation circuit 21, or the reference frequency generation circuit 3 shown in FIG. 1 instead of the reference voltage generation circuit 23.
  • a reference voltage generation circuit 13 may be provided. That is, the reference control circuit 34 and the IC oscillation circuit 11 may be used in combination, or the reference control circuit 34 and the reference voltage generation circuit 13 may be used in combination.
  • the RC filter 105 may not include the resistor R105. 12A and 12B, the reference control circuit 34 may include RC filters 105c and 105d instead of the RC filter 105.
  • the RC filter 105c illustrated in FIG. 12A includes a capacitor C301 having a signal extraction function, a differential amplifier circuit A105, and a capacitor C111.
  • the RC filter 105d illustrated in FIG. 12B includes capacitors C301a and C301b corresponding to the resistors 301a and 301b, respectively, instead of the capacitor C301 illustrated in FIG. 12A.
  • the reference control circuit 34 may further include other circuits (for example, an attenuator that attenuates the power of the oscillation signals OSCa and OSCb that have passed through the resistors 301a and 301b).
  • FIG. 13 shows a configuration example of the reference frequency generation circuit 4 according to Embodiment 4 of the present invention.
  • the circuit 4 includes an oscillation circuit 41, an oscillation control circuit 42, a reference control circuit 44, and the reference voltage generation circuit 13 shown in FIG.
  • the reference clock CK has a frequency corresponding to the time constant of the oscillation circuit 41.
  • the oscillation circuit 41 increases or decreases the signal level of the oscillation signal OSCa in response to the signal level transition of the reference clock CK.
  • the oscillation circuit 41 includes a capacitor Ca, a constant current source CS101a, and switches SW1a and SW2a.
  • the oscillation control circuit 42 detects that the signal level of the oscillation signal OSCa has become higher than the comparison voltage VR, the oscillation control circuit 42 changes the reference clock CK from the low level to the high level, and after the elapse of a predetermined time, the reference clock CK is set to the high level. Transition from low to low.
  • the oscillation control circuit 42 includes a comparator CMPa and a delay circuit 401.
  • the signal level of the reference clock CK changes from the high level to the low level.
  • the capacitor Ca is charged in response to the transition of the reference clock CK. In this way, the oscillation circuit 41 increases the signal level of the oscillation signal OSCa by the IC time constant (time constant determined by the current amount of the constant current source CS101a and the capacitance value of the capacitor Ca).
  • the reference control circuit 44 reduces the difference between the signal level of the intermediate signal Sp proportional to the power of the oscillation signal OSCa (here, the cumulative average power of the oscillation signal OSCa) and the reference voltage Vref.
  • the comparison voltage VR is increased or decreased.
  • the reference control circuit 44 has the same configuration as the RC filter 105 shown in FIG.
  • the cycle of the reference clock CK is shortened. Further, since the increase period of the signal level of the oscillation signal OSCa is also shortened, the maximum amplitude of the oscillation signal OSCa is reduced. As a result, the signal level of the intermediate signal Sp becomes lower than the reference voltage VR, and the reference control circuit 44 increases the comparison voltage VR. As a result, the transition time Tic becomes longer and the cycle of the reference clock CK becomes longer. Further, the increase period of the signal level of the oscillation signal OSCa is also increased, and the maximum amplitude of the oscillation signal OSCa is increased, so that the difference between the signal level of the intermediate signal Sp and the reference voltage VR is reduced.
  • the frequency fluctuation of the reference clock CK caused by the fluctuation of the delay time can be suppressed.
  • the frequency of the reference clock CK can be increased while suppressing an increase in power consumption of the reference frequency generation circuit, compared to a conventional single-type reference frequency generation circuit.
  • the noise component in the lower range than the loop band of the feedback control is attenuated, the low frequency noise in the reference frequency generation circuit can be reduced. Thereby, the resonance characteristic (Q value) of the reference frequency generation circuit 4 can be improved, and the frequency variation of the reference clock CK can be reduced.
  • the reference frequency generation circuits 1, 2, 3, and 4 may further include the initialization circuit 500 illustrated in FIG. 15A.
  • the initialization circuit 500 switches the connection state between the inverting input terminal and the output terminal of the differential amplifier circuit A105 included in the RC filter 105 in response to external control. For example, when starting the reference frequency generation circuit, the initialization circuit 500 short-circuits the inverting input terminal and the output terminal of the differential amplifier circuit A105. Thereby, the comparison voltage VR can be initialized to a predetermined voltage level (here, the reference voltage Vref). Further, after the comparison voltage VR is initialized, the initialization circuit 500 disconnects the inverting input terminal of the differential amplifier circuit A105 from the output terminal of the differential amplifier circuit A105. Thereby, feedback control by the reference control circuit is started.
  • a predetermined voltage level here, the reference voltage Vref
  • the initialization circuit 500 By providing the initialization circuit 500 in this way, it is possible to avoid an abnormal operation of the reference frequency generation circuit due to an abnormal initial value of the comparison voltage VR. In addition, the time required until the frequency of the reference clock is stabilized can be shortened. 15B, the initialization circuit 500 can be applied not only to the function-integrated RC filter 105 but also to the function-separated RC filters 105a, 105b, 105c, and 105d.
  • the RC filter 105 is a differential amplifier circuit that outputs a pair of output voltages VP and VN corresponding to the difference between the signal level of the intermediate signal Sp and the reference voltage Vref instead of the differential amplifier circuit A105.
  • 601 a frequency dividing circuit 602 that divides the reference clock CKa and outputs it as a control clock CKc, and switches 603 and 604 (chopper circuit) that operate in response to the control clock CKc may be included.
  • the switch 603 supplies the intermediate signal Sp to the inverting input terminal of the differential amplifier circuit 601 and supplies the reference voltage Vref to the non-inverting input terminal of the differential amplifier circuit 601.
  • the switch 604 selects the output voltage VP output from the non-inverting output terminal of the differential amplifier circuit 601 and outputs it as the comparison voltage VR.
  • the switch 603 supplies the intermediate signal Sp to the non-inverting input terminal of the differential amplifier circuit 601 and supplies the reference voltage Vref to the inverting input terminal of the differential amplifier circuit 601.
  • the switch 604 selects the output voltage VN output from the inverting output terminal of the differential amplifier circuit 601 and outputs it as the comparison voltage VR.
  • the correspondence relationship between the intermediate signal Sp and the reference voltage Vref and the inverting input terminal and the non-inverting input terminal of the differential amplifier circuit 601 is periodically switched, and the output voltages VP and VN are alternately selected as the comparison voltage VR.
  • the flicker noise (noise component inversely proportional to the element size) in the differential amplifier circuit 601 is dispersed in the vicinity of a harmonic having a frequency that is an integral multiple of the chopper frequency (frequency of the control clock CKc). Further, the flicker noise dispersed in these harmonics is attenuated by the RC filter 105.
  • the dotted line waveform corresponds to the resonance characteristic when the chopper technique is not applied
  • the solid line waveform corresponds to the resonance characteristic when the chopper technique is applied.
  • the load capacitance (for example, the parasitic of the signal path) by the differential amplifier circuit 601 can be achieved as compared with the case where the switches 603 and 604 are controlled by the reference clock CKa.
  • the capacity charge / discharge time can be lengthened. Thereby, since the drive capability of the differential amplifier circuit 601 can be lowered, the power consumption of the differential amplifier circuit 601 can be reduced.
  • an internal signal for example, the reference clock CKb or the oscillation signals OSCa and OSCb
  • an internal signal of the reference frequency generation circuit or an external clock may be supplied as the control clock CKc to the switches 603 and 604 without passing through the frequency dividing circuit 602.
  • the chopper technology is applicable not only to the RC filter 105 but also to the RC filters 105a, 105b, 105c, and 105d. That is, the RC filters 105a, 105b, 105c, and 105d may include the differential amplifier circuit 601, the frequency divider circuit 602, and the switches 603 and 604 shown in FIG. 16 instead of the differential amplifier circuit A105.
  • the constant current source (or resistance) and the capacitance that determine the time constant of the oscillation circuits 11, 21 and 41 may be replaced with a variable current source (or variable resistance) and a variable capacitance, respectively.
  • the time constants of the oscillation circuits 11, 21, 41 can be changed, and the frequency of the reference clock can be adjusted.
  • the resistor R103 may be replaced with the variable resistor R103a in the reference voltage generating circuit 13, or the resistor R203 may be replaced with the variable resistor R203a in the reference voltage generating circuit 23 as shown in FIG. 19B.
  • the reference voltage Vref can be made a variable voltage, and the frequencies of the reference clocks CKa and CKb can be adjusted.
  • an unnecessary component for example, a variable resistor
  • the resistance component of the switch that constitutes is not included. Therefore, the frequencies of the reference clocks CKa and CKb can be set accurately.
  • the reference voltage Vref may have an arbitrary temperature gradient characteristic (for example, a temperature gradient characteristic opposite to the time constant temperature gradient characteristic). For example, as shown in FIG.
  • a resistor R200a a resistor R200b having the same temperature coefficient as the resistor R200a (ratio of the change amount of the resistance value with respect to the temperature change amount), and a resistor R200c having a temperature coefficient different from the resistor R200a
  • the reference voltage generation circuit 23 may be configured using Further, the resistors R200a, R200b, and R200c may have different temperature coefficients. With this configuration, the resistance division ratio varies with a change in temperature. As a result, the reference voltage Vref has a temperature gradient characteristic.
  • resistors R200a, R200b, R200c are arbitrarily selected and formed as resistors R200a, R200b, R200c, thereby forming resistors R200a, R200b, R200c.
  • Each temperature coefficient can be set arbitrarily.
  • the reference voltage Vref since the reference voltage Vref has the temperature gradient characteristic, the temperature gradient characteristic of the time constant of the oscillation circuit can be canceled (or reduced), and the frequency variation of the reference clocks CKa and CKb caused by the temperature change. Can be suppressed.
  • the time constant of the oscillation circuit has a positive temperature gradient characteristic (a characteristic in which the value of the time constant increases as the temperature increases)
  • the reference voltage Vref has a negative temperature gradient characteristic (the voltage value decreases as the temperature increases). Characteristics) can suppress frequency fluctuations caused by temperature changes.
  • the reference voltage generation circuit 13 may have a temperature gradient characteristic at the output of the band gap reference circuit 103. With this configuration, the reference voltage Vref can have temperature gradient characteristics.
  • the reference frequency generation circuits 1, 2, 3, and 4 can be mounted on a semiconductor integrated circuit.
  • the semiconductor integrated circuit 7 shown in FIG. 20 includes a CPU 700 in addition to the reference frequency generation circuit 1.
  • the CPU 700 operates using the reference clock CKa from the reference frequency generation circuit 1 as an operation clock. If the reference clock frequency can be adjusted in the reference frequency generation circuit 1, the CPU 700 adjusts the frequency of the reference clock of the reference frequency generation circuit 1 based on information from the outside (for example, temperature information). (For example, the resistance value of the resistor R103a of the reference voltage generation circuit 13 may be adjusted).
  • the reference frequency generation circuit can be used as a temperature sensor.
  • the reference frequency generation circuit 2 knows in advance the temperature gradient characteristics of the resistors R201a and R201b and the correspondence between the resistance values of the resistors R201a and R201b and the frequencies of the reference clocks CKa and CKb, the reference clock CKa. , CKb can be used to determine the temperature change amount.
  • the semiconductor integrated circuit 7 can be mounted on an electronic device such as a portable device. As described above, by mounting the reference frequency generation circuits 1, 2, 3, and 4 on a semiconductor integrated circuit or electronic device, the semiconductor integrated circuit or electronic device can be operated accurately.
  • the configurations of the differential oscillation circuits 11 and 21 are various and are not limited to the configurations illustrated in FIGS. 1 and 5.
  • the oscillation circuit 11 may not include the switches SW1a and SW1b, and constant currents alternately connected to the capacitors Ca and Cb instead of the two constant current sources CS101a and CS101b as shown in FIG.
  • the source CS may be included.
  • the oscillation circuit 21 may not include the switches SW1a and SW1b, or may have a configuration in which the constant current source CS of FIG. 22 is replaced with a resistor.
  • the configuration of the differential oscillation control circuit 12 is not limited to the configuration shown in FIG.
  • the oscillation control circuit 12 may include a NOR-type RS latch circuit or a combination of other logic elements instead of the NAND-type RS latch circuit 102, or may have a configuration as shown in FIG. 25A.
  • the configurations of the single oscillation circuit 41 and the oscillation control circuit 42 are various, and are not limited to the configuration shown in FIG.
  • the polarities of the reference frequency generation circuits 1, 2, 3, and 4 may be reversed. That is, the reference frequency generation circuits 1, 2, 3, and 4 may reduce the signal level of the oscillation signal with a predetermined time constant.
  • the reference frequency generation circuit 1 shown in FIG. 1 may be configured as shown in FIG.
  • the oscillation circuit 11 increases the signal level of the oscillation signal OSCa in response to the transition of the signal level of the reference clocks CKa and CKb, and the signal of the oscillation signal OSCb with an IC time constant.
  • the operation of decreasing the level and the operation of decreasing the signal level of the oscillation signal OSCa by the IC time constant and increasing the signal level of the oscillation signal OSCb are alternately executed.
  • the oscillation control circuit 12 detects that the signal level of the oscillation signal OSCa (or the signal level of the oscillation signal OSCb) has become lower than the comparison voltage VR, the oscillation control circuit 12 changes the signal levels of the reference clocks CKa and CKb.
  • the reference voltage generation circuit 13 generates a low voltage having a predetermined potential difference with respect to the power supply voltage VDD as the reference voltage Vref. Even in such a configuration, it is possible to suppress the frequency variation of the reference clock due to the variation in delay time.
  • the reference frequency generation circuit can accurately generate a reference clock having a high frequency while suppressing power consumption. It is.

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Abstract

　発振回路(11)は、基準クロック(CKa,CKb)の信号レベルの遷移に応答して発振信号(OCSa,OSCb)の信号レベルを相補的に増減させる。発振制御回路(12)は、発振信号(OSCa,OSCb)の信号レベルと比較電圧(VR)とを比較し比較結果に応じて基準クロック(CKa,CKb)の信号レベルを遷移させる。レファレンス制御回路(14)は、発振信号(OCSa,OSCb)のそれぞれの電力に比例する中間信号(Sp)の信号レベルと基準電圧(Vref)との差が小さくなるように比較電圧(VR)を増減させる。

Description

基準周波数生成回路、半導体集積回路、電子機器
　この発明は、基準クロックを生成する基準周波数生成回路に関し、さらに詳しくは、基準周波数生成回路における発振制御に関する。
　従来より、ＰＬＬやＤＬＬのようなクロック生成回路は、基準周波数に基づいて所望の周波数を有するクロックを生成している。この基準周波数を生成する回路の例として、抵抗および容量を含むＲＣ発振器や、電流源および容量を含むＩＣ発振器が知られている。このような発振器（基準周波数生成回路）は、特許文献１や特許文献２などに開示されたシングル型と、特許文献３や特許文献４などに開示された差動型とに大きく分類できる。
　図２４Ａは、特許文献１に開示された従来のシングル型の基準周波数生成回路の構成を示す。この回路では、発振回路８１は、容量Ｃを充電／放電することにより発振信号ＯＳＣを出力する。発振制御回路８２は、発振回路８１の充放電動作を制御するために基準クロックＣＫを出力する。
　図２４Ｂのように、発振信号ＯＳＣの信号レベルが所定電圧ＶＨに到達すると、基準クロックＣＫは、ローレベルからハイレベルに遷移する。これにより、容量Ｃが放電されて発振信号ＯＳＣの信号レベルが減少する。所定時間の経過後、基準クロックＣＫは、ハイレベルからローレベルに遷移する。これにより、容量Ｃが充電されて発振信号ＯＳＣの信号レベルが増加する。このようにして、発振回路８１の時定数に対応する周波数の基準クロックＣＫが生成される。
　図２５Ａは、特許文献３に開示された従来の差動型の基準周波数生成回路の構成を示す。この回路では、発振回路９１は、容量Ｃ１，Ｃ２をそれぞれ充電／放電することにより発振信号ＯＳＣ１，ＯＳＣ２を出力する。発振制御回路９２は、発振回路９１の充放電動作を制御するために基準クロックＣＫ１，ＣＫ２を出力する。
　図２５Ｂのように、発振信号ＯＳＣ１の信号レベルがインバータ９０１の閾値電圧ＶＴ１に到達すると、基準クロックＣＫ１は、ローレベルからハイレベルに遷移し、基準クロックＣＫ２は、ハイレベルからローレベルに遷移する。これにより、容量Ｃ１が放電されて発振信号ＯＳＣ１の信号レベルが減少するとともに、容量Ｃ２が充電されて発振信号ＯＳＣ２の信号レベルが増加する。次に、発振信号ＯＳＣ２の信号レベルがインバータ９０２の閾値電圧ＶＴ２に到達すると、基準クロックＣＫ１は、ハイレベルからローレベルに遷移し、基準クロックＣＫ２は、ローレベルからハイレベルに遷移する。これにより、容量Ｃ１が充電されて発振信号ＯＳＣ１の信号レベルが増加するとともに、容量Ｃ２が放電されて発振信号ＯＳＣ２の信号レベルが減少する。このようにして、発振回路９１の時定数に対応する周波数の基準クロックＣＫ１，ＣＫ２が生成される。
特開平９－１０７２７３号公報 特開平９－３１２５５２号公報 特開平６－７７７８１号公報 特開平１０－７０４４０号公報
　しかしながら、従来の差動型の基準周波数生成回路では、発振制御回路９２を構成する各要素が遅延時間を有しているため、発振信号ＯＳＣ１（または、ＯＳＣ２）の信号レベルが所定電圧に到達してから発振制御回路９２の応答時間Δｔが経過した後に基準クロックＣＫ１，ＣＫ２の信号レベルが遷移する。そのため、基準クロックＣＫ１，ＣＫ２の周波数は、過渡時間Ｔｉｃ（発振信号の信号レベルが所定電圧に到達するまでの時間）だけでなく、遅延時間（応答時間Δｔ）によっても変動する。
　さらに、従来のシングル型の基準周波数生成回路では、容量Ｃの放電が完了した後に基準クロックＣＫの信号レベルを元に戻して容量Ｃの充電を再開させるために、リセット時間ΔＴを設定する必要がある。そのため、基準クロックＣＫの周波数は、過渡時間Ｔｉｃだけでなく、遅延時間（応答時間Δｔおよびリセット時間ΔＴ）によっても変動する。
　このような遅延時間は、一定時間ではなく、周辺環境の変動（例えば、温度変化や電源電圧変動など）によって変化する。そのため、基準クロックの周波数を安定させることが非常に困難であった。また、基準クロックの周波数を高速化させる程、過渡時間に対する遅延時間の比率が高くなり、基準クロックの周波数の変動が顕著になる。このような遅延時間による影響を軽減するためには、発振制御回路の電力供給量を増加させて発振制御回路の応答時間を短縮しなければならないので、基準クロックの周波数の高速化に伴って基準周波数生成回路の消費電力が増大してしまう。
　そこで、この発明は、基準周波数生成回路において遅延時間の変動に起因する基準クロックの周波数変動を抑制することを目的とする。
　この発明の１つの局面に従うと、基準周波数生成回路は、基準クロックを生成する回路であって、上記基準クロックの信号レベルの遷移に応答して、第１の発振信号の信号レベルを増加させるとともに第２の発振信号の信号レベルを減少させる動作と、上記第２の発振信号の信号レベルを増加させるとともに上記第１の発振信号の信号レベルを減少させる動作とを交互に行う発振回路と、上記第１の発振信号の信号レベルが比較電圧に到達したことを検出すると上記基準クロックの信号レベルを第１の論理レベルに遷移させ、上記第２の発振信号の信号レベルが上記比較電圧に到達したことを検出すると上記基準クロックの信号レベルを第２の論理レベルに遷移させる発振制御回路と、上記第１および第２の発振信号のそれぞれの電力に比例する中間信号の信号レベルと基準電圧との差が小さくなるように、上記比較電圧を増減させるレファレンス制御回路とを備える。
　上記基準周波数生成回路では、第１および第２の発振信号のそれぞれの電力が一定になるようにフィードバック制御を施すことにより、遅延時間の変動に起因する基準クロックの周波数変動を抑制できる。これにより、消費電力の増大を抑制しつつ基準クロックの周波数を高速化させることができる。さらに、フィードバック制御を施すことによりループ帯域よりも低域のノイズ成分が減衰されるので、基準周波数生成回路内の低周波ノイズを低減できる。これにより、基準周波数生成回路の共振特性（Ｑ値）を向上させることができ、基準クロックの周波数ばらつきを低減できる。
　この発明のもう１つの局面に従うと、基準周波数生成回路は、基準クロックを生成する回路であって、上記基準クロックの信号レベルの遷移に応答して、発振信号の信号レベルを増加させる動作と、上記発振信号の信号レベルを減少させる動作とを交互に行う発振回路と、上記発振信号の信号レベルが比較電圧に到達したことを検出すると上記基準クロックの信号レベルを第１の論理レベルに遷移させ、所定時間の経過後に上記基準クロックの信号レベルを第２の論理レベルに遷移させる発振制御回路と、上記発振信号の電力に比例する中間信号の信号レベルと基準電圧との差が小さくなるように、上記比較電圧を増減させるレファレンス制御回路とを備える。
　上記基準周波数生成回路では、発振信号の電力が一定になるようにフィードバック制御を施すことにより、遅延時間の変動に起因する基準クロックの周波数変動を抑制できる。これにより、従来のシングル型の基準周波数生成回路よりも、消費電力の増大を抑制しつつ基準クロックの周波数を高速化させることができる。また、基準クロックの周波数ばらつきを低減できる。
　以上のように、遅延時間の変動に起因する基準クロックの周波数変動を抑制できる。
図１は、実施形態１による基準周波数生成回路の構成例を示す図である。 図２は、図１に示した基準周波数生成回路による発振動作について説明するためのタイミングチャートである。 図３は、図１に示した基準周波数生成回路によるフィードバック制御について説明するためのタイミングチャートである。 図４Ａ，図４Ｂは、図１に示したレファレンス制御回路の変形例について説明するための図である。 図５は、実施形態２による基準周波数生成回路の構成例を示す図である。 図６は、図５に示した基準周波数生成回路による発振動作について説明するためのタイミングチャートである。 図７Ａ，図７Ｂ，図７Ｃは、図５に示した基準周波数生成回路における発振信号の波形および発振信号の累積平均電力の波形を示すグラフである。 図８は、図５に示した発振回路およびレファレンス制御回路の簡易モデル図である。 図９は、図８に示した簡易モデルに基づくセンシティビティ解析結果を示すグラフである。 図１０は、実施形態３による基準周波数生成回路の構成例を示す図である。 図１１は、図１０に示した基準周波数生成回路の動作について説明するためのタイミングチャートである。 図１２Ａ，図１２Ｂは、図１０に示したレファレンス制御回路の変形例について説明するための図である。 図１３は、実施形態４による基準周波数生成回路の構成例を示す図である。 図１４は、図１３に示した基準周波数生成回路の動作について説明するためのタイミングチャートである。 図１５Ａ，図１５Ｂは、初期化回路について説明するための図である。 図１６は、ＲＣフィルタの変形例について説明するための図である。 図１７Ａは、チョッパ技術を適用しない場合の比較電圧の波形図である。図１７Ｂは、チョッパ技術を適用した場合の比較電圧の波形図である。 図１８は、チョッパ技術による効果について説明するためのグラフである。 図１９Ａ，図１９Ｂ，図１９Ｃは、基準電圧生成回路の変形例について説明するための図である。 図２０は、図１に示した基準周波数生成回路を備える半導体集積回路の構成例を示す図である。 図２１は、図２０に示した半導体集積回路を備える電子機器の構成例を示す図である。 図２２は、発振回路の変形例について説明するための図である。 図２３は、図１に示した基準周波数生成回路の変形例について説明するための図である。 図２４Ａは、従来のシングル型の基準周波数生成回路の構成図である。図２４Ｂは、図２４Ａに示した基準周波数生成回路の動作を示すタイミングチャートである。 図２５Ａは、従来の差動型の基準周波数生成回路の構成図である。図２５Ｂは、図２５Ａに示した基準周波数生成回路の動作を示すタイミングチャートである。
符号の説明
　１，２，３，４　　基準周波数生成回路
　１１，２１，４１　　発振回路
　１２，４２　　発振制御回路
　１３，２３　　基準電圧生成回路
　１４，３４，４４　　レファレンス制御回路
　１０４ａ，１０４ｂ　　スイッチ
　１０５，１０５ａ，１０５ｂ，１０５ｃ，１０５ｄ　　ＲＣフィルタ
　３０１ａ，３０１ｂ　　抵抗
　５００　　初期化回路
　６０１　　差動増幅回路
　６０２　　分周回路
　６０３，６０４　　スイッチ
　以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
　（実施形態１）
　図１は、この発明の実施形態１による基準周波数生成回路１の構成例を示す。この回路１は、基準クロックＣＫａ，ＣＫｂを生成するものであり、発振回路１１と、発振制御回路１２と、基準電圧生成回路１３と、レファレンス制御回路１４とを備える。基準クロックＣＫａ，ＣＫｂは、それぞれ、発振回路１１の時定数に対応する周波数を有し、それぞれの信号レベルは、互いに相補的に変動する。
　　〔発振回路および発振制御回路〕
　発振回路１１は、基準クロックＣＫａ，ＣＫｂの信号レベルの遷移に応答して、発振信号ＯＳＣａ，ＯＳＣｂの信号レベルを相補的に増減させる。発振回路１１は、発振信号ＯＳＣａ，ＯＳＣｂをそれぞれ生成するための容量Ｃａ，Ｃｂと、定電流を供給するための定電流源ＣＳ１０１ａ，ＣＳ１０１ｂと、容量Ｃａ，Ｃｂの接続状態を切り換えるためのスイッチＳＷ１ａ，ＳＷ２ａ，ＳＷ１ｂ，ＳＷ２ｂ（接続切換部）とを含む。発振制御回路１２は、発振信号ＯＳＣａの信号レベル（または、発振信号ＯＳＣｂの信号レベル）が比較電圧ＶＲよりも高くなったことを検出すると基準クロックＣＫａ，ＣＫｂの信号レベルを遷移させる。発振制御回路１２は、比較電圧ＶＲと発振信号ＯＳＣａの信号レベルとを比較する比較器ＣＭＰａと、比較電圧ＶＲと発振信号ＯＳＣｂの信号レベルとを比較する比較器ＣＭＰｂと、比較器ＣＭＰａ，ＣＭＰｂの出力信号ＯＵＴａ，ＯＵＴｂを受けて基準クロックＣＫａ，ＣＫｂを出力するＲＳラッチ回路１０２とを含む。
　　〔発振動作〕
　ここで、図２を参照して、図１に示した発振回路１１および発振制御回路１２による発振動作について説明する。
　発振信号ＯＳＣａの信号レベルが比較電圧ＶＲよりも高くなると、比較器ＣＭＰａは、出力信号ＯＵＴａをハイレベルからローレベルに遷移させる。ＲＳラッチ回路１０２は、出力信号ＯＵＴａの遷移に応答して、基準クロックＣＫａをハイレベルに遷移させるとともに基準クロックＣＫｂをローレベルに遷移させる。発振回路１１では、基準クロックＣＫａ，ＣＫｂの遷移に応答してスイッチＳＷ１ａ，ＳＷ２ｂがオフ状態になるとともにスイッチＳＷ１ｂ，ＳＷ２ａがオン状態になり、容量Ｃａが放電され、容量Ｃｂが充電される。このように、発振回路１１は、発振信号ＯＳＣａの信号レベルを減少させるとともに、ＩＣ時定数（定電流源ＣＳ１０１ｂの電流値と容量Ｃｂの容量値によって決定される時定数）で発振信号ＯＳＣｂの信号レベルを増加させる。
　一方、発振信号ＯＳＣｂの信号レベルが比較電圧ＶＲよりも高くなると、比較器ＣＭＰｂは、出力信号ＯＵＴｂをハイレベルからローレベルに遷移させ、ＲＳラッチ回路１０２は、基準クロックＣＫａ，ＣＫｂをそれぞれローレベル，ハイレベルに遷移させる。発振回路１１では、基準クロックＣＫａ，ＣＫｂの遷移に応答してスイッチＳＷ１ａ，ＳＷ２ｂがオン状態になるとともにスイッチＳＷ１ｂ，ＳＷ２ａがオフ状態になり、容量Ｃａが充電され、容量Ｃｂが放電される。このように、発振回路１１は、ＩＣ時定数（定電流源ＣＳ１０１ａの電流値と容量Ｃａの容量値によって決定される時定数）で発振信号ＯＳＣａの信号レベルを増加させるとともに、発振信号ＯＳＣｂの信号レベルを減少させる。
　　〔基準電圧生成回路〕
　図１に戻って、基準電圧生成回路１３は、接地電圧ＧＮＤに対して所定の電位差を有する定電圧を基準電圧Ｖｒｅｆとして生成する。基準電圧生成回路１３は、バンドギャップレファレンス回路（ＢＧＲ）１０３と、定電圧回路（ｐＭＯＳトランジスタＴ１０３，抵抗Ｒ１０２，Ｒ１０３，差動増幅回路Ａ１０３）とを含む。
　　〔レファレンス制御回路〕
　レファレンス制御回路１４は、発振信号ＯＳＣａ，ＯＳＣｂのそれぞれの電力に比例する中間信号Ｓｐの信号レベル（ここでは、発振信号ＯＳＣａ，ＯＳＣｂの各時定数波形の累積平均電力）と基準電圧Ｖｒｅｆとの差が小さくなるように、比較電圧ＶＲを増減させる。レファレンス制御回路１４は、スイッチ１０４ａ，１０４ｂ（スイッチ回路）と、ＲＣフィルタ１０５とを含む。
　基準クロックＣＫｂの信号レベルがハイレベルである場合、スイッチ１０４ａは、オン状態になり、発振信号ＯＳＣａを通過させる。一方、基準クロックＣＫａの信号レベルはローレベルであるので、スイッチ１０４ｂは、オフ状態になり、発振信号ＯＳＣｂを遮断する。また、基準クロックＣＫｂの信号レベルがローレベルである場合、スイッチ１０４ａは、オフ状態になり、発振信号ＯＳＣａを遮断する。一方、基準クロックＣＫａの信号レベルはハイレベルであるので、スイッチ１０４ａは、オン状態になり、発振信号ＯＳＣｂを通過させる。このように、基準クロックＣＫａ，ＣＫｂの信号レベルの遷移に応答して発振信号ＯＳＣａ，ＯＳＣｂを交互に通過させることにより、基準クロックＣＫａ，ＣＫｂのそれぞれの時定数波形成分（発振回路１１の時定数で増加する波形成分）がＲＣフィルタ１０５に供給される。
　ＲＣフィルタ１０５は、スイッチ１０４ａ，１０４ｂを通過した発振信号ＯＳＣａ，ＯＳＣｂからその発振信号の電力に比例する中間信号Ｓｐを抽出する機能（信号抽出機能）と、中間信号Ｓｐの信号レベルと基準電圧Ｖｒｅｆとの差に対応する比較電圧ＶＲを出力する機能（差分出力機能）とを有する。例えば、ＲＣフィルタ１０５は、抵抗Ｒ１０５と、容量Ｃ１０５と、差動増幅回路Ａ１０５とを含む。すなわち、ＲＣフィルタ１０５は、信号抽出機能および差分出力機能の両方を有する積分回路によって構成される。
　　〔フィードバック制御〕
　次に、図３を参照して、図１に示したレファレンス制御回路１４によるフィードバック制御について説明する。
　発振制御回路１２の応答時間Δｔ（発振信号ＯＳＣａ，ＯＳＣｂの信号レベルが比較電圧ＶＲに到達してから基準クロックＣＫａ，ＣＫｂの信号レベルが遷移するまでの遅延時間）が短くなると、基準クロックＣＫａ，ＣＫｂの周期が短くなる。また、発振信号ＯＳＣａ，ＯＳＣｂの信号レベルの増加期間（すなわち、容量Ｃａ，Ｃｂの充電期間）も短くなるので、発振信号ＯＳＣａ，ＯＳＣｂの最大振幅が減少する。その結果、中間信号Ｓｐの信号レベルが基準電圧ＶＲよりも低くなり、レファレンス制御回路１４は、比較電圧ＶＲを増加させる。これにより、過渡時間Ｔｉｃ（基準クロックＣＫａ，ＣＫｂの信号レベルが遷移してから発振信号ＯＳＣａ，ＯＳＣｂの信号レベルが比較電圧ＶＲに到達するまでの時間）が長くなって、基準クロックＣＫａ，ＣＫｂの周期が長くなる。また、発振信号ＯＳＣａ，ＯＳＣｂの信号レベルの増加期間も長くなって、発振信号ＯＳＣａ，ＯＳＣｂの最大振幅が増加し、中間信号Ｓｐの信号レベルと基準電圧ＶＲとの差が小さくなる。
　逆に、発振制御回路１２の応答時間Δｔが長くなると、基準クロックＣＫａ，ＣＫｂの周期が長くなる。また、発振信号ＯＳＣａ，ＯＳＣｂの信号レベルの増加期間も長くなり、その結果、中間信号Ｓｐの信号レベルが基準電圧ＶＲよりも高くなるので、レファレンス制御回路１４は、比較電圧ＶＲを減少させる。これにより、過渡時間Ｔｉｃが短くなって、基準クロックＣＫａ，ＣＫｂの周期が短くなる。
　以上のように、発振信号ＯＳＣａ，ＯＳＣｂのそれぞれの合計電力が一定になるようにフィードバック制御を施すことにより、遅延時間の変動に起因する基準クロックＣＫａ，ＣＫｂの周波数変動を抑制できる。これにより、消費電力（特に、比較器ＣＭＰａ，ＣＭＰｂの消費電力）の増大を抑制しつつ基準クロックＣＫａ，ＣＫｂの周波数を高速化できる。
　さらに、フィードバック制御のループ帯域よりも低域のノイズ成分が減衰されるので、基準周波数生成回路内の低周波ノイズ（例えば、比較電圧ＶＲの低周波ノイズや、比較器ＣＭＰａ，ＣＭＰｂの出力ノイズなど）を低減できる。これにより、基準周波数生成回路の共振特性（Ｑ値）を向上させることができ、基準クロックＣＫａ，ＣＫｂの周波数ばらつきを低減できる。
　また、基準電圧生成回路１３は、接地電圧ＧＮＤを基準として基準電圧Ｖｒｅｆを生成するので、電源電圧ＶＤＤが変動しても基準電圧Ｖｒｅｆは変動しない。そのため、比較電圧ＶＲの不要な変動が抑制され、その結果、過渡時間Ｔｉｃの長さが安定する。これにより、電源電圧ＶＤＤの変動に起因する基準クロックＣＫａ，ＣＫｂの周波数変動を抑制できる。
　（レファレンス制御回路の変形例）
　図４Ａ，図４Ｂのように、レファレンス制御回路１４は、ＲＣフィルタ１０５に代えてＲＣフィルタ１０５ａ，１０５ｂを含んでいても良い。図４Ａに示したＲＣフィルタ１０５ａは、信号抽出機能を有するローパスフィルタＬＰＦと、差分出力機能を有する差動増幅回路Ａ１０５と、差動増幅回路Ａ１０５からの比較電圧ＶＲを平滑化する容量Ｃ１１１とを含む。図４Ｂに示したＲＣフィルタ１０５ｂは、図４Ａに示したローパスフィルタＬＰＦに代えて、スイッチ１０４ａ，１０４ｂにそれぞれ対応するローパスフィルタＬＰＦａ，ＬＰＦｂを含む。このＲＣフィルタ１０５ｂでは、発振信号ＯＳＣａ，ＯＳＣｂのそれぞれから中間信号が抽出された後に、それらの中間信号が合成されて中間信号Ｓｐとして差動増幅回路Ａ１０５に供給される。このように、レファレンス制御回路１４は、図１のような機能一体型のＲＣフィルタ１０５を含んでいても良いし、図４Ａ，図４Ｂのような機能分離型のＲＣフィルタ１０５ａ，１０５ｂを含んでいても良い。また、レファレンス制御回路１４は、その他の回路（例えば、スイッチを通過した発振信号の電力を減衰させる減衰器）をさらに含んでいても良い。
　（実施形態２）
　図５は、この発明の実施形態２による基準周波数生成回路２の構成例を示す。この回路２は、図１に示した発振回路１１，基準電圧生成回路１３に代えて、発振回路２１，基準電圧生成回路２３を備える。その他の構成は、図１と同様である。
　　〔発振回路〕
　発振回路２１は、図１に示した定電流源ＣＳ１０１ａ，ＣＳ１０１ｂに代えて、抵抗Ｒ２０１ａ，Ｒ２０１ｂを含む。図６のように、過渡期間Ｔｒｃにおいて、発振信号ＯＳＣａは、ＲＣ時定数（抵抗Ｒ２０１ａの抵抗値と容量Ｃａの容量値によって決定される時定数）で増加し、発振信号ＯＳＣｂは、ＲＣ時定数（抵抗Ｒ２０１ｂの抵抗値と容量Ｃｂの容量値によって決定される時定数）で増加する。このように、定電流源ＣＳ１０１ａ，ＣＳ１０１ｂを抵抗Ｒ２０１ａ，Ｒ２０１ｂに置き換えることにより、定電流源に発生する１／ｆノイズ（周波数に反比例するノイズ成分）を除去できるので、図１に示した基準周波数生成回路１よりも基準クロックＣＫａ，ＣＫｂの周波数の安定性を向上させることができる。さらに、抵抗Ｒ２０１ａ，Ｒ２０１ｂは、定電流源ＣＳ１０１ａ，ＣＳ１０１ｂよりも経年劣化が少ないので、長期間に渡って基準クロックＣＫａ，ＣＫｂを精度良く生成できる。
　　〔基準電圧生成回路〕
　基準電圧生成回路２３は、抵抗Ｒ２０２，Ｒ２０３を含む。抵抗Ｒ２０２，Ｒ２０３は、電源電圧ＶＤＤおよび接地電圧ＧＮＤの電圧間を抵抗分割することによって、基準電圧Ｖｒｅｆを生成する。
　ここで、電源電圧ＶＤＤ，発振信号ＯＳＣａ，および発振信号ＯＳＣａの累積平均電力（すなわち、中間信号Ｓｐ）の関係について説明する。図７Ａ，図７Ｂ，図７Ｃは、それぞれ、電源電圧ＶＤＤが０．９Ｖ，１．０Ｖ，１．１Ｖである場合の発振信号ＯＳＣａの時定数波形（図中の細線）および発振信号ＯＳＣａの累積平均電力の波形（図中の太線）を示す。図７Ａ，図７Ｂ，図７Ｃのように、電源電圧ＶＤＤの増加に伴って発振信号ＯＳＣａの信号レベルの増加速度が上昇する。そのため、電源電圧ＶＤＤの増加に伴って基準電圧Ｖｒｅｆが変動しない場合、比較電圧ＶＲも変動しないので、過渡時間Ｔｒｃが変動して基準クロックＣＫａ，ＣＫｂの周波数が変動してしまう。一方、電源電圧ＶＤＤが変動しても電源電圧ＶＤＤに対する累積平均電力の比率が所定比率になるまでの時間は一定である。例えば、累積平均電力が電源電圧ＶＤＤの１／２になるまでの時間は、常に２．５μｓである。すなわち、電源電圧ＶＤＤに対する中間信号Ｓｐの比率が一定になるように比較電圧ＶＲを制御すれば、過渡時間Ｔｒｃの長さを一定に保持できる。
　基準電圧生成回路２３は、電源電圧ＶＤＤに対する基準電圧Ｖｒｅｆの比率が一定になるように基準電圧Ｖｒｅｆを生成する。これにより、レファレンス制御回路１４は、電源電圧ＶＤＤに対する中間信号Ｓｐの比率が一定になるように比較電圧ＶＲを制御でき、その結果、電源電圧ＶＤＤの変動に起因する基準クロックの周波数変動を抑制することが可能となる。
　　〔簡易モデルによる解析〕
　次に、電源電圧ＶＤＤに対する基準電圧Ｖｒｅｆの比率と過渡時間Ｔｒｃとの関係について説明する。図８は、容量Ｃａの充電期間における発振回路２１およびレファレンス制御回路１４の簡易モデルを示す。この簡易モデルにおいて、“Ｃ”は容量Ｃａ、“Ｒ１”は抵抗Ｒ２０１ａ、“Ｒ２”は抵抗Ｒ１０５、“Ｖｄｄ”は電源電圧ＶＤＤ、“Ｖｒｅｆ”は基準電圧Ｖｒｅｆ、“ＶＸ”は発振信号ＯＳＣａの信号レベルに対応する。
　ここで、過渡時間Ｔｒｃを“τ”とすると、過渡時間Ｔｒｃにおいて容量Ｃａに充電される電荷量は（式１）、発振信号ＯＳＣａの累積平均電力（すなわち、中間信号Ｓｐ）は（式２）として表現できる。
Figure JPOXMLDOC01-appb-M000001
Figure JPOXMLDOC01-appb-M000002
　１／（ＣＲ１）＝ω１、１／（ＣＲ２）＝ω２とすると（式１）から（式３）が得られる。
Figure JPOXMLDOC01-appb-M000003
　（式３）に（式２）を代入すると（式４）が得られる。
Figure JPOXMLDOC01-appb-M000004
　また、ＶＸ（τ）は、（式５）として表現できる。
Figure JPOXMLDOC01-appb-M000005
　Ｖｒｅｆ／Ｖｄｄ＝Ａとして（式５）に（式４）を代入すると（式６）が得られる。
Figure JPOXMLDOC01-appb-M000006
　Ｒ１はＲ２よりも十分に小さいとすると（式６）より（式７）が得られる。
Figure JPOXMLDOC01-appb-M000007
　（式７）より、過渡時間Ｔｒｃは、時定数ω１（発振回路２１の時定数）と比率Ａ（電源電圧ＶＤＤに対する基準電圧Ｖｒｅｆの比率）によって決定することがわかる。すなわち、電源電圧ＶＤＤに対する基準電圧Ｖｒｅｆの比率を一定に保持することにより、過渡時間Ｔｒｃを時定数ω１に対応する長さに設定できる。
　　〔簡易モデルに基づくセンシティビティ解析〕
　次に、図９を参照して、基準周波数生成回路２のセンシティビティ解析について説明する。ここでは、Ｃ＝０．２ｐＦ，Ｒ１＝７５ｋΩ，Ｒ２＝１０００ｋΩ，Ｖｄｄ＝１．０Ｖとし、（式６）に基づいてセンシティビティ解析を行った。図中、発振周波数ｆは、“１／２τ”に相当し、比率Ａは、電源電圧ＶＤＤに対する基準電圧Ｖｒｅｆの比率に相当し、周波数変動量Δｆ／ΔＶｒｅｆは、各比率Ａにおいて基準電圧Ｖｒｅｆを±１ｍＶの範囲で変動させた場合の発振周波数ｆの変動量に相当する。この解析結果より、比率Ａが小さくなるほど、発振周波数ｆが大きくなることがわかった。また、Ａ＝０．５の近傍において周波数変動量Δｆ／ΔＶｒｅｆが小さくなることがわかった。このように、電源電圧ＶＤＤに対する基準電圧Ｖｒｅｆの比率を“０．５”の近傍に設定することが好ましい。
　以上のように、基準電圧生成回路２３によって電源電圧ＶＤＤに対する基準電圧Ｖｒｅｆの比率を一定にすることにより、過渡時間Ｔｒｃの長さを一定に保持できるので、電源電圧ＶＤＤの変動に起因する基準クロックＣＫａ，ＣＫｂの周波数変動を抑制できる。
　なお、図５に示した基準周波数生成回路２は、ＲＣ型の発振回路２１に代えて、図１に示したＩＣ型の発振回路１１を備えていても良い。また、基準周波数生成回路２は、基準電圧生成回路２３に代えて、図１に示した基準電圧生成回路１３を備えていても良い。すなわち、基準電圧生成回路２３とＩＣ型の発振回路１１とを組み合わせて使用しても良いし、基準電圧生成回路１３とＲＣ型の発振回路２１とを組み合わせて使用しても良い。
　（実施形態３）
　図１０は、この発明の実施形態３による基準周波数生成回路３の構成例を示す。この回路３は、図５に示したレファレンス制御回路１４に代えて、レファレンス制御回路３４を備える。その他の構成は、図５と同様である。レファレンス制御回路３４は、図５に示したスイッチ１０４ａ，１０４ｂに代えて、抵抗３０１ａ，３０１ｂを含む。抵抗３０１ａ，３０１ｂのそれぞれの一方端は、ＲＣフィルタ１０５に接続され、抵抗３０１ａの他方端には発振信号ＯＳＣａが供給され、抵抗３０１ｂの他方端には発振信号ＯＳＣｂが供給される。
　図１１のように、抵抗３０１ａ，３０１ｂをそれぞれ通過した発振信号ＯＳＣａ，ＯＳＣｂが合成されて合成信号Ｓｃが生成される。すなわち、合成信号Ｓｃは、抵抗３０１ａ，３０１ｂによって発振信号ＯＳＣａ，ＯＳＣｂを抵抗分割することによって生成される。ＲＣフィルタ１０５は、合成信号Ｓｃから合成信号Ｓｃの電力に比例する中間信号Ｓｐを抽出するとともに、中間信号Ｓｐの信号レベル（ここでは、合成信号Ｓｃの累積平均電力）と基準電圧Ｖｒｅｆとの差に対応する比較電圧ＶＲを出力する。
　図５に示したレファレンス制御回路１４では、電源電圧ＶＤＤが低くなるに連れ、スイッチ１０４ａ，１０４ｂの制御信号（基準クロックＣＫａ，ＣＫｂ）の振幅が小さくなるため、スイッチ１０４ａ，１０４ｂのオン抵抗歪みが顕著になる。そのため、図５に示した基準周波数生成回路２の構成では、低電圧化（電源電圧を低くすること）が困難である。一方、図１０に示した基準周波数生成回路３では、スイッチ１０４ａ，１０４ｂが抵抗３０１ａ，３０１ｂに置き換えられているので、オン抵抗歪みが発生しない。そのため、図５に示した基準周波数生成回路２よりも低電圧化することができる。
　なお、基準周波数生成回路３は、ＲＣ型の発振回路２１に代えて図１に示したＩＣ型の発振回路１１を備えていても良いし、基準電圧生成回路２３に代えて図１に示した基準電圧生成回路１３を備えていても良い。すなわち、レファレンス制御回路３４とＩＣ型の発振回路１１とを組み合わせて使用しても良いし、レファレンス制御回路３４と基準電圧生成回路１３とを組み合わせて使用しても良い。
　（レファレンス制御回路の変形例）
　図１０に示したレファレンス制御回路３４において、ＲＣフィルタ１０５は、抵抗Ｒ１０５を含んでいなくても良い。また、図１２Ａ，図１２Ｂのように、レファレンス制御回路３４は、ＲＣフィルタ１０５に代えて、ＲＣフィルタ１０５ｃ，１０５ｄを含んでいても良い。図１２Ａに示したＲＣフィルタ１０５ｃは、信号抽出機能を有する容量Ｃ３０１と、差動増幅回路Ａ１０５と、容量Ｃ１１１とを含む。図１２Ｂに示したＲＣフィルタ１０５ｄは、図１２Ａに示した容量Ｃ３０１に代えて、抵抗３０１ａ，３０１ｂにそれぞれ対応する容量Ｃ３０１ａ，Ｃ３０１ｂを含む。また、レファレンス制御回路３４は、その他の回路（例えば、抵抗３０１ａ，３０１ｂを通過した発振信号ＯＳＣａ，ＯＳＣｂの電力を減衰させる減衰器）をさらに含んでいても良い。
　（実施形態４）
　図１３は、この発明の実施形態４による基準周波数生成回路４の構成例を示す。この回路４は、発振回路４１と、発振制御回路４２と、レファレンス制御回路４４と、図１に示した基準電圧生成回路１３とを備える。基準クロックＣＫは、発振回路４１の時定数に対応する周波数を有する。
　　〔発振回路および発振制御回路〕
　発振回路４１は、基準クロックＣＫの信号レベルの遷移に応答して、発振信号ＯＳＣａの信号レベルを増減させる。発振回路４１は、容量Ｃａと、定電流源ＣＳ１０１ａと、スイッチＳＷ１ａ，ＳＷ２ａとを含む。発振制御回路４２は、発振信号ＯＳＣａの信号レベルが比較電圧ＶＲよりも高くなったことを検出すると、基準クロックＣＫをローレベルからハイレベルに遷移させ、所定時間の経過後に基準クロックＣＫをハイレベルからローレベルに遷移させる。発振制御回路４２は、比較器ＣＭＰａと、遅延回路４０１とを含む。
　　〔発振動作〕
　ここで、図１４を参照して、図１３に示した発振回路４１および発振制御回路４２による発振動作について説明する。発振信号ＯＳＣａの信号レベルが比較電圧ＶＲよりも高くなると、比較器ＣＭＰａは、出力信号ＯＵＴａをローレベルからハイレベルに遷移させる。遅延回路４０１は、出力信号ＣＭＰａを遅延させて基準クロック信号ＣＫとして出力する。発振回路４１では、基準クロックＣＫの遷移に応答して容量Ｃａが放電される。このようにして、発振回路４１は、発振信号ＯＳＣａの信号レベルを減少させる。リセット時間ΔＴ（遅延回路４０１の遅延時間）の経過後、基準クロックＣＫの信号レベルは、ハイレベルからローレベルに遷移する。発振回路４１では、基準クロックＣＫの遷移に応答して容量Ｃａが充電される。このようにして、発振回路４１は、ＩＣ時定数（定電流源ＣＳ１０１ａの電流量と容量Ｃａの容量値で決定される時定数）で発振信号ＯＳＣａの信号レベルを増加させる。
　　〔レファレンス制御回路〕
　図１３に戻って、レファレンス制御回路４４は、発振信号ＯＳＣａの電力に比例する中間信号Ｓｐの信号レベル（ここでは、発振信号ＯＳＣａの累積平均電力）と基準電圧Ｖｒｅｆとの差が小さくなるように、比較電圧ＶＲを増減させる。レファレンス制御回路４４は、図１に示したＲＣフィルタ１０５と同様の構成を有する。
　発振制御回路４２の応答時間Δｔが短くなると、基準クロックＣＫの周期が短くなる。また、発振信号ＯＳＣａの信号レベルの増加期間も短くなるので、発振信号ＯＳＣａの最大振幅が減少する。その結果、中間信号Ｓｐの信号レベルが基準電圧ＶＲよりも低くなり、レファレンス制御回路４４は比較電圧ＶＲを増加させる。これにより、過渡時間Ｔｉｃが長くなって、基準クロックＣＫの周期が長くなる。また、発振信号ＯＳＣａの信号レベルの増加期間も長くなって、発振信号ＯＳＣａの最大振幅が増加するので、中間信号Ｓｐの信号レベルと基準電圧ＶＲとの差が小さくなる。
　逆に、発振制御回路４２の応答時間Δｔが長くなると、基準クロックＣＫの周期が長くなる。また、発振信号ＯＳＣａの信号レベルの増加期間も長くなり、その結果、中間信号Ｓｐの信号レベルが基準電圧ＶＲよりも高くなるので、レファレンス制御回路４４は、比較電圧ＶＲを減少させる。これにより、過渡時間Ｔｉｃが短くなって、基準クロックＣＫの周期が短くなる。
　以上のように、発振信号ＯＳＣａの電力が一定になるようにフィードバック制御を施すことにより、遅延時間の変動に起因する基準クロックＣＫの周波数変動を抑制できる。これにより、従来のシングル型の基準周波数生成回路よりも、基準周波数生成回路の消費電力の増大を抑制しつつ基準クロックＣＫの周波数を高速化できる。
　さらに、フィードバック制御のループ帯域よりも低域のノイズ成分が減衰されるので、基準周波数生成回路内の低周波ノイズを低減できる。これにより、基準周波数生成回路４の共振特性（Ｑ値）を向上させることができ、基準クロックＣＫの周波数ばらつきを低減できる。
　（初期化回路）
　基準周波数生成回路１，２，３，４は、図１５Ａに示した初期化回路５００をさらに備えていても良い。初期化回路５００は、外部制御に応答して、ＲＣフィルタ１０５に含まれる差動増幅回路Ａ１０５の反転入力端子と出力端子との接続状態を切り換える。例えば、基準周波数生成回路の起動時において、初期化回路５００は、差動増幅回路Ａ１０５の反転入力端子と出力端子とを短絡させる。これにより、比較電圧ＶＲを予め定められた電圧レベル（ここでは、基準電圧Ｖｒｅｆ）に初期化できる。また、比較電圧ＶＲが初期化された後に、初期化回路５００は、差動増幅回路Ａ１０５の反転入力端子を差動増幅回路Ａ１０５の出力端子から切り離す。これにより、レファレンス制御回路によるフィードバック制御が開始される。
　このように初期化回路５００を備えることにより、比較電圧ＶＲの初期値異常による基準周波数生成回路の異常動作を回避できる。また、基準クロックの周波数が安定するまでに要する時間を短縮できる。なお、図１５Ｂのように、初期化回路５００は、機能一体型のＲＣフィルタ１０５だけでなく、機能分離型のＲＣフィルタ１０５ａ，１０５ｂ，１０５ｃ，１０５ｄにも適用可能である。
　（ＲＣフィルタの変形例）
　図１６のように、ＲＣフィルタ１０５は、差動増幅回路Ａ１０５に代えて、中間信号Ｓｐの信号レベルと基準電圧Ｖｒｅｆとの差に対応する一対の出力電圧ＶＰ，ＶＮを出力する差動増幅回路６０１と、基準クロックＣＫａを分周して制御クロックＣＫｃとして出力する分周回路６０２と、制御クロックＣＫｃに応答して動作するスイッチ６０３，６０４（チョッパ回路）とを含んでいても良い。例えば、制御クロックＣＫｃがハイレベルである場合、スイッチ６０３は、中間信号Ｓｐを差動増幅回路６０１の反転入力端子に供給するとともに基準電圧Ｖｒｅｆを差動増幅回路６０１の非反転入力端子に供給し、スイッチ６０４は、差動増幅回路６０１の非反転出力端子から出力された出力電圧ＶＰを選択して比較電圧ＶＲとして出力する。また、制御クロックＣＫｃがローレベルである場合、スイッチ６０３は、中間信号Ｓｐを差動増幅回路６０１の非反転入力端子に供給するとともに基準電圧Ｖｒｅｆを差動増幅回路６０１の反転入力端子に供給し、スイッチ６０４は、差動増幅回路６０１の反転出力端子から出力された出力電圧ＶＮを選択して比較電圧ＶＲとして出力する。このように、中間信号Ｓｐおよび基準電圧Ｖｒｅｆと差動増幅回路６０１の反転入力端子および非反転入力端子との対応関係を周期的に切り換えるとともに、出力電圧ＶＰ，ＶＮを交互に比較電圧ＶＲとして選択する。これにより、差動増幅回路６０１におけるフリッカノイズ（素子サイズに反比例するノイズ成分）は、チョッパ周波数（制御クロックＣＫｃの周波数）の整数倍の周波数を有する高調波の近傍に分散される。また、これらの高調波に分散されたフリッカノイズは、ＲＣフィルタ１０５によって減衰される。
　以上のように、周知のチョッパ技術をＲＣフィルタ１０５に適用することにより、比較電圧ＶＲに重畳されたフリッカノイズを低減できる。例えば、チョッパ技術を適用しない場合、比較電圧ＶＲは、図１７Ａのように、大きな振幅でゆっくりと変動する。一方、チョッパ技術を適用した場合、比較電圧ＶＲは、図１７Ｂのように、小さな振幅で激しく変動する。このように、比較電圧ＶＲの変動幅を抑制できるので、図１８のように、基準周波数生成回路の共振特性（Ｑ値）をさらに向上させることができる。なお、図１８では、点線波形はチョッパ技術を適用しない場合の共振特性に対応し、実線波形はチョッパ技術を適用した場合の共振特性に対応する。また、チョッパ技術を適用することにより、フリッカノイズを低減するために回路面積を増大させなくても良くなるので、チョッパ技術を適用しない場合よりも、基準周波数生成回路の回路面積を削減できる。
　また、制御クロックＣＫｃの周波数を基準クロックＣＫａの周波数よりも低くすることにより、基準クロックＣＫａによってスイッチ６０３，６０４を制御する場合よりも、差動増幅回路６０１による負荷容量（例えば、信号経路の寄生容量）の充放電時間を長くすることができる。これにより、差動増幅回路６０１の駆動能力を低くすることができるので、差動増幅回路６０１の消費電力を低減できる。なお、基準クロックＣＫａに代えて、基準周波数生成回路の内部信号（例えば、基準クロックＣＫｂや発振信号ＯＳＣａ，ＯＳＣｂなど）や外部からのクロックを分周回路６０２に供給しても良い。また、分周回路６０２を介さずに、基準周波数生成回路の内部信号や外部からのクロックを制御クロックＣＫｃとしてスイッチ６０３，６０４に供給しても良い。
　なお、上記チョッパ技術は、ＲＣフィルタ１０５だけでなく、ＲＣフィルタ１０５ａ，１０５ｂ，１０５ｃ，１０５ｄにも適用可能である。すなわち、ＲＣフィルタ１０５ａ，１０５ｂ，１０５ｃ，１０５ｄは、差動増幅回路Ａ１０５に代えて、図１６に示した差動増幅回路６０１，分周回路６０２，スイッチ６０３，６０４を含んでいても良い。
　（周波数調整）
　以上の各実施形態において、発振回路１１，２１，４１の時定数を決定する定電流源（または、抵抗），容量をそれぞれ、可変電流源（または、可変抵抗），可変容量に置き換えても良い。このように構成することにより、発振回路１１，２１，４１の時定数を変更でき、基準クロックの周波数を調整することが可能になる。
　また、図１９Ａのように、基準電圧生成回路１３において抵抗Ｒ１０３を可変抵抗Ｒ１０３ａに置き換えても良いし、図１９Ｂのように、基準電圧生成回路２３において抵抗Ｒ２０３を可変抵抗Ｒ２０３ａに置き換えても良い。このように構成することにより、基準電圧Ｖｒｅｆを可変電圧にすることができ、基準クロックＣＫａ，ＣＫｂの周波数を調整することが可能になる。また、発振回路に余計な構成（時定数を可変にするための構成）を追加することなく基準クロックＣＫａ，ＣＫｂの周波数を調整できるので、発振回路の時定数に不要な成分（例えば、可変抵抗を構成するスイッチが有する抵抗成分など）が含まれない。そのため、基準クロックＣＫａ，ＣＫｂの周波数を正確に設定できる。
　（温度勾配特性）
　以上の各実施形態において、発振回路１１，２１，４１の時定数が温度勾配特性を有する場合（すなわち、温度変化に伴って発振回路の時定数が変動する場合）、その時定数変動に伴って基準クロックＣＫａ，ＣＫｂの周波数も変動してしまう。このような周波数変動を抑制するために、基準電圧Ｖｒｅｆに任意の温度勾配特性（例えば、時定数の温度勾配特性に対して逆の温度勾配特性）を持たせても良い。例えば、図１９Ｃのように、抵抗Ｒ２００ａと、抵抗Ｒ２００ａと同一の温度係数（温度変化量に対する抵抗値の変化量の割合）を有する抵抗Ｒ２００ｂと、抵抗Ｒ２００ａとは異なる温度係数を有する抵抗Ｒ２００ｃとを用いて基準電圧生成回路２３を構成しても良い。また、抵抗Ｒ２００ａ，Ｒ２００ｂ，Ｒ２００ｃがそれぞれ異なる温度係数を有していても良い。このように構成することにより、温度変化に伴って抵抗分割比が変動するので、結果として基準電圧Ｖｒｅｆが温度勾配特性を有することになる。なお、半導体集積回路の製造プロセスにおいて多種多様の抵抗（ポリシリコン抵抗、拡散抵抗、ウエル抵抗など）を任意に選択して抵抗Ｒ２００ａ，Ｒ２００ｂ，Ｒ２００ｃとして形成することにより、抵抗Ｒ２００ａ，Ｒ２００ｂ，Ｒ２００ｃのそれぞれの温度係数を任意に設定できる。
　以上のように、基準電圧Ｖｒｅｆが温度勾配特性を有することにより、発振回路の時定数の温度勾配特性を打ち消す（または小さくする）ことができ、温度変化に起因する基準クロックＣＫａ，ＣＫｂの周波数変動を抑制できる。例えば、発振回路の時定数が正の温度勾配特性（温度増加に伴い時定数の値が増加する特性）を有する場合、基準電圧Ｖｒｅｆに負の温度勾配特性（温度増加に伴い電圧値が減少する特性）を持たせることにより、温度変化に起因する周波数変動を抑制できる。なお、基準電圧生成回路１３においてバンドギャップレファレンス回路１０３の出力に温度勾配特性を持たせても良い。このように構成することにより、基準電圧Ｖｒｅｆに温度勾配特性を持たせることができる。
　（半導体集積回路および電子機器）
　図２０のように、基準周波数生成回路１，２，３，４は、半導体集積回路に搭載可能である。図２０に示した半導体集積回路７は、基準周波数生成回路１の他に、ＣＰＵ７００を備える。ＣＰＵ７００は、基準周波数生成回路１からの基準クロックＣＫａを動作クロックとして動作する。また、基準周波数生成回路１において基準クロックの周波数が調整可能であれば、ＣＰＵ７００は、外部からの情報（例えば、温度情報など）に基づいて、基準周波数生成回路１の基準クロックの周波数を調整しても良い（例えば、基準電圧生成回路１３の抵抗Ｒ１０３ａの抵抗値を調整しても良い）。さらに、発振回路１１，２１，４１の時定数が温度勾配特性を有する場合、基準周波数生成回路を温度センサとして使用することも可能である。例えば、基準周波数生成回路２において、抵抗Ｒ２０１ａ，Ｒ２０１ｂの温度勾配特性と、抵抗Ｒ２０１ａ，Ｒ２０１ｂの抵抗値と基準クロックＣＫａ，ＣＫｂの周波数との対応関係とを予め把握しておけば、基準クロックＣＫａ，ＣＫｂの周波数変動に基づいて温度変化量を求めることが可能である。
　また、図２１のように、半導体集積回路７は、携帯機器などの電子機器に搭載可能である。以上のように、基準周波数生成回路１，２，３，４を半導体集積回路や電子機器に搭載させることにより、半導体集積回路や電子機器を正確に動作させることができる。
　（発振回路および発振制御回路の変形例）
　なお、差動型の発振回路１１，２１の構成は、多種多様であり、図１や図５に示した構成に限定されない。例えば、発振回路１１は、スイッチＳＷ１ａ，ＳＷ１ｂを含んでいなくても良いし、図２２のように、２つの定電流源ＣＳ１０１ａ，ＣＳ１０１ｂに代えて容量Ｃａ，Ｃｂに交互に接続される定電流源ＣＳを含んでいても良い。同様に、発振回路２１は、スイッチＳＷ１ａ，ＳＷ１ｂを含んでいなくても良いし、図２２の定電流源ＣＳを抵抗に置き換えた構成であっても良い。また、差動型の発振制御回路１２の構成も図１に示した構成に限定されない。例えば、発振制御回路１２は、ＮＡＮＤ型ＲＳラッチ回路１０２に代えて、ＮＯＲ型ＲＳラッチ回路や、他の論理素子の組合せを含んでいても良いし、図２５Ａのような構成であっても良い。同様に、シングル型の発振回路４１および発振制御回路４２の構成も多種多様であり、図１３に示した構成に限定されない。
　（基準周波数生成回路の極性）
　以上の各実施形態において、基準周波数生成回路１，２，３，４の極性を反転させても良い。すなわち、基準周波数生成回路１，２，３，４は、所定時定数で発振信号の信号レベルを減少させるものであっても良い。例えば、図１に示した基準周波数生成回路１を図２３のように構成しても良い。図２３に示した基準周波数生成回路では、発振回路１１は、基準クロックＣＫａ，ＣＫｂの信号レベルの遷移に応答して、発振信号ＯＳＣａの信号レベルを増加させるとともにＩＣ時定数で発振信号ＯＳＣｂの信号レベルを減少させる動作と、ＩＣ時定数で発振信号ＯＳＣａの信号レベルを減少させるとともに発振信号ＯＳＣｂの信号レベルを増加させる動作とを交互に実行する。発振制御回路１２は、発振信号ＯＳＣａの信号レベル（または、発振信号ＯＳＣｂの信号レベル）が比較電圧ＶＲよりも低くなったことを検出すると基準クロックＣＫａ，ＣＫｂの信号レベルを遷移させる。基準電圧生成回路１３は、電源電圧ＶＤＤに対して所定の電位差を有する低電圧を基準電圧Ｖｒｅｆとして生成する。このように構成した場合も、遅延時間の変動による基準クロックの周波数変動を抑制できる。
　以上説明したように、この発明による基準周波数生成回路は、消費電力を抑制しつつ周波数の高い基準クロックを精度良く生成できるので、半導体集積回路のタイマー用途，動作クロック用途，サンプリングクロック用途などに有用である。

Claims (14)

  1. 　基準クロックを生成する回路であって、
    　前記基準クロックの信号レベルの遷移に応答して、第１の発振信号の信号レベルを増加させるとともに第２の発振信号の信号レベルを減少させる動作と、前記第２の発振信号の信号レベルを増加させるとともに前記第１の発振信号の信号レベルを減少させる動作とを交互に行う発振回路と、
    　前記第１の発振信号の信号レベルが比較電圧に到達したことを検出すると前記基準クロックの信号レベルを第１の論理レベルに遷移させ、前記第２の発振信号の信号レベルが前記比較電圧に到達したことを検出すると前記基準クロックの信号レベルを第２の論理レベルに遷移させる発振制御回路と、
    　前記第１および第２の発振信号のそれぞれの電力に比例する中間信号の信号レベルと基準電圧との差が小さくなるように、前記比較電圧を増減させるレファレンス制御回路とを備える
    ことを特徴とする基準周波数生成回路。
  2. 　請求項１において、
    　前記レファレンス制御回路は、
    　　前記第１および第２の発振信号をそれぞれ通過させる第１および第２の抵抗と、
    　　前記第１および第２の抵抗をそれぞれ通過した第１および第２の発振信号を合成して得られる合成信号からその合成信号の電力に比例する信号を前記中間信号として抽出するとともに、その抽出した中間信号の信号レベルと前記基準電圧との差に対応する電圧を前記比較電圧として出力するＲＣフィルタとを含む
    ことを特徴とする基準周波数生成回路。
  3. 　請求項１において、
    　前記レファレンス制御回路は、
    　　前記基準クロックの信号レベルの遷移に応答して前記第１および第２の発振信号を交互に通過させるスイッチ回路と、
    　　前記スイッチ回路を通過した発振信号からその発振信号の電力に比例する信号を前記中間信号として抽出するとともに、その抽出した中間信号の信号レベルと前記基準電圧との差に対応する電圧を前記比較電圧として出力するＲＣフィルタとを含む
    ことを特徴とする基準周波数生成回路。
  4. 　請求項１，２，３のいずれか１項において、
    　第１の電圧および第２の電圧の電圧間を抵抗分割することによって前記基準電圧を生成する基準電圧生成回路をさらに備え、
    　前記発振回路は、
    　　前記第１および第２の発振信号をそれぞれ生成するための第１および第２の容量と、
    　　１以上の抵抗を有する抵抗部と
    　　前記基準クロックの信号レベルの遷移に応答して第１および第２の接続状態を交互に切り換える接続切換部とを含み、
    　前記第１の接続状態では、前記第１の容量は、前記第１の電圧が供給される第１のノードに前記抵抗部を介して接続され、前記第２の容量は、前記第２の電圧が供給される第２のノードに接続され、
    　前記第２の接続状態では、前記第２の容量は、前記第１のノードに前記抵抗部を介して接続され、前記第１の容量は、前記第２のノードに接続される
    ことを特徴とする基準周波数生成回路。
  5. 　請求項１，２，３のいずれか１項において、
    　第１および第２の電圧のいずれか一方に対して所定の電位差を有する定電圧を前記基準電圧として生成する基準電圧生成回路をさらに備え、
    　前記発振回路は、
    　　前記第１および第２の発振信号をそれぞれ生成するための第１および第２の容量と、
    　　定電流を供給するための電流供給部と、
    　　前記基準クロックの信号レベルの遷移に応答して第１および第２の接続状態を交互に切り換える接続切換部とを含み、
    　前記第１の接続状態では、前記第１の容量は、前記第１の電圧が供給される第１のノードに前記電流供給部を介して接続され、前記第２の容量は、前記第２の電圧が供給される第２のノードに接続され、
    　前記第２の接続状態では、前記第２の容量は、前記第１のノードに前記電流供給部を介して接続され、前記第１の容量は、前記第２のノードに接続される
    ことを特徴とする基準周波数生成回路。
  6. 　請求項１において、
    　前記比較電圧の信号レベルを予め定められた信号レベルに初期化する初期化回路をさらに備える
    ことを特徴とする基準周波数生成回路。
  7. 　請求項１において、
    　前記基準電圧は、可変電圧である
    ことを特徴とする基準周波数生成回路。
  8. 　請求項１において、
    　前記基準電圧は、温度勾配特性を有する
    ことを特徴とする基準周波数生成回路。
  9. 　基準クロックを生成する回路であって、
    　前記基準クロックの信号レベルの遷移に応答して、発振信号の信号レベルを増加させる動作と、前記発振信号の信号レベルを減少させる動作とを交互に行う発振回路と、
    　前記発振信号の信号レベルが比較電圧に到達したことを検出すると前記基準クロックの信号レベルを第１の論理レベルに遷移させ、所定時間の経過後に前記基準クロックの信号レベルを第２の論理レベルに遷移させる発振制御回路と、
    　前記発振信号の電力に比例する中間信号の信号レベルと基準電圧との差が小さくなるように、前記比較電圧を増減させるレファレンス制御回路とを備える
    ことを特徴とする基準周波数生成回路。
  10. 　請求項９において、
    　前記レファレンス制御回路は、
    　　前記発振信号から前記中間信号を抽出するとともに、その抽出した中間信号の信号レベルと前記基準電圧との差に対応する電圧を前記比較電圧として出力するＲＣフィルタを含む
    ことを特徴とする基準周波数生成回路。
  11. 　請求項２，３，１０のいずれか１項において、
    　前記ＲＣフィルタは、
    　　前記中間信号および前記基準電圧にそれぞれ対応する一対の入力端子を有し、前記中間信号の信号レベルと前記基準電圧との差に対応する一対の出力電圧を出力する差動増幅回路と、
    　　前記中間信号および前記基準電圧を前記一対の入力端子との対応関係を周期的に切り換えるとともに、前記一対の出力電圧を前記比較電圧として交互に選択するチョッパ回路とを含む
    ことを特徴とする基準周波数生成回路。
  12. 　請求項１１において、
    　前記ＲＣフィルタは、前記基準クロックを分周する分周回路をさらに含み、
    　前記チョッパ回路は、前記分周回路の出力に応答して、前記対応関係の切り換えと前記出力電圧の選択とを実行する
    ことを特徴とする基準周波数生成回路。
  13. 　請求項１または９に記載の基準周波数生成回路と、
    　前記基準周波数生成回路からの基準クロックに同期して動作するＣＰＵとを備える
    ことを特徴とする半導体集積回路。
  14. 　請求項１３に記載の半導体集積回路を備えることを特徴とする電子機器。
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