WO2022049888A1 - 半導体回路 - Google Patents

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WO2022049888A1
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一徳 長谷部
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • This technology relates to semiconductor circuits. More specifically, the present invention relates to a semiconductor circuit in which a chopper switch is connected to an amplifier.
  • This technology was created in view of this situation, and aims to properly connect the chopper switch to the multi-stage amplifier.
  • the first aspect thereof is a plurality of amplifiers connected in series, each of which amplifies the signal on the input side and supplies it to the output side.
  • the first and second chopper switches connected to the input side and the output side of the first connected amplifier first among the plurality of amplifiers and operated in synchronization with the first chopper clock, and the above.
  • the third and fourth chopper switches which are connected to the input side and the output side of the second amplifier connected to the second and subsequent amplifiers among the plurality of amplifiers and operate in synchronization with the second chopper clock, and the above-mentioned first.
  • the third and fourth chopper switches are connected to the input side and the output side of the second amplifier connected to the second and subsequent amplifiers while avoiding the influence of the phase compensation capacitance. Brings the effect of doing.
  • phase compensation capacitance may be mirror-connected at the other end after the output portion of the fourth chopper switch. This has the effect of effectively increasing the capacity value.
  • the phase compensation capacitance may be connected to the power supply potential or the ground potential at the other end. This has the effect of improving the power supply voltage fluctuation elimination ratio.
  • the first and second chopper clocks may be the same signal.
  • the first to fourth chopper switches have the effect of operating synchronously.
  • the second chopper clock may be delayed by a predetermined time from the first chopper clock. This has the effect of dispersing the timing when glitch occurs and suppressing the peak value of glitch.
  • a delay circuit may be further provided in which the first chopper clock is delayed for the predetermined time to generate the second chopper clock.
  • the first and second chopper clocks may have different frequencies from each other. This has the effect of operating the first and second chopper switches and the third and fourth chopper switches at different timings.
  • a frequency divider that generates the other from one of the first and second chopper clocks may be further provided.
  • a phase-locked loop that generates a reference signal and a frequency divider that generates the first and second chopper clocks based on the reference signal may be further provided.
  • each of the plurality of amplifiers is a fully differential amplifier having a differential input and a differential output
  • each of the first to fourth chopper switches is the first or first chopper switch.
  • the operation of passing the differential input signal through and the operation of crossing it in synchronization with the chopper clock of 2 are switched and output as a differential output signal, and the phase compensation capacitance is obtained from each of the differential input units of the third chopper switch. It may be connected to.
  • each of the plurality of amplifiers may be a translinear loop type fully differential amplifier or a minimum selector type fully differential amplifier.
  • FIG. 1 is a diagram showing a first example of the semiconductor circuit 100 according to the embodiment of the present technology.
  • the first example of this semiconductor circuit 100 is a circuit in which two-stage amplifiers 110 and 120 are connected in series.
  • Each of the amplifiers 110 and 120 is a fully differential amplifier that amplifies the differential signal as an input and outputs the differential signal.
  • Chopper switches 210, 220, 230 and 240 are connected to the input side and output side of the amplifiers 110 and 120, respectively.
  • the chopper switches 210, 220, 230 and 240 operate according to a common chopper clock of a predetermined frequency Fchop.
  • the phase compensation capacities 330 and 340 are mirror-connected between the input unit of the chopper switch 230 and the output unit of the chopper switch 240.
  • the phase compensation capacities 330 and 340 are capacities for ensuring a phase margin in the amplifiers 110 and 120 and avoiding unintended oscillation.
  • phase compensation capacities 330 and 340 can be seen from the output side of the amplifier 110 via the chopper switch 220. However, since the output portion of the chopper switch 220 is not inverted by chopping, the amplifier 110 does not need to charge the phase compensation capacities 330 and 340 by chopping inversion. Therefore, the phenomenon that the settling cannot be made in time due to insufficient drive capacity of the amplifier 110 does not occur. Therefore, the amplifier 110 has sufficient drive capability to follow the input signal.
  • phase compensation capacities 330 and 340 and the load capacities can be seen from the output side of the amplifier 120 via the chopper switch 240.
  • the amplifier 120 since the output portion of the chopper switch 240 is not inverted by chopping, the amplifier 120 does not need to charge the phase compensation capacities 330 and 340 by chopping inversion. Therefore, the phenomenon that the settling cannot be made in time due to the insufficient drive capacity of the amplifier 120 does not occur. Therefore, the amplifier 120 also has sufficient drive capability to follow the input signal.
  • FIG. 2 is a diagram showing a configuration example of the chopper switch 210 according to the embodiment of the present technology.
  • the chopper switch 210 will be described below as an example, other chopper switches 220, 230 and 240 also have the same configuration.
  • the chopper switch 210 includes four switches 211 to 214 that are turned on or off according to the chopper clock.
  • the switches 211 and 214 synchronize and perform the same operation as each other, and the switches 212 and 213 also synchronize and perform the same operation as each other.
  • the operations of switches 211 and 214 and the operations of switches 212 and 213 are opposite operations. That is, the switches 212 and 213 are turned off while the switches 211 and 214 are turned on, and the switches 212 and 213 are turned on while the switches 211 and 214 are turned off.
  • the chopper switch 210 as a whole repeats the through operation and the cross operation as shown below.
  • FIG. 3 is a diagram showing an operation example of the chopper switch 210 in the embodiment of the present technology.
  • the chopper switches 210 and 220 Since a common chopper clock is input to the chopper switches 210 and 220, the chopper switches 210 and 220 operate in the same manner on the input side and the output side of the amplifier 110. Therefore, the input / output polarities do not change depending on the chopper switches 210 and 220.
  • the chopper clock repeats high level and low level at the frequency Fchop. For example, if the chopper clock is high level, the chopper switches 210 and 220 operate through. On the other hand, if the chopper clock is at a low level, the chopper switches 210 and 220 cross-operate.
  • FIG. 4 is a diagram showing an example of the voltage waveform of the chopper switch 240 in the embodiment of the present technology.
  • Modulation is performed centering on the frequency Fchop by the operation of the chopper switch 240.
  • the flicker noise component ⁇ f is converted into “Fchop + ⁇ f” in the high frequency range.
  • the flicker noise component converted into the high frequency region can be cut.
  • phase compensation capacitances 330 and 340 are not effectively seen as a load from the output side of the amplifiers 110 and 120, as shown in a in the figure, almost no accent is generated in the settling waveform of the amplifier 120. Therefore, as shown in b in the figure, glitch due to chopping does not occur in the output portion of the chopper switch 240, and a clean envelope is obtained.
  • FIG. 5 is a diagram showing a second example of the semiconductor circuit 100 according to the embodiment of the present technology.
  • the second example of this semiconductor circuit 100 is a circuit in which two-stage amplifiers 110 and 120 are connected in series, as in the first example described above.
  • the phase compensation capacities 330 and 340 are mirror-connected, but in this second example, the phase compensation capacitance 333 is connected to the power supply potential and the phase compensation capacitance 334 is connected to the ground potential.
  • the above-mentioned mirror connection has the advantage that the capacitance value can be effectively increased and the stability of the amplifier can be ensured in a small area, but the PSRR (Power Supply Rejection Ratio) deteriorates. There is a problem.
  • PSRR Power Supply Rejection Ratio
  • PSRR can be improved. Whether to adopt a mirror connection or a common connection is selected by a trade-off for each circuit.
  • phase compensation capacities 330 and 340 cannot be seen as an effective load from the output side of the amplifiers 110 and 120, the settling waveform is not distorted and chopping. Glitch does not occur.
  • FIG. 6 is a diagram showing a third example of the semiconductor circuit 100 according to the embodiment of the present technology.
  • the third example of this semiconductor circuit 100 is a circuit in which three-stage amplifiers 110, 120 and 130 are connected in series.
  • Each of the amplifiers 110, 120 and 130 is a fully differential amplifier that amplifies the differential signal as an input and outputs the differential signal.
  • Chopper switches 210, 220, 230 and 240 are connected to the input side and output side of the amplifiers 110 and 120, respectively.
  • the chopper switches 210, 220, 230 and 240 operate according to a common chopper clock of a predetermined frequency Fchop.
  • phase compensation capacities 330 and 340 are mirror-connected between the input portion of the chopper switch 230 and the output side of the amplifier 130. Further, the phase compensation capacities 350 and 360 are mirror-connected to the input side of the amplifier 130.
  • phase compensation capacities 330, 340, 350 and 360 cannot be seen as an effective load from the output side of the amplifiers 110 and 120, the settling waveform does not appear and glitch due to chopping does not occur.
  • FIG. 7 is a diagram showing a fourth example of the semiconductor circuit 100 according to the embodiment of the present technology.
  • the fourth example of this semiconductor circuit 100 is a circuit in which three-stage amplifiers 110, 120 and 130 are connected in series, as in the third example described above.
  • the phase compensation capacities 330, 340, 350 and 360 were mirror-connected, but in this fourth example, the phase compensation capacities 333 and 353 are connected to the power supply potential and the phase compensation capacities 334 and 363 are connected. Is connected to the ground potential.
  • phase compensation capacitances 333, 343, 353 and 363 cannot be seen as an effective load from the output side of the amplifiers 110 and 120, the settling waveform does not swear and glitch due to chopping does not occur.
  • FIG. 8 is a diagram showing a fifth example of the semiconductor circuit 100 according to the embodiment of the present technology.
  • the fifth example of this semiconductor circuit 100 is a circuit in which three-stage amplifiers 110, 120 and 130 are connected in series, as in the third example described above.
  • Chopper switches 210, 220, 230, 240, 250 and 260 are connected to the input side and output side of the amplifiers 110, 120 and 130, respectively.
  • the chopper switches 210, 220, 230, 240, 250 and 260 operate according to a common chopper clock of a given frequency Fchop.
  • phase compensation capacities 330 and 340 are mirror-connected between the input unit of the chopper switch 230 and the output unit of the chopper switch 260. Further, the phase compensation capacities 350 and 360 are mirror-connected between the input unit of the chopper switch 250 and the output unit of the chopper switch 260.
  • phase compensation capacitances 330, 340, 350, and 360 cannot be seen as an effective load from the output side of the amplifiers 110, 120, and 130, the settling waveform does not appear and glitch due to chopping occurs. do not do.
  • FIG. 9 is a diagram showing a sixth example of the semiconductor circuit 100 according to the embodiment of the present technology.
  • the sixth example of this semiconductor circuit 100 is a circuit in which three-stage amplifiers 110, 120 and 130 are connected in series, as in the fifth example described above.
  • the phase compensation capacities 330, 340, 350 and 360 were mirror-connected, but in this sixth example, the phase compensation capacities 333 and 353 are connected to the power supply potential and the phase compensation capacities 334 and 363 are connected. Is connected to the ground potential.
  • phase compensation capacitances 330, 340, 350, and 360 cannot be seen as an effective load from the output side of the amplifiers 110, 120, and 130, the settling waveform does not appear and glitch due to chopping occurs. do not do.
  • FIG. 10 is a diagram showing an example in the case where all chopper switches use a common chopper clock in the embodiment of the present technology.
  • FIG. 11 is a diagram showing an example in the case where different chopper clocks are used between the chopper switches 210 and 220 and the chopper switches 230 and 240 in the embodiment of the present technology.
  • a delay circuit 410 is provided.
  • the delay circuit 410 delays the chopper clock CLKA of the chopper switches 210 and 220 by a predetermined time ⁇ , and generates the chopper clock CLKB of the chopper switches 230 and 240.
  • the chopper switches 210 and 220 and the chopper switches 230 and 240 are provided with a skew of a predetermined time ⁇ at the timing of transition of the chopper clock to disperse the timing when glitch occurs and suppress the peak value of glitch. can do.
  • the chopper clock frequency can be changed in units of the chopper switch for each amplifier.
  • a plurality of chopper clocks may be supplied from a PLL (Phase Locked Loop: phase-locked loop) provided in the chip, or a plurality of choppers may be supplied from outside the chip.
  • the clock may be supplied.
  • FIG. 12 is a diagram showing a first example of supplying a chopper clock to the semiconductor circuit 100 according to the embodiment of the present technology.
  • the PLL 510 is provided in the chip, and the output thereof is divided by the frequency divider 521 as a reference signal to generate the first chopper clock (frequency Fchop1). Further, the first chopper clock is divided by the divider 522 to generate the second chopper clock (frequency Fchop2).
  • the first chopper clock is supplied to the chopper switches 210 and 220, and the second chopper clock is supplied to the chopper switches 230 and 240.
  • FIG. 13 is a diagram showing a second example of supplying a chopper clock to the semiconductor circuit 100 in the embodiment of the present technology.
  • the PLL 510 is provided in the chip, and the output thereof is divided by the frequency divider 521 as a reference signal to generate the second chopper clock (frequency Fchop2). Further, the second chopper clock is divided by the divider 522 to generate the first chopper clock (frequency Fchop1).
  • the first chopper clock is supplied to the chopper switches 210 and 220, and the second chopper clock is supplied to the chopper switches 230 and 240.
  • FIG. 14 is a diagram showing a third example of supplying a chopper clock to the semiconductor circuit 100 according to the embodiment of the present technology.
  • the PLL 510 is provided in the chip, and the output thereof is divided by the frequency divider 521 to generate the first chopper clock (frequency Fchop1) and the frequency divider.
  • the second chopper clock (frequency Fchop2) is generated by dividing by 522.
  • the first chopper clock is supplied to the chopper switches 210 and 220, and the second chopper clock is supplied to the chopper switches 230 and 240.
  • FIG. 15 is a diagram showing a fourth example of supplying a chopper clock to the semiconductor circuit 100 in the embodiment of the present technology.
  • the clock supplied from outside the chip is supplied to the chopper switches 210 and 220 as the first chopper clock (frequency Fchop1). Further, the first chopper clock is divided by the divider 522 to generate the second chopper clock (frequency Fchop2). The second chopper clock is supplied to the chopper switches 230 and 240.
  • FIG. 16 is a diagram showing a fifth example of supplying a chopper clock to the semiconductor circuit 100 according to the embodiment of the present technology.
  • the clock supplied from outside the chip is supplied to the chopper switches 230 and 240 as the second chopper clock (frequency Fchop2). Further, the second chopper clock is divided by the divider 522 to generate the first chopper clock (frequency Fchop1). The first chopper clock is supplied to the chopper switches 210 and 220.
  • FIG. 17 is a diagram showing a sixth example of supplying a chopper clock to the semiconductor circuit 100 in the embodiment of the present technology.
  • the clock supplied from outside the chip is divided by the divider 521 to generate the first chopper clock (frequency Fchop1), and the clock is divided by the divider 522. Generates a second chopper clock (frequency Fchop2).
  • the first chopper clock is supplied to the chopper switches 210 and 220, and the second chopper clock is supplied to the chopper switches 230 and 240.
  • FIG. 18 is a diagram showing an application example of chopper clock supply to the semiconductor circuit 100 in the embodiment of the present technology.
  • each of the plurality of amplifiers can be operated by a different clock.
  • the clock interface can be provided by setting the chopper clocks CLKB of the chopper switches 230 and 240 on the input / output side of the amplifier 120 to the same clock as the clock of the ADC 610.
  • FIG. 19 is a diagram showing an example in which the semiconductor circuit 100 according to the embodiment of the present technology is applied as a translinear loop type fully differential amplifier.
  • This Translinear Loop type fully differential amplifier is a circuit in which two-stage amplifiers 110 and 120 are connected in series as in the first example of the above-mentioned semiconductor circuit 100.
  • the chopper switch 210 is connected to the input side of the amplifier 110, and the chopper switches 221 and 222 are connected to the output side.
  • the chopper switches 231 and 232 are connected to the input side of the amplifier 120, and the chopper switch 240 is connected to the output side.
  • phase compensation capacities 331 and 341 are mirror-connected between the input unit of the chopper switch 231 and the output unit of the chopper switch 240. Further, phase compensation capacitances 332 and 342 are mirror-connected between the input unit of the chopper switch 232 and the output unit of the chopper switch 240.
  • CMFB common-mode feedback
  • FIG. 20 is a diagram showing an example in which the semiconductor circuit 100 according to the embodiment of the present technology is applied as a minimum selector type fully differential amplifier.
  • This minimum selector type fully differential amplifier is a circuit in which two-stage amplifiers 110 and 120 are connected in series as in the first example of the above-mentioned semiconductor circuit 100.
  • the chopper switch 210 is connected to the input side of the amplifier 110, and the chopper switches 221 and 222 are connected to the output side.
  • the chopper switches 231 and 232 are connected to the input side of the amplifier 120, and the chopper switch 240 is connected to the output side.
  • phase compensation capacities 331 and 341 are mirror-connected between the input unit of the chopper switch 231 and the output unit of the chopper switch 240. Further, phase compensation capacitances 332 and 342 are mirror-connected between the input unit of the chopper switch 232 and the output unit of the chopper switch 240.
  • the chopper switches 233 and 234 are also connected to the local feedback path. Also in this example, the common mode feedback circuit is not shown.
  • phase compensation capacitance by connecting one end of the phase compensation capacitance to the input portion of the chopper switch connected to the input side of the amplifier in the second and subsequent stages, the influence of the phase compensation capacitance.
  • a chopper switch can be provided on the input / output side of each amplifier while avoiding the above. That is, by not showing the phase compensation capacitance as a direct load to the amplifier in the previous stage, it is possible to avoid deterioration of the characteristics of settling and open loop gain.
  • FIG. 21 is a diagram showing an example of application of the semiconductor circuit 100 to an active LPF in the embodiment of the present technology.
  • Active LPF active Low-Pass Filter
  • active Low-Pass Filter is a low-pass filter that uses an active element.
  • an example of configuring a low-pass filter by using the above-mentioned semiconductor circuit 100 as an operational amplifier will be shown.
  • a resistor 621 is connected to the positive input side of the semiconductor circuit 100, and a resistor 623 and an integrated capacitance 625 are connected in parallel between the positive input side and the negative output side. Further, a resistor 622 is connected to the negative input side of the semiconductor circuit 100, and a resistor 624 and an integrated capacitance 626 are connected in parallel between the negative input side and the positive output side. This constitutes a low-pass filter for differential input and differential output.
  • FIG. 22 is a diagram showing an example of application of the semiconductor circuit 100 to a switched capacitor in the embodiment of the present technology.
  • a switched capacitor is a circuit that controls current or voltage by combining switches 631, 632, 635 and 636 with capacitors (sampling capacities 633 and 634, integrated capacitors 637 and 638).
  • switches 631 and 632 are turned on, and switches 635 and 636 are turned off.
  • switches 631 and 632 are turned off and the switches 635 and 636 are turned on.
  • the value of the equivalent resistance as a switched capacitor is determined by the cycle in which these operations are repeated. Therefore, the current or voltage can be controlled according to this period.
  • FIG. 23 is a diagram showing an example of application of the Hall sensor of the semiconductor circuit 100 to the analog front-end circuit according to the embodiment of the present technology.
  • the Hall sensor is a sensor that detects the magnetic field using the Hall effect.
  • the Hall element 640 converts a magnetic field into an electric signal and outputs it by utilizing the Hall effect.
  • the high frequency component is cut by the above-mentioned active LPF and supplied to the ADC 610.
  • the analog signal obtained by the Hall element 640 can be converted into a digital signal and output.
  • FIG. 24 is a diagram showing an example of application of the semiconductor circuit 100 to the analog front-end circuit of the biosensor in the embodiment of the present technology.
  • the biosensor is a sensor that detects biological signals generated by biological phenomena of living organisms. Examples of biological signals include electroencephalograms (EEGs).
  • the analog front-end circuit of this biosensor includes operational amplifiers 651 and 652 that amplify biological signals, and a switched capacitor 630 in the subsequent stage.
  • the switched capacitor 630 includes a semiconductor circuit 100 as in the example described above to control current or voltage. As a result, the obtained analog signal is supplied to the ADC 610. As a result, the analog signal obtained by the biosensor can be converted into a digital signal and output.
  • the semiconductor circuit 100 in the embodiment of the present technology can be applied to various applications as a fully differential amplifier.
  • the present technology can have the following configurations. (1) Multiple amplifiers connected in series, each of which amplifies the signal on the input side and supplies it to the output side.
  • a first and second chopper switch connected to the input side and the output side of the first connected amplifier among the plurality of amplifiers and operating in synchronization with the first chopper clock, respectively.
  • a third and fourth chopper switch that is connected to the input side and the output side of the second amplifier connected to the second and subsequent amplifiers and operates in synchronization with the second chopper clock, respectively.
  • a semiconductor circuit having a phase compensation capacitance to which one end is connected to an input portion of the third chopper switch.
  • phase compensation capacitance is mirror-connected after the output unit of the fourth chopper switch.
  • phase compensation capacity is the semiconductor circuit whose other end is connected to a power supply potential or a ground potential.
  • first and second chopper clocks are the same signal.
  • the second chopper clock is delayed by a predetermined time from the first chopper clock.
  • Each of the plurality of amplifiers is a fully differential amplifier having a differential input and a differential output.
  • Each of the first to fourth chopper switches switches between an operation of passing a differential input signal through and an operation of crossing in synchronization with the first or second chopper clock, and outputs the signal as a differential output signal.
  • (11) The semiconductor circuit according to (10) above, wherein each of the plurality of amplifiers is a translinear loop type fully differential amplifier.
  • Phase compensation capacity 410 Delay circuit 521, 522 divider 610 ADC 621 to 624 Resistance 625, 626, 637, 638 Integral capacity 630 Switched capacitor 631, 632, 635, 636 Switch 633, 634 Sampling capacity 640 Hall element 651, 652 Operational amplifier

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Abstract

多段アンプにチョッパスイッチを適正に接続する。　半導体回路は、直列に接続されてそれぞれが入力側の信号を増幅して出力側に供給する複数のアンプを備える。複数のアンプのうち１番目に接続された第１のアンプの入力側に第１のチョッパスイッチが接続され、第１のアンプの出力側に第２のチョッパスイッチが接続される。第１および第２のチョッパスイッチは第１のチョッパクロックに同期して動作する。複数のアンプのうち２番目以降に接続された第２のアンプの入力側に第３のチョッパスイッチが接続され、第２のアンプの出力側に第４のチョッパスイッチが接続される。第３および第４のチョッパスイッチは第２のチョッパクロックに同期して動作する。第３のチョッパスイッチの入力部には、位相補償容量の一端が接続される。

Description

半導体回路
　本技術は、半導体回路に関する。詳しくは、アンプにチョッパスイッチを接続した半導体回路に関する。
　低域で低ノイズが要求されるアプリケーションにおいては、アンプに対してチョッパスイッチを適用するのが一般的である。このようなアンプにおいて、用途によっては１段構成では直流ゲイン不足で所望の特性が得られないことがあるため、２段以上のアンプからなる多段構成にすることが必要となる。この場合、多段構成の外側にチョッパスイッチを接続して、その内側に容量を接続すると、入力側のチョッパスイッチにより反転したノードから容量が負荷として見えてしまうため、反転による電圧セトリングが遅くなる。そのため、出力電圧波形は、チョッパ周期のグリッチとそこからの長いセトリング波形を示すことになる。また、アンプのオープンループゲイン特性が劣化することになる。したがって、従来、多段構成のアンプにおいては、１段目にのみチョッパスイッチを接続するのが一般的となっている（例えば、特許文献１参照。）。
特開２０１９－１６５２９８号公報
　上述の従来技術では、１段目のアンプにのみチョッパスイッチを接続することにより、チョッピング動作によっても容量の負荷ノードの反転を回避して、セトリングおよび交流特性の劣化を回避している。しかしながら、この場合、２段目のアンプのフリッカノイズはチョッパスイッチによって高域に変調されないため、低域で低ノイズが要求されるアプリケーション用途には適さないという問題がある。
　本技術はこのような状況に鑑みて生み出されたものであり、多段アンプにチョッパスイッチを適正に接続することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、直列に接続されてそれぞれが入力側の信号を増幅して出力側に供給する複数のアンプと、上記複数のアンプのうち１番目に接続された第１のアンプの入力側および出力側にそれぞれ接続されて第１のチョッパクロックに同期して動作する第１および第２のチョッパスイッチと、上記複数のアンプのうち２番目以降に接続された第２のアンプの入力側および出力側にそれぞれ接続されて第２のチョッパクロックに同期して動作する第３および第４のチョッパスイッチと、上記第３のチョッパスイッチの入力部にその一端が接続される位相補償容量とを具備する半導体回路である。これにより、複数のアンプからなる半導体回路において、位相補償容量による影響を回避しながら、２番目以降に接続された第２のアンプの入力側および出力側に第３および第４のチョッパスイッチを接続するという作用をもたらす。
　また、この第１の側面において、上記位相補償容量は、その他端が上記第４のチョッパスイッチの出力部より後段にミラー接続されるようにしてもよい。これにより、実効的に容量値を大きくするという作用をもたらす。
　また、この第１の側面において、上記位相補償容量は、その他端が電源電位または接地電位に接続されるようにしてもよい。これにより、電源電圧変動除去比を向上させるという作用をもたらす。
　また、この第１の側面において、上記第１および第２のチョッパクロックは、同一信号であってもよい。これにより、第１乃至第４のチョッパスイッチは同期して動作するという作用をもたらす。
　また、この第１の側面において、上記第２のチョッパクロックは、上記第１のチョッパクロックより所定時間遅延していてもよい。これにより、グリッチが生じた際のタイミングを分散させ、グリッチのピーク値を抑制するという作用をもたらす。この場合において、上記第１のチョッパクロックを上記所定時間遅延させて上記第２のチョッパクロックを生成する遅延回路をさらに具備してもよい。
　また、この第１の側面において、上記第１および第２のチョッパクロックは、互いに異なる周波数であってもよい。これにより、第１および第２のチョッパスイッチと第３および第４のチョッパスイッチとを異なるタイミングで動作させるという作用をもたらす。この場合において、上記第１および第２のチョッパクロックの一方から他方を生成する分周器をさらに具備してもよい。
　また、この第１の側面において、基準信号を生成する位相同期回路と、上記基準信号に基づいて上記第１および第２のチョッパクロックを生成する分周器とをさらに具備してもよい。
　また、この第１の側面において、上記複数のアンプの各々は、差動入力および差動出力の完全差動アンプであり、上記第１乃至第４のチョッパスイッチの各々は、上記第１または第２のチョッパクロックに同期して差動入力信号をスルーさせる動作およびクロスさせる動作を切り替えて差動出力信号として出力し、上記位相補償容量は、上記第３のチョッパスイッチの差動入力部の各々に接続されるようにしてもよい。この場合において、上記複数のアンプの各々は、トランスリニアループ型の完全差動アンプであってもよく、また、ミニマムセレクタ型の完全差動アンプであってもよい。
本技術の実施の形態における半導体回路１００の第１の例を示す図である。 本技術の実施の形態におけるチョッパスイッチ２１０の構成例を示す図である。 本技術の実施の形態におけるチョッパスイッチ２１０の動作例を示す図である。 本技術の実施の形態におけるチョッパスイッチ２４０の電圧波形の一例を示す図である。 本技術の実施の形態における半導体回路１００の第２の例を示す図である。 本技術の実施の形態における半導体回路１００の第３の例を示す図である。 本技術の実施の形態における半導体回路１００の第４の例を示す図である。 本技術の実施の形態における半導体回路１００の第５の例を示す図である。 本技術の実施の形態における半導体回路１００の第６の例を示す図である。 本技術の実施の形態において全てのチョッパスイッチが共通のチョッパクロックを使用した場合の例を示す図である。 本技術の実施の形態においてチョッパスイッチ２１０および２２０とチョッパスイッチ２３０および２４０とで異なるチョッパクロックを使用した場合の例を示す図である。 本技術の実施の形態における半導体回路１００へのチョッパクロック供給の第１の例を示す図である。 本技術の実施の形態における半導体回路１００へのチョッパクロック供給の第２の例を示す図である。 本技術の実施の形態における半導体回路１００へのチョッパクロック供給の第３の例を示す図である。 本技術の実施の形態における半導体回路１００へのチョッパクロック供給の第４の例を示す図である。 本技術の実施の形態における半導体回路１００へのチョッパクロック供給の第５の例を示す図である。 本技術の実施の形態における半導体回路１００へのチョッパクロック供給の第６の例を示す図である。 本技術の実施の形態における半導体回路１００へのチョッパクロック供給の応用例を示す図である。 本技術の実施の形態における半導体回路１００をトランスリニアループ型完全差動アンプとして適用した場合の例を示す図である。 本技術の実施の形態における半導体回路１００をミニマムセレクタ型完全差動アンプとして適用した場合の例を示す図である。 本技術の実施の形態における半導体回路１００のアクティブＬＰＦへの適用例を示す図である。 本技術の実施の形態における半導体回路１００のスイッチドキャパシタへの適用例を示す図である。 本技術の実施の形態における半導体回路１００のホールセンサのアナログフロントエンド回路への適用例を示す図である。 本技術の実施の形態における半導体回路１００の生体センサのアナログフロントエンド回路への適用例を示す図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．実施の形態
　２．適用例
　＜１．実施の形態＞
　［第１の回路例］
　図１は、本技術の実施の形態における半導体回路１００の第１の例を示す図である。
　この半導体回路１００の第１の例は、２段のアンプ１１０および１２０を直列に接続した回路である。アンプ１１０および１２０のそれぞれは、差動信号を入力として増幅し、差動信号を出力する完全差動アンプである。
　アンプ１１０および１２０のそれぞれの入力側および出力側には、チョッパスイッチ２１０、２２０、２３０および２４０が接続される。この第１の例において、チョッパスイッチ２１０、２２０、２３０および２４０は、所定の周波数Ｆchopの共通のチョッパクロックに従って動作する。
　チョッパスイッチ２３０の入力部とチョッパスイッチ２４０の出力部との間には、位相補償容量３３０および３４０がミラー接続される。この位相補償容量３３０および３４０は、アンプ１１０および１２０において位相余裕を確保し、意図しない発振を回避するための容量である。
　アンプ１１０の出力側からチョッパスイッチ２２０を介して位相補償容量３３０および３４０が見える。しかし、チョッパスイッチ２２０の出力部はチョッピングによって反転しないため、アンプ１１０はチョッピング反転による位相補償容量３３０および３４０を充電する必要はない。そのため、アンプ１１０のドライブ能力不足でセトリングが間に合わないといった現象は発生しない。したがって、アンプ１１０は、入力信号に追従する程度のドライブ能力で十分である。
　同様に、アンプ１２０の出力側からチョッパスイッチ２４０を介して位相補償容量３３０および３４０と図示しない負荷容量が見える。しかし、チョッパスイッチ２４０の出力部はチョッピングによって反転しないため、アンプ１２０はチョッピング反転による位相補償容量３３０および３４０を充電する必要はない。そのため、アンプ１２０のドライブ能力不足でセトリングが間に合わないといった現象は発生しない。したがって、アンプ１２０も、入力信号に追従する程度のドライブ能力で十分である。
　図２は、本技術の実施の形態におけるチョッパスイッチ２１０の構成例を示す図である。なお、以下では、チョッパスイッチ２１０を例にして説明するが、他のチョッパスイッチ２２０、２３０および２４０も同様の構成を備える。
　チョッパスイッチ２１０は、チョッパクロックに従ってオンまたはオフする４つのスイッチ２１１乃至２１４を備える。スイッチ２１１および２１４は同期して互いに同じ動作をし、スイッチ２１２および２１３も同期して互いに同じ動作をする。ただし、スイッチ２１１および２１４の動作とスイッチ２１２および２１３の動作は逆の動作である。すなわち、スイッチ２１１および２１４がオン動作している間はスイッチ２１２および２１３はオフ動作し、スイッチ２１１および２１４がオフ動作している間はスイッチ２１２および２１３はオン動作する。これにより、チョッパスイッチ２１０全体としては、以下に示すようなスルー動作とクロス動作を繰り返す。
　図３は、本技術の実施の形態におけるチョッパスイッチ２１０の動作例を示す図である。
　スイッチ２１１および２１４がオン動作し、スイッチ２１２および２１３がオフ動作すると、チョッパスイッチ２１０の差動入力信号をスルーさせるスルー動作となる。一方、スイッチ２１１および２１４がオフ動作し、スイッチ２１２および２１３がオン動作すると、チョッパスイッチ２１０の差動入力信号をクロスさせるクロス動作となる。
　チョッパスイッチ２１０および２２０には共通のチョッパクロックが入力されているため、アンプ１１０の入力側および出力側でチョッパスイッチ２１０および２２０が同じ動作をする。したがって、チョッパスイッチ２１０および２２０によって入出力の極性は変わらない。
　チョッパクロックは、周波数Ｆchopでハイレベルとローレベルを繰り返しており、例えば、チョッパクロックがハイレベルであればチョッパスイッチ２１０および２２０はスルー動作する。一方、チョッパクロックがローレベルであればチョッパスイッチ２１０および２２０はクロス動作する。
　図４は、本技術の実施の形態におけるチョッパスイッチ２４０の電圧波形の一例を示す図である。
　チョッパスイッチ２４０の動作により、周波数Ｆchopを中心に変調が行われる。直流成分付近にあるノイズ成分を周波数Ｆchopで変調することにより、フリッカノイズの成分Δｆが高周波域の「Ｆchop＋Δｆ」に変換される。このとき、ローパスフィルタを構成することにより、高周波域に変換されたフリッカノイズ成分をカットすることができる。
　この実施の形態においては、上述のように、位相補償容量３３０および３４０が接続されたノードはチョッピングにより電圧極性が反転しないため、アンプ１１０および１２０の出力から位相補償容量３３０および３４０に対して電荷の充放電をする必要がなくなる。その結果、アンプ１１０および１２０の出力側から位相補償容量３３０および３４０が実効的に負荷として見えないため、同図におけるａに示すように、アンプ１２０のセトリングの波形に訛りはほとんど生じない。したがって、同図におけるｂに示すように、チョッパスイッチ２４０の出力部には、チョッピングによるグリッチは発生せず、きれいな包絡線になる。
　［第２の回路例］
　図５は、本技術の実施の形態における半導体回路１００の第２の例を示す図である。
　この半導体回路１００の第２の例は、上述の第１の例と同様に、２段のアンプ１１０、および１２０を直列に接続した回路である。上述の第１の例では位相補償容量３３０および３４０をミラー接続していたが、この第２の例では位相補償容量３３３を電源電位に接続し、位相補償容量３３４を接地電位に接続する。
　上述のミラー接続では、実効的に容量値を大きくすることができ、少ない面積でアンプの安定性を確保できるという利点があるが、ＰＳＲＲ（Power Supply Rejection Ratio：電源電圧変動除去比）が悪化するという問題がある。これに対し、この第２の例のようなコモン接続では、ＰＳＲＲを向上させることができる。ミラー接続およびコモン接続の何れを採用するかは、回路毎のトレードオフにより選択される。
　この第２の例においても、上述の第１の例と同様に、アンプ１１０および１２０の出力側から位相補償容量３３０および３４０が実効的な負荷として見えないため、セトリング波形が訛らず、チョッピングによるグリッチは発生しない。
　［第３の回路例］
　図６は、本技術の実施の形態における半導体回路１００の第３の例を示す図である。
　この半導体回路１００の第３の例は、３段のアンプ１１０、１２０および１３０を直列に接続した回路である。アンプ１１０、１２０および１３０のそれぞれは、差動信号を入力として増幅し、差動信号を出力する完全差動アンプである。
　アンプ１１０および１２０のそれぞれの入力側および出力側には、チョッパスイッチ２１０、２２０、２３０および２４０が接続される。この第１の例において、チョッパスイッチ２１０、２２０、２３０および２４０は、所定の周波数Ｆchopの共通のチョッパクロックに従って動作する。
　チョッパスイッチ２３０の入力部とアンプ１３０の出力側との間には、位相補償容量３３０および３４０がミラー接続される。また、アンプ１３０の入力側との間には、位相補償容量３５０および３６０がミラー接続される。
　この第３の例においても、アンプ１１０および１２０の出力側から位相補償容量３３０、３４０、３５０および３６０が実効的な負荷として見えないため、セトリング波形が訛らず、チョッピングによるグリッチは発生しない。
　［第４の回路例］
　図７は、本技術の実施の形態における半導体回路１００の第４の例を示す図である。
　この半導体回路１００の第４の例は、上述の第３の例と同様に、３段のアンプ１１０、１２０および１３０を直列に接続した回路である。上述の第３の例では位相補償容量３３０、３４０、３５０および３６０をミラー接続していたが、この第４の例では位相補償容量３３３および３５３を電源電位に接続し、位相補償容量３３４および３６３を接地電位に接続する。
　この第４の例においても、アンプ１１０および１２０の出力側から位相補償容量３３３、３４３、３５３および３６３が実効的な負荷として見えないため、セトリング波形が訛らず、チョッピングによるグリッチは発生しない。
　［第５の回路例］
　図８は、本技術の実施の形態における半導体回路１００の第５の例を示す図である。
　この半導体回路１００の第５の例は、上述の第３の例と同様に、３段のアンプ１１０、１２０および１３０を直列に接続した回路である。
　アンプ１１０、１２０および１３０のそれぞれの入力側および出力側には、チョッパスイッチ２１０、２２０、２３０、２４０、２５０および２６０が接続される。この第５の例において、チョッパスイッチ２１０、２２０、２３０、２４０、２５０および２６０は、所定の周波数Ｆchopの共通のチョッパクロックに従って動作する。
　チョッパスイッチ２３０の入力部とチョッパスイッチ２６０の出力部との間には、位相補償容量３３０および３４０がミラー接続される。また、チョッパスイッチ２５０の入力部とチョッパスイッチ２６０の出力部との間には、位相補償容量３５０および３６０がミラー接続される。
　この第５の例においても、アンプ１１０、１２０および１３０の出力側から位相補償容量３３０、３４０、３５０および３６０が実効的な負荷として見えないため、セトリング波形が訛らず、チョッピングによるグリッチは発生しない。
　［第６の回路例］
　図９は、本技術の実施の形態における半導体回路１００の第６の例を示す図である。
　この半導体回路１００の第６の例は、上述の第５の例と同様に、３段のアンプ１１０、１２０および１３０を直列に接続した回路である。上述の第５の例では位相補償容量３３０、３４０、３５０および３６０をミラー接続していたが、この第６の例では位相補償容量３３３および３５３を電源電位に接続し、位相補償容量３３４および３６３を接地電位に接続する。
　この第６の例においても、アンプ１１０、１２０および１３０の出力側から位相補償容量３３０、３４０、３５０および３６０が実効的な負荷として見えないため、セトリング波形が訛らず、チョッピングによるグリッチは発生しない。
　［チョッパクロックのスキュー］
　図１０は、本技術の実施の形態において全てのチョッパスイッチが共通のチョッパクロックを使用した場合の例を示す図である。
　上述の半導体回路１００の各例では、同図におけるａに示すように、全てのチョッパスイッチが共通のチョッパクロックに従って動作することを想定していた。この場合、半導体回路１００の出力電圧ＶOUTは、同図におけるｂに示すように、チョッパクロックの遷移の際にグリッチを生じるおそれがある。このグリッチは、クロックフィールドスルーと、チャージインジェクションに起因するものである。
　図１１は、本技術の実施の形態においてチョッパスイッチ２１０および２２０とチョッパスイッチ２３０および２４０とで異なるチョッパクロックを使用した場合の例を示す図である。
　この例では、同図におけるａに示すように、遅延回路４１０を設ける。この遅延回路４１０は、チョッパスイッチ２１０および２２０のチョッパクロックＣＬＫＡを所定時間τ遅延させて、チョッパスイッチ２３０および２４０のチョッパクロックＣＬＫＢを生成するものである。これにより、チョッパスイッチ２１０および２２０とチョッパスイッチ２３０および２４０とで、チョッパクロックが遷移するタイミングに所定時間τのスキューを設けて、グリッチが生じた際のタイミングを分散させ、グリッチのピーク値を抑制することができる。
　［チョッパクロックの供給］
　上述のように、チョッパクロック周波数は、アンプ毎のチョッパスイッチを単位として、変えることができる。この場合、それらのクロック供給の仕方として、チップ内に設けたＰＬＬ（Phase Locked Loop：位相同期回路）から複数系統のチョッパクロックを供給するようにしてもよく、また、チップ外から複数系統のチョッパクロックを供給するようにしてもよい。
　図１２は、本技術の実施の形態における半導体回路１００へのチョッパクロック供給の第１の例を示す図である。
　このチョッパクロック供給の第１の例では、チップ内にＰＬＬ５１０を設け、その出力を基準信号として分周器５２１によって分周して第１のチョッパクロック（周波数Ｆchop1）を生成する。また、第１のチョッパクロックを分周器５２２によって分周して第２のチョッパクロック（周波数Ｆchop2）を生成する。第１のチョッパクロックはチョッパスイッチ２１０および２２０に供給され、第２のチョッパクロックはチョッパスイッチ２３０および２４０に供給される。
　図１３は、本技術の実施の形態における半導体回路１００へのチョッパクロック供給の第２の例を示す図である。
　このチョッパクロック供給の第２の例では、チップ内にＰＬＬ５１０を設け、その出力を基準信号として分周器５２１によって分周して第２のチョッパクロック（周波数Ｆchop2）を生成する。また、第２のチョッパクロックを分周器５２２によって分周して第１のチョッパクロック（周波数Ｆchop1）を生成する。第１のチョッパクロックはチョッパスイッチ２１０および２２０に供給され、第２のチョッパクロックはチョッパスイッチ２３０および２４０に供給される。
　図１４は、本技術の実施の形態における半導体回路１００へのチョッパクロック供給の第３の例を示す図である。
　このチョッパクロック供給の第３の例では、チップ内にＰＬＬ５１０を設け、その出力を基準信号として分周器５２１によって分周して第１のチョッパクロック（周波数Ｆchop1）を生成するとともに、分周器５２２によって分周して第２のチョッパクロック（周波数Ｆchop2）を生成する。第１のチョッパクロックはチョッパスイッチ２１０および２２０に供給され、第２のチョッパクロックはチョッパスイッチ２３０および２４０に供給される。
　図１５は、本技術の実施の形態における半導体回路１００へのチョッパクロック供給の第４の例を示す図である。
　このチョッパクロック供給の第４の例では、チップ外から供給されたクロックを第１のチョッパクロック（周波数Ｆchop1）としてチョッパスイッチ２１０および２２０に供給する。また、第１のチョッパクロックを分周器５２２によって分周して第２のチョッパクロック（周波数Ｆchop2）を生成する。第２のチョッパクロックはチョッパスイッチ２３０および２４０に供給される。
　図１６は、本技術の実施の形態における半導体回路１００へのチョッパクロック供給の第５の例を示す図である。
　このチョッパクロック供給の第５の例では、チップ外から供給されたクロックを第２のチョッパクロック（周波数Ｆchop2）としてチョッパスイッチ２３０および２４０に供給する。また、第２のチョッパクロックを分周器５２２によって分周して第１のチョッパクロック（周波数Ｆchop1）を生成する。第１のチョッパクロックはチョッパスイッチ２１０および２２０に供給される。
　図１７は、本技術の実施の形態における半導体回路１００へのチョッパクロック供給の第６の例を示す図である。
　このチョッパクロック供給の第６の例では、チップ外から供給されたクロックを分周器５２１によって分周して第１のチョッパクロック（周波数Ｆchop1）を生成するとともに、分周器５２２によって分周して第２のチョッパクロック（周波数Ｆchop2）を生成する。第１のチョッパクロックはチョッパスイッチ２１０および２２０に供給され、第２のチョッパクロックはチョッパスイッチ２３０および２４０に供給される。
　図１８は、本技術の実施の形態における半導体回路１００へのチョッパクロック供給の応用例を示す図である。
　上述のようにチョッパクロックを複数系統に分けることにより、複数のアンプの各々を異なるクロックにより動作させることができる。例えば、同図に示すように、アンプ１１０の入出力側のチョッパスイッチ２１０および２２０のチョッパクロックＣＬＫＡに同期した信号を入力する一方で、後段のＡＤＣ（Analog-to-Digital Converter：ＡＤ変換器）６１０が異なる周波数で動作する場合を想定する。この場合、アンプ１２０の入出力側のチョッパスイッチ２３０および２４０のチョッパクロックＣＬＫＢをＡＤＣ６１０のクロックと共通のクロックにすることにより、クロック界面を設けることができる。
　［トランスリニアループ型完全差動アンプ］
　図１９は、本技術の実施の形態における半導体回路１００をトランスリニアループ型完全差動アンプとして適用した場合の例を示す図である。
　このトランスリニアループ（Translinear Loop）型完全差動アンプは、上述の半導体回路１００の第１の例のように、２段のアンプ１１０および１２０を直列に接続した回路である。
　アンプ１１０の入力側にはチョッパスイッチ２１０が接続され、出力側にはチョッパスイッチ２２１および２２２が接続される。アンプ１２０の入力側にはチョッパスイッチ２３１および２３２が接続され、出力側にはチョッパスイッチ２４０が接続される。
　チョッパスイッチ２３１の入力部とチョッパスイッチ２４０の出力部との間には、位相補償容量３３１および３４１がミラー接続される。また、チョッパスイッチ２３２の入力部とチョッパスイッチ２４０の出力部との間には、位相補償容量３３２および３４２がミラー接続される。
　なお、ここでは、コモンモード電圧を決定するためのコモンモードフィードバック（Common-Mode FeedBack：ＣＭＦＢ）回路については図示を省略している。
　［ミニマムセレクタ型完全差動アンプ］
　図２０は、本技術の実施の形態における半導体回路１００をミニマムセレクタ型完全差動アンプとして適用した場合の例を示す図である。
　このミニマムセレクタ（Minimum Selector）型完全差動アンプは、上述の半導体回路１００の第１の例のように、２段のアンプ１１０および１２０を直列に接続した回路である。
　アンプ１１０の入力側にはチョッパスイッチ２１０が接続され、出力側にはチョッパスイッチ２２１および２２２が接続される。アンプ１２０の入力側にはチョッパスイッチ２３１および２３２が接続され、出力側にはチョッパスイッチ２４０が接続される。
　チョッパスイッチ２３１の入力部とチョッパスイッチ２４０の出力部との間には、位相補償容量３３１および３４１がミラー接続される。また、チョッパスイッチ２３２の入力部とチョッパスイッチ２４０の出力部との間には、位相補償容量３３２および３４２がミラー接続される。
　また、チョッパスイッチ２１０、２２１および２２２と、チョッパスイッチ２３１、２３２および２４０とでチョッパクロックの周波数を変えることを想定して、ローカルフィードバックの経路にもチョッパスイッチ２３３および２３４を接続している。なお、この例においても、コモンモードフィードバック回路については図示を省略している。
　このように、本技術の実施の形態によれば、２段目以降のアンプの入力側に接続されたチョッパスイッチの入力部に位相補償容量の一端を接続することにより、その位相補償容量による影響を回避しながら各アンプの入出力側にチョッパスイッチをそれぞれ設けることができる。すなわち、前段のアンプに対して位相補償容量を直接の負荷として見せないようにすることにより、セトリングやオープンループゲインの特性劣化を回避することができる。
　＜２．適用例＞
　上述の実施の形態における半導体回路１００は、以下に示すように種々の用途に対して適用することができる。
　［アクティブＬＰＦ］
　図２１は、本技術の実施の形態における半導体回路１００のアクティブＬＰＦへの適用例を示す図である。
　アクティブＬＰＦ（active Low-Pass Filter）は、能動素子を用いたローパスフィルタである。ここでは、上述の半導体回路１００を演算増幅器として用いてローパスフィルタを構成する例について示す。
　このアクティブＬＰＦでは、半導体回路１００の正入力側に抵抗６２１を接続し、正入力側と負出力側との間に並列に抵抗６２３および積分容量６２５を接続する。また、半導体回路１００の負入力側に抵抗６２２を接続し、負入力側と正出力側との間に並列に抵抗６２４および積分容量６２６を接続する。これにより、差動入力および差動出力のローパスフィルタが構成される。
　［スイッチドキャパシタ］
　図２２は、本技術の実施の形態における半導体回路１００のスイッチドキャパシタへの適用例を示す図である。
　スイッチドキャパシタ（Switched Capacitor）は、スイッチ６３１、６３２、６３５および６３６と、キャパシタ（サンプリング容量６３３および６３４、積分容量６３７および６３８）を組み合わせて、電流または電圧の制御を行う回路である。
　サンプリング時には、同図におけるａに示すように、スイッチ６３１および６３２をオンにして、スイッチ６３５および６３６をオフにする。一方、全電荷転送時には、同図におけるｂに示すように、スイッチ６３１および６３２をオフにして、スイッチ６３５および６３６をオンにする。これらの動作を繰り返す周期により、スイッチドキャパシタとしての等価抵抗の値が定められる。したがって、この周期に応じて電流または電圧を制御することができる。
　［ホールセンサのアナログフロントエンド回路］
　図２３は、本技術の実施の形態における半導体回路１００のホールセンサのアナログフロントエンド回路への適用例を示す図である。
　ホールセンサは、ホール効果を利用して磁界を検出するセンサである。ホール素子６４０は、ホール効果を利用して磁界を電気信号に変換して出力する。このホール素子６４０の出力に対して、アナログフロントエンド回路では、上述のアクティブＬＰＦにより高周波成分をカットして、ＡＤＣ６１０に供給する。これにより、ホール素子６４０により得られたアナログ信号をデジタル信号に変換して出力することができる。
　［生体センサのアナログフロントエンド］
　図２４は、本技術の実施の形態における半導体回路１００の生体センサのアナログフロントエンド回路への適用例を示す図である。
　生体センサは、生物の生体現象によって発生する生体信号を検出するセンサである。生体信号としては、例えば脳波（ＥＥＧ：electroencephalogram）が挙げられる。この生体センサのアナログフロントエンド回路は、生体信号を増幅するオペアンプ６５１および６５２と、その後段にスイッチドキャパシタ６３０を備える。スイッチドキャパシタ６３０は、上述の例のように半導体回路１００を備えて、電流または電圧を制御する。これにより、得られたアナログ信号はＡＤＣ６１０に供給される。これにより、生体センサにより得られたアナログ信号をデジタル信号に変換して出力することができる。
　これらの適用例に示したように、本技術の実施の形態における半導体回路１００は、完全差動アンプとして種々の用途に対して適用することができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）直列に接続されてそれぞれが入力側の信号を増幅して出力側に供給する複数のアンプと、
　前記複数のアンプのうち１番目に接続された第１のアンプの入力側および出力側にそれぞれ接続されて第１のチョッパクロックに同期して動作する第１および第２のチョッパスイッチと、
　前記複数のアンプのうち２番目以降に接続された第２のアンプの入力側および出力側にそれぞれ接続されて第２のチョッパクロックに同期して動作する第３および第４のチョッパスイッチと、
　前記第３のチョッパスイッチの入力部にその一端が接続される位相補償容量と
を具備する半導体回路。
（２）前記位相補償容量は、その他端が前記第４のチョッパスイッチの出力部より後段にミラー接続される
前記（１）に記載の半導体回路。
（３）前記位相補償容量は、その他端が電源電位または接地電位に接続される
前記（１）に記載の半導体回路。
（４）前記第１および第２のチョッパクロックは、同一信号である
前記（１）から（３）のいずれかに記載の半導体回路。
（５）前記第２のチョッパクロックは、前記第１のチョッパクロックより所定時間遅延している
前記（１）から（３）のいずれかに記載の半導体回路。
（６）前記第１のチョッパクロックを前記所定時間遅延させて前記第２のチョッパクロックを生成する遅延回路をさらに具備する
前記（５）に記載の半導体回路。
（７）前記第１および第２のチョッパクロックは、互いに異なる周波数である
前記（１）から（３）のいずれかに記載の半導体回路。
（８）前記第１および第２のチョッパクロックの一方から他方を生成する分周器をさらに具備する
前記（７）に記載の半導体回路。
（９）基準信号を生成する位相同期回路と、
　前記基準信号に基づいて前記第１および第２のチョッパクロックを生成する分周器と
をさらに具備する前記（１）から（３）または（７）のいずれかに記載の半導体回路。
（１０）前記複数のアンプの各々は、差動入力および差動出力の完全差動アンプであり、
　前記第１乃至第４のチョッパスイッチの各々は、前記第１または第２のチョッパクロックに同期して差動入力信号をスルーさせる動作およびクロスさせる動作を切り替えて差動出力信号として出力し、
　前記位相補償容量は、前記第３のチョッパスイッチの差動入力部の各々に接続される
前記（１）から（９）のいずれかに記載の半導体回路。
（１１）前記複数のアンプの各々は、トランスリニアループ型の完全差動アンプである
前記（１０）に記載の半導体回路。
（１２）前記複数のアンプの各々は、ミニマムセレクタ型の完全差動アンプである
前記（１０）に記載の半導体回路。
　１００　半導体回路
　１１０、１２０、１３０　アンプ
　２１０、２２０、２２１、２２２、２３０、２３１、２３２、２４０、２５０、２６０　チョッパスイッチ
　３３０、３３１、３３２、３３３、３３４、３４０、３４１、３４２、３４３、３５０　、３５３、３６０、３６３　位相補償容量
　４１０　遅延回路
　５２１、５２２　分周器
　６１０　ＡＤＣ
　６２１～６２４　抵抗
　６２５、６２６、６３７、６３８　積分容量
　６３０　スイッチドキャパシタ
　６３１、６３２、６３５、６３６　スイッチ
　６３３、６３４　サンプリング容量
　６４０　ホール素子
　６５１、６５２　オペアンプ

Claims (12)

  1. 　直列に接続されてそれぞれが入力側の信号を増幅して出力側に供給する複数のアンプと、
    　前記複数のアンプのうち１番目に接続された第１のアンプの入力側および出力側にそれぞれ接続されて第１のチョッパクロックに同期して動作する第１および第２のチョッパスイッチと、
    　前記複数のアンプのうち２番目以降に接続された第２のアンプの入力側および出力側にそれぞれ接続されて第２のチョッパクロックに同期して動作する第３および第４のチョッパスイッチと、
    　前記第３のチョッパスイッチの入力部にその一端が接続される位相補償容量と
    を具備する半導体回路。
  2. 　前記位相補償容量は、その他端が前記第４のチョッパスイッチの出力部より後段にミラー接続される
    請求項１記載の半導体回路。
  3. 　前記位相補償容量は、その他端が電源電位または接地電位に接続される
    請求項１記載の半導体回路。
  4. 　前記第１および第２のチョッパクロックは、同一信号である
    請求項１記載の半導体回路。
  5. 　前記第２のチョッパクロックは、前記第１のチョッパクロックより所定時間遅延している
    請求項１記載の半導体回路。
  6. 　前記第１のチョッパクロックを前記所定時間遅延させて前記第２のチョッパクロックを生成する遅延回路をさらに具備する
    請求項５記載の半導体回路。
  7. 　前記第１および第２のチョッパクロックは、互いに異なる周波数である
    請求項１記載の半導体回路。
  8. 　前記第１および第２のチョッパクロックの一方から他方を生成する分周器をさらに具備する
    請求項７記載の半導体回路。
  9. 　基準信号を生成する位相同期回路と、
    　前記基準信号に基づいて前記第１および第２のチョッパクロックを生成する分周器と
    をさらに具備する請求項１記載の半導体回路。
  10. 　前記複数のアンプの各々は、差動入力および差動出力の完全差動アンプであり、
    　前記第１乃至第４のチョッパスイッチの各々は、前記第１または第２のチョッパクロックに同期して差動入力信号をスルーさせる動作およびクロスさせる動作を切り替えて差動出力信号として出力し、
    　前記位相補償容量は、前記第３のチョッパスイッチの差動入力部の各々に接続される
    請求項１記載の半導体回路。
  11. 　前記複数のアンプの各々は、トランスリニアループ型の完全差動アンプである
    請求項１０記載の半導体回路。
  12. 　前記複数のアンプの各々は、ミニマムセレクタ型の完全差動アンプである
    請求項１０記載の半導体回路。
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