JPH10189874A - インピーダンス素子 - Google Patents

Abstract

(57)【要約】 【課題】 ディスクリート部品を使用することなく、高
インピーダンスデバイスをモノリシックに形成するこ
と。 【解決手段】 抵抗素子が第１および第２電流搬送電極
およびゲートを有するＰチャンネルＭＯＳデバイス（１
０１、４０１、４０２、６０８ａ〜６０８ｃ）を含み、
第１電流搬送電極が第１インピーダンスターミナルを形
成し、第２電流搬送電極が第２インピーダンスターミナ
ルを形成する。第１電流搬送電極およびＰチャンネルＭ
ＯＳデバイスのゲートにバイアス電流回路が結合されて
いる。このバイアス電流回路はＰチャンネルＭＯＳデバ
イスのスレッショルド電圧よりも小さい電圧を発生す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的には集積回
路のためのモノリシックデバイスに関し、より詳細には
パッシーブローパスフィルタで使用するためのプログラ
ム可能な極を備えたモノリシック高インピーダンスデバ
イスに関する。

【０００２】

【従来の技術】集積回路は単一集積チップ上にモノリシ
ックに形成された多数のパッシーブおよびアクティーブ
デバイスを含む。通常、１つのチップにより多数のデバ
イスを形成できれば、このチップを使用する電子回路の
システム全体のコストは低減される。これまでにトラン
ジスタのようなアクティーブデバイスのサイズを小さく
する上で大きな進歩があったが、抵抗器のようなパッシ
ーブデバイスを小さくすることは多少困難となってい
る。特に高抵抗率の材料は不均一となり、抵抗値が予想
できなくなる傾向があるので、抵抗器を製造することは
困難である。

【０００３】

【発明が解決しようとする課題】大きい値の抵抗器は抵
抗材料のストリングを長く蛇行させることによって形成
する。１０メガオームよりも大きい抵抗値の場合、ほと
んどのメーカーはオフチップのディスクリート抵抗器を
使用している。ディスクリートの部品を使用することに
より回路の構造が複雑となり、集積回路とディスクリー
ト部品との間の相互接続による寄生効果が増し、システ
ム全体のコストが増し、接続部が増すことにより信頼性
が低下する。しかしながら集積回路にアクセスするため
の有益な入出力リードは、外部のパッシーブ部品に対し
て接続するための専用のものであり、集積回路の機能性
を制限し、パッケージングのコストを増している。

【０００４】電圧基準システム（例えば電源、ＤＣ−Ｄ
Ｃコンバータ、ＡＣ−ＤＣコンバータ等）ではパッシー
ブローパスフィルタが広く使用されている。低周波ノイ
ズ、例えば１／ｆノイズを効果的に除くためには１０Ｈ
ｚよりも低い位置に１つの極が必要である。この極とは
所定ネットワーク関数の振幅が無限になる複素周波数平
面内の点のことである。かかる低周波の極は通常、抵抗
器とコンデンサとの組み合わせを使用したローパスフィ
ルタで得られる。抵抗器とコンデンサの少くとも１方或
いは設計によってはその双方がオフチップ部品で実現さ
れる。これらローパスフィルタはフィルタ内で使用され
る抵抗と容量の積によって決まる時定数を大きくする。
オンチップ抵抗器は大きな値の抵抗器によって広い面積
が占められるので、オンチップ抵抗器は通常、１０メガ
オームよりも小さい値に制限される。

【０００５】必要とされているのは集積回路上で大きな
値の抵抗器をモノリシックに集積化するための低コスト
の容積上で効率的な構造および方法にある。

【０００６】

【課題を解決するための手段】本発明は第１および第２
電流搬送電極とゲートとを有するＰチャンネルＭＯＳデ
バイスを含む抵抗性素子に関する。この第１電流搬送電
極は第１インピーダンスターミナルを形成し、第２電流
搬送電極は第２インピーダンスターミナルを形成する。
このＰチャンネルＭＯＳデバイスの第１電流搬送電極お
よびゲートにはバイアス回路が結合されており、このバ
イアス回路はＰチャンネルＭＯＳデバイスのスレッショ
ルド電圧よりも低い電圧を発生する。

【０００７】このＰチャンネルＭＯＳデバイスはゲー
ト、ドレインおよびソース電極を有する第１Ｐチャンネ
ルＭＯＳＦＥＴと、ゲート、ドレインおよびソース電極
を有する第２ＰチャンネルＭＯＳトランジスタとを含む
複合トランジスタである。第１および第２Ｐチャンネル
ＭＯＳトランジスタのソース電極は共に短絡され、第１
および第２ＰチャンネルＭＯＳトランジスタのゲート電
極も短絡されている。第１ＰチャンネルＭＯＳトランジ
スタのドレインは第１インピーダンスターミナルを形成
し、第２ＰチャンネルＭＯＳトランジスタのドレインは
第２インピーダンスターミナルを形成する。

【０００８】本発明はコンデンサを出力ターミナルから
アースに結合することによりローパスフィルタ内で１つ
のステージで実現することが好ましい。本発明により抵
抗性素子によって実現される大抵抗値により、コンデン
サを極めて小さくできる。

【０００９】

【発明の実施の形態】好ましい実施例の各々において、
サブスレッショルド領域で作動するようにバイアスがか
けられた金属酸化物半導体電界効果型トランジスタ（Ｍ
ＯＳＦＥＴ）を使って高インピーダンス素子が実現され
る。本発明に係わる回路は大きなＲＣ時定数の単一チッ
プの集積回路に有効である。好ましい実施例に係わる回
路およびデバイスは低周波ノイズフィルタリングおよび
長時間ワンショットパルスの発生のような用途で有利に
使用される。本発明によれば、１メガオームから１０ギ
ガオームまでの範囲内のインピーダンスを製造できた。

【００１０】各実施例において、正確なバイアスを保証
するために電流ミラータイプの低電流回路により高抵抗
性素子にバイアスがかけられる。各実施例は特定の用途
のニーズに合わせるよう、特定の相互配線およびバイア
スネットワークに対する変形例を含む。代表的な用途と
しては高入力インピーダンス増幅器またはコンパレータ
へ供給されるオンチップの基準電圧のフィルタリングお
よび低電流電源フィルタリングがある。外部パッシーブ
部品を備えた従来の極固定式ローパスフィルタを使用す
る用途として、本発明に係わるローパスフィルタがあ
る。

【００１１】図１を参照すると、入力電圧信号Ｖ_inにラ
インを介してＰチャンネルトランジスタ１０１が結合さ
れている。Ｖ_inはフィルタリングされていない入力電圧
であり、Ｖ_out はフィルタリングされた出力である。コ
ンデンサ１０２は集積回路内の他の部品がモノリシック
に形成された、例えば１０ピコファラッド（ｐｆ）のコ
ンデンサである。デバイス１０１およびコンデンサ１０
２はデバイス１０１によって生じる大きな抵抗値に起因
する大きな時定数を有するＲＣフィルタを基本的に形成
する。

【００１２】トランジスタ１０３および１０４は、例え
ば０. １６マイクロアンペアの電流に対し、電流源１０
６によって駆動される従来の電流ミラーを形成する。ト
ランジスタ１０３および１０４によって形成される電流
ミラーは負電源（Ｖ_ssに結合してもよいし、特定の用途
のニーズに応じ、他の実施例ではアースに結合してもよ
い。

【００１３】トランジスタ１０５はゲートターミナルが
ドレインに短絡され、ゲートが電流ミラートランジスタ
１０４に結合されたＰチャンネルトランジスタである。
トランジスタ１０５はトランジスタ１０５とトランジス
タ１０１の相対的配置および電流ミラーによって決定さ
れる精密なサブスレッショルド電圧にトランジスタ１０
１のゲートをホールドするように働く。トランジスタ１
０５と１０１はトランジスタ１０１が供給されるサブス
レッショルド電圧と三極管状または線形に作動するよう
に、基本的には電流ミラーとして結合されている。これ
によりトランジスタ１０１は極めて高いインピーダンス
のデバイスとして機能でき、これによりトランジスタ１
０１は極めて高インピーダンスの線形デバイスとして機
能できる。

【００１４】一定のゲートバイアスがかけられた場合、
トランジスタ１０１のオン抵抗はドレイン−ソース電圧
と共に変化することが一般に理解されているが、本発明
のいくつかの特徴により、抵抗をほぼ一定とすることが
可能となっている。第１に、好ましい用途、例えばロー
パスフィルタで使用する際に、定常状態においてわずか
に小さい正および負のドレイン−ソース間電圧しか生じ
ない。この小さいドレイン−ソース間電圧の変動はゼロ
電圧およびゼロ電流に近い線形または三極管領域におけ
るトランジスタ１０１の作動を維持する。

【００１５】トランジスタチャンネルに関しては、チャ
ンネルを強力に反転するにはこのサブスレッショルドバ
イアスは不十分である。本明細書で使用するような「サ
ブスレッショルド」とは、トランジスタ１０１のチャン
ネルが強力に反転状態に達するのを防止しながら、トラ
ンジスタ１０１のチャンネルを反転するのに十分なゲー
ト／ソース間電圧を意味する。「強力な反転」なる言葉
の通常の意味は、トランジスタ１０１のチャンネルの表
面が（Ｐチャンネルを実現するために）基板がｎタイプ
であるのと同じ程度強力にｐタイプとなっていることを
意味している。換言すれば、Ｅ_i （トランジスタ１０１
のチャンネルの固有エネルギーバンドレベル）は表面か
らフェルミレベルＥ_F より高いのと同じだけ、表面にお
いてフェルミレベルＥ_F より低いレベルにある。このよ
うな条件は、表面ポテンシャルがフェルミポテンシャル
の２倍（すなわちφ_S ＝２φ_F ）の時に生じる。

【００１６】バイアスデバイス１０５はトランジスタ１
０１がサブスレッショルド領域に留まることを保証する
よう、自動的に変化する、すなわちＶ_inの変化を追尾す
る電圧をトランジスタ１０１のゲートに与える。例えば
温度が高くなることにより、トランジスタ１０１のスレ
ッショルド電圧が低下する場合、トランジスタ１０５の
スレッショルド電圧はほぼ同じだけ低下する。従って、
トランジスタ１０１におけるゲート−ソース間電圧がト
ランジスタ１０４を流れる電流によってセットされた電
圧に留まる。一般にトランジスタ１０１のサブスレッシ
ョルドバイアスポイントを変えようとする特性は、同様
にバイアストランジスタ１０５にも作用し、トランジス
タ１０５は補償するように働く。従って、本発明に係わ
る抵抗性デバイスは自動的に補償する性質がある。

【００１７】図１ではトランジスタ１０１のソースには
トランジスタ１０１のバックゲートが結合されており、
これによりＶ_inの両端のボディ−ドレインコンデンサ
（Ｃ_bd）はＶ_out となり、最大信号減衰率を約６０ｄＢ
に制限する。更にトランジスタ１０１によって実現され
る高抵抗値の結果、比較的小さい値でもコンデンサ１０
２に対する充電時間はかなり長くなる。コンデンサ１０
２が完全に放電すると、充電時間は数秒となり得るの
で、このようなことは一部の用途では好ましくないこと
がある。

【００１８】図２は、充電時間を短縮するのに使用され
るトランジスタ１０７を含む第２実施例を示す。このト
ランジスタ１０７はゲートと、ソースに結合されたバッ
クゲートにより短絡されたドレインを有するＰチャンネ
ルトランジスタである。ソースおよびバックゲートもＶ
_inの信号ラインに結合されており、このトランジスタ１
０７はスタート時にコンデンサ１０２を急速に充電する
ように働く。図２に示された回路は、定常状態では低周
波ノイズを除くために図１に回路に等価的な回路であ
る。トランジスタ１０７を使用する際の欠点は、トラン
ジスタ１０７のゲートソース間容量が入力と出力のノー
ドをシャントするので、最大減衰率は図１に示された実
施例よりも更に制限される。

【００１９】図３に示されるように、正の電源にＭ型井
戸接点（すなわちバックゲート）を結合することにより
減衰率は最大となる。図３に示された回路は入力ノード
から出力ノードまでの間の減衰を最大にするが、ノイズ
はＶ_DD電源から出力ノードまで結合され得る。従って、
図３に示された回路は極端に高品質の低ノイズＶ_DD電源
が利用できる場合にしか適当でない。

【００２０】図４に示された改善された実施例では、ト
ランジスタ１０１は２つのＰチャンネルトランジスタ４
０１と４０２が直列に結合された複合デバイスと置換さ
れている。これらトランジスタ４０１および４０２は、
図５に示されるように基板５００内の単一井戸５０２内
に形成されており、Ｎ型井戸は低抵抗率接点領域５０１
によりトランジスタ４０１および４０２の各々のソース
に結合されている。コンピュータシミュレーションによ
れば、図４に示された構造は図１に示された回路と比較
して更に１２ｄＢだけ減衰できることが判った。トラン
ジスタ４０１および４０２によって形成される複合トラ
ンジスタはフィードフォワード容量Ｃ_bdを除く。

【００２１】図５は、図４に示された複合トランジスタ
の構造を示す。Ｐ⁺ 領域はトランジスタ４０１および４
０２に対しドレイン／ソース領域を形成し、Ｎ⁺ 領域５
０１（図５に示される）と接触する共通Ｎ^- 井戸５０２
内にトランジスタ４０１および４０２が形成される。ト
ランジスタ４０１および４０２のゲートターミナルは従
来のパターン化されたメタル化によって結合され、トラ
ンジスタ４０１および４０２のＰ⁺ ソース領域もパター
ン化されたメタル化により、図５に示されるようにＮ⁺
領域５０１に結合される。

【００２２】本発明に係わる高インピーダンス構造の特
定の利点は、バイアス電流によって抵抗を制御するの
で、上記回路の各々の極を容易にプログラムできるとい
うことである。図６は、電流ミラーを電流モードの４ビ
ットのデジタル−アナログコンバータ（ＤＡＣ）６０１
と置換した回路例を示す。トランジスタ６０２は電流が
トランジスタ６０３の電流の２倍となるようになってい
る。同様に、トランジスタ６０４は電流がトランジスタ
６０３の電流の半分となるようになっており、電流６０
５は電流がトランジスタ６０４の電流の半分となるよう
になっている。従って、Ｃ₃ が附勢されると第１電圧に
て最小電流がセッティングノード６０７を流れる。すべ
ての４つの制御ビットがアサートされる時にＣ₀ 、
Ｃ₁ 、Ｃ₂ およびＣ₃ を適当に附勢すると、最小電流か
ら最大電流までの範囲の電流が生じる。図６に示された
デジタル−アナログコンバータ（ＤＡＣ）６０１は単な
る例にすぎず、本発明の要旨に従い、同じように良好に
作動する他の電流制御技術も公知である。

【００２３】図６は三次フィルタをイネーブルするよう
に結合されたマルチステージフィルタも示している。図
６に示されるように、任意の数のフィルタステージを使
用し、直列に結合できる。図６の特定の例は３つのステ
ージを含むが、二次フィルタを構成するのに２つのステ
ージを使用できる。一般にＮ次フィルタを実現するのに
Ｎ個のステージが使用される。各ステージは１つのプロ
グラム可能なインピーダンス素子、例えばトランジスタ
６０８ａ、６０８ｂおよび６０８ｃを含む。各ステージ
はコンデンサ、例えばコンデンサ６０９ａ、６０９ｂお
よび６０９ｃも含む。図６に示されたプログラム可能な
バイアス回路の利点は、インピーダンス素子６０８ａ〜
６０８ｃによって得られる抵抗を調節することによって
各ステージの極をプログラムできることである。本発明
に係わるローパスフィルタは、ＤＡＣ６０１によってプ
ログラム自在な極が可能となるので、多数のステージを
カスケード接続するのに容易に適す。これとは異なり、
特定の６０８ａ、６０８ｂおよび６０８ｃの各ゲートを
セパレート式のデジタル−アナログコンバータ（または
等価的なプログラム自在な電圧または電流源）によって
制御し、ローパスフィルタネットワークの精密なチュー
ニングを可能にできる。図６の高次ローパスフィルタ
は、例えばサンプリングされたデータシステムにおける
エリアシングフィルタおよび平滑化フィルタで有効であ
る。

【００２４】図７は図４に示された構造のような一次フ
ィルタと、図６に示された構造のような三次フィルタと
の比較を示す。本発明に係わるプログラム可能なインピ
ーダンスデバイスのバイアスにより選択されるω_p によ
って表示されるブレークオーバー点においてＡＣ応答が
周波数と共に予想可能に低下する。図７において、極が
約１×１０³ Ｈｚに位置する。これと対照的に、図８は
プログラム可能なインピーダンスデバイスに対するバイ
アスを変えた時の効果を示す。図８において、一次フィ
ルタおよび三次フィルタの双方のバイアスは、抵抗を下
げることによって得られる１×１０⁴ Ｈｚに極を位置さ
せるように選択されている。

【００２５】高インピーダンスのモノリシックに集積さ
れたデバイスを有する改良されたローパスフィルタが得
られる。オンチップ高インピーダンスデバイスを使用す
ることにより外部部品が不要となる。デバイスはプログ
ラム可能であるので、特定の用途のニーズを満たすよう
フィルタの極を精密に整合できる。以上で、Ｐチャンネ
ルＭＯＳトランジスタによる実現例を含む特定の回路に
基づき、本発明について説明したが、通常の技術を有す
る回路設計者の能力の範囲で他の変形例および均等な変
更を行うことができると理解すべきである。

【００２６】従って、これら変形例および他の変形例
は、本発明の要旨の範囲内にある開示された特定の実施
例に均等なものであると見なされる。

【００２７】本発明を所定の詳細度で説明し、図示した
が、本開示は単なる例示にすぎず、当業者であれば特許
請求の範囲に記載した本発明の精神および範囲から逸脱
することなく、部品の組み合わせおよび配置を多数変え
ることができることが理解できよう。

【００２８】以上の説明に関して更に以下の項を開示す
る。 （１）第１および第２電流搬送電極とゲートとを有し、
第１電流搬送電極が第１インピーダンスターミナルを形
成し、第２電流搬送電極が第１インピーダンスターミナ
ルを形成するＰチャンネルＭＯＳデバイスと、Ｐチャン
ネルＭＯＳデバイスの第１電流搬送電極およびゲートに
結合され、ＰチャンネルＭＯＳデバイスをサブスレッシ
ョルド領域にバイアスするように結合されたバイアス回
路とを備えたインピーダンス素子。 （２）ＰチャンネルＭＯＳデバイスをリニア領域で作動
するようにバイアス電極が選択された、第１項記載のイ
ンピーダンス素子。 （３）ＰチャンネルＭＯＳデバイスが正の電源電圧に結
合されたバックゲートを含む、第１項記載のインピーダ
ンス素子。 （４）ＰチャンネルＭＯＳデバイスが第１電流搬送電極
に結合されたバックゲートを含む、第１項記載のインピ
ーダンス素子。 （５）ドレイン、ソースおよびゲートを有するＰチャン
ネルトランジスタを更に備え、このＰチャンネルトラン
ジスタのドレインが第２インピーダンスターミナルに結
合され、Ｐチャンネルトランジスタのソースが第１イン
ピーダンスターミナルに結合され、ゲートが第２インピ
ーダンスターミナルに結合された、第１項記載のインピ
ーダンス素子。

【００２９】（６）ＰチャンネルＭＯＳデバイスがゲー
ト、ドレインおよびソース電極を有する第１Ｐチャンネ
ルＭＯＳＦＥＴと、ゲート、ドレインおよびソース電極
を有する第２ＰチャンネルＭＯＳトランジスタとを備え
た複合トランジスタであり、第１および第２Ｐチャンネ
ルＭＯＳトランジスタのソース電極が共に短絡され、第
１および第２ＰチャンネルＭＯＳトランジスタのゲート
電極が共に短絡され、第１ＰチャンネルＭＯＳトランジ
スタのドレインが第１インピーダンスターミナルを形成
し、第２ＰチャンネルＭＯＳトランジスタのドレインが
第２インピーダンスターミナルを形成する、第１項記載
のインピーダンス素子。 （７）バイアス回路が、第１電流搬送電極に結合された
ソース電極およびＰチャンネルＭＯＳデバイスのゲート
電極に結合されたゲートおよびドレイン電極を有するＭ
ＯＳトランジスタと、このＭＯＳトランジスタを介し、
一定のドレイン−ソース間電流を駆動するように結合さ
れた電流源とを更に含む、第１項記載のインピーダンス
素子。

【００３０】（８）フィルタリングされていない電圧を
受けるための入力ターミナルと、フィルタリングされた
電圧を供給するための出力ターミナルと、第１および第
２電流搬送電極およびゲートを有し、第１電流搬送電極
が入力ターミナルに結合され、第２電流搬送電極が出力
ターミナルに結合されたＰチャンネルＭＯＳデバイス
と、ＰチャンネルＭＯＳデバイスの入力ターミナルおよ
びゲートに結合され、更にゲートと入力ターミナルとの
間に所定の負のバイアス電圧を発生するよう、電流シン
クに結合されたバイアスデバイスと、出力ターミナルと
アースとの間に結合されたコンデンサとを備えたローパ
スフィルタ。 （９）バイアスデバイスがＰチャンネルトランジスタを
備え、このトランジスタが入力ターミナルに結合された
ソースとＰチャンネルＭＯＳデバイスのゲートを電流シ
ンクに結合するドレインとを有する、第８項記載のロー
パスフィルタ。 （１０）ＰチャンネルＭＯＳデバイスがゲート、ドレイ
ンおよびソース電極を有する第１ＰチャンネルＭＯＳＦ
ＥＴと、ゲート、ドレインおよびソース電極を有する第
２ＰチャンネルＭＯＳトランジスタとを備えた複合トラ
ンジスタであり、第１および第２ＰチャンネルＭＯＳト
ランジスタのソース電極が共に短絡され、第１および第
２ＰチャンネルＭＯＳトランジスタのゲート電極が共に
短絡され、第１ＰチャンネルＭＯＳトランジスタのドレ
インが入力ターミナルを形成し、第２ＰチャンネルＭＯ
Ｓトランジスタのドレインが出力ターミナルを形成す
る、第８項記載のローパスフィルタ。 （１１）電流シンクがプログラム可能な電流シンクであ
り、バイアスデバイスがプログラム可能な電流シンクに
よって吸収される電流に比例するゲートバイアスを発生
する、第８項記載のローパスフィルタ。 （１２）二次フィルタステージを更に備え、この二次フ
ィルタステージが、第１および第２電流搬送電極および
ゲートを有し、第１電流搬送電極が出力ターミナルに結
合され、第２電流搬送電極が二次のフィルタ出力ターミ
ナルに結合され、ゲートがバイアスデバイスに結合され
た第２ＰチャンネルＭＯＳデバイスと、出力ターミナル
とアースとの間に結合されたコンデンサとを備えた、第
８項記載のローパスフィルタ。

【００３１】（１３）所定のバイアス電圧を発生するた
めのバイアス回路と、複数の直列に結合されたフィルタ
ステージとを備え、各フィルタステージが、第１および
第２電流搬送電極およびゲートを有し、第１電流搬送電
極が入力ターミナルであり、第２電流搬送電極が出力タ
ーミナルであり、ゲートがバイアス回路に結合され、バ
イアス電圧の大きさよりも大きいスレッショルド電圧を
有するＰチャンネルＭＯＳデバイスと、各フィルタステ
ージの出力ターミナルとアースとの間に結合されたコン
デンサとを備えたローパスフィルタ。 （１４）バイアス回路がプログラム可能である、第１３
項記載のローパスフィルタ。

【００３２】（１５）少なくとも１つのフィルタステー
ジにおけるＰチャンネルＭＯＳデバイスが、複合トラン
ジスタを備え、この複合トランジスタが、Ｐチャンネル
ＭＯＳデバイスがゲート、ドレインおよびソース電極を
有する第１ＰチャンネルＭＯＳＦＥＴと、ゲート、ドレ
インおよびソース電極を有し、第１および第２Ｐチャン
ネルＭＯＳトランジスタのソース電極が共に短絡され、
第１および第２ＰチャンネルＭＯＳトランジスタのゲー
ト電極が共に短絡され、第１ＰチャンネルＭＯＳトラン
ジスタのドレインが入力ターミナルを形成し、第２Ｐチ
ャンネルＭＯＳトランジスタのドレインが出力ターミナ
ルを形成する第２ＰチャンネルＭＯＳトランジスタを備
えた、第１３項記載のローパスフィルタ。

【００３３】（１６）第１および第２電流搬送電極およ
びゲートを有するＰチャンネルＭＯＳデバイス（１０
１、４０１、４０２、６０８ａ〜６０８ｃ）を含む抵抗
性素子であり、第１電流搬送電極が第１インピーダンス
ターミナルを形成し、第２電流搬送電極が第２インピー
ダンスターミナルを形成する。第１電流搬送電極および
ＰチャンネルＭＯＳデバイス（１０１、４０１、４０
２、６０８ａ〜６０８ｃ）のゲートにバイアス電流回路
（１０３、１０４、１０５、１０６）が結合されてい
る。このバイアス回路（１０３、１０４、１０５、１０
６）はＰチャンネルＭＯＳデバイス（１０１、４０１、
４０２、６０８ａ〜６０８ｃ）のスレッショルド電圧よ
りも小さい電圧を発生する。

【図面の簡単な説明】

【図１】本発明に係わる高抵抗性ローパスフィルタの第
１実施例を示す回路略図である。

【図２】本発明に係わるローパスフィルタの第２実施例
を示す回路略図である。

【図３】本発明に係わるローパスフィルタの第３実施例
を示す回路略図である。

【図４】本発明に係わるローパスフィルタの第４実施例
を示す回路略図である。

【図５】図４に示された回路を構成する半導体構造の横
断面図である。

【図６】本発明に係わる第５実施例を示す回路略図であ
る。

【図７】第１の極位置にバイアスされた本発明に係わる
一次および二次フィルタのＡＣ応答曲線を示すグラフで
ある。

【図８】第２の極位置にバイアスされた本発明に係わる
一次および三次フィルタのＡＣ応答曲線を示すグラフで
ある。

【符号の説明】

１０１、４０１、４０２、６０８ａ〜６０８ｃ Ｐチャ
ンネルＭＯＳデバイス １０３、１０４、１０５、１０６ バイアス回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 第１および第２電流搬送電極とゲートと
   を有し、第１電流搬送電極が第１インピーダンスターミ
   ナルを形成し、第２電流搬送電極が第１インピーダンス
   ターミナルを形成するＰチャンネルＭＯＳデバイスと、 ＰチャンネルＭＯＳデバイスの第１電流搬送電極および
   ゲートに結合され、ＰチャンネルＭＯＳデバイスをサブ
   スレッショルド領域にバイアスするように結合されたバ
   イアス回路とを備えたインピーダンス素子。