JPH10294661A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 内部回路の入力ノードにプルアップ回路を備
えた半導体集積回路装置において、プルアップ回路の消
費電流を削減するとともに、内部回路の動作速度を上げ
た半導体集積回路装置を得ること。 【解決手段】 半導体集積回路装置の内部回路２０の入
力ノードに、第１の電源電位ノード２に印加される電位
にプルアップするＭＯＳトランジスタ６を接続する。ト
ランジスタ６の制御部３０ａは、ＭＯＳトランジスタ６
とカレントミラー回路を構成する第１のＭＯＳトランジ
スタ６ａを備えている。第１のＭＯＳトランジスタ６ａ
の電流を、上記内部回路の入力ノードに現れる論理レベ
ルがＬのときは小さくし、ＬからＨに変化する時間に大
きな電流とした。その結果、内部回路の入力バッファ回
路の出力におけるＬからＨの立上がり時間が短くなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、内部回路の入力
ノードにプルアップもしくはプルダウン回路を備えた半
導体集積回路装置に関し、プルアップもしくはプルダウ
ン回路の消費電流を削減するとともに、内部回路の動作
速度を上げた半導体集積回路装置に関する。

【０００２】

【従来の技術】従来のプルアップ回路はトランジスタま
たは抵抗体素子を用いて構成している。従来のプルアッ
プ回路を図８，図９に示す。図８において、１は入力端
子（入力バッファ回路の入力ノード）、２は電源電位ノ
ード、４は出力ノード、５は抵抗体からなるプルアップ
用抵抗素子、７は入力バッファ回路であり、入力バッフ
ァ回路７の入力ノードがプルアップ用抵抗素子５により
電源電位ノード２にプルアップされている。図９に示す
ものはプルアップ用抵抗素子としてｐチヤネルＭＯＳト
ランジスタ６を用いたものである。この回路では、ｐチ
ヤネルＭＯＳトランジスタ６のゲートとソース間にｐチ
ヤネルＭＯＳトランジスタ６のしきい値以上のゲート・
ソース間電圧ＶGSが発生し、常時オン状態となってい
る。このトランジスタ６のオン抵抗をプルアップ用抵抗
としている。

【０００３】従来のプルアップ回路を有する半導体集積
回路装置では、入力端子１に論理レベルＬが入力される
と、プルアップ用抵抗素子５または６を介して、電源電
位ノード２から入力端子１へ電流が流れる。この電流は
このプルアップ用抵抗素子５または６の抵抗値により決
定され消費電流となる。入力端子１に入力される信号を
与える前段の回路が、オープンコレクタもしくはオープ
ンドレイン形式の出力用トランジスタを有した回路であ
るため、入力端子１にプルアップ用抵抗素子５または６
を接続している。換言すれば、出力用トランジスタが導
通状態であるとき、入力端子１に論理レベルＬの信号が
入力され、出力用トランジスタが非導通状態であると
き、つまり前段の回路の出力端子が高インピーダンス状
態のとき、入力端子１に論理レベルＨの信号が入力され
たことを意味する。従って、論理レベルＬの信号が入力
端子１に入力されると、上記したように、電源電位ノー
ド２からプルアップ用抵抗素子５または６、入力端子
１、前段回路の出力用トランジスタのコレクタ・エミッ
タ（またはドレイン・ソース）、接地電位ノードヘ電流
が流れ、入力バッファ回路７の入力ノードには低電位が
与えられる。一方、論理レベルＨの信号が入力端子１に
入力されると、電源電位ノード２の電位は、プルアップ
用抵抗素子５または６を介して入力バッファ回路７の入
力ノードに与えられ入力ノードの電位は高電位にされ
る。

【０００４】また、上記プルアップ回路を有する半導体
集積回路装置の内部回路における入力バッファ回路が論
理回路を構成する場合、その論理レベルの変化速度、換
言すれば、論理回路の出力の反転に要する時間は、その
入力ノードの寄生容量の容量値、プルアップ用抵抗素子
５または６の抵抗値、前段回路の出力用トランジスタの
駆動電流能力に依存する。入力端子１に入力される信号
が論理レベルＨから論理レベルＬへ変化する場合、前段
回路の出力用トランジスタの駆動電流能力が十分大き
く、プルアップ用抵抗の抵抗値がは大きく、プルアップ
用抵抗素子５または６の抵抗値が大きければ高速化が図
れる。一方、入力端子１に入力される信号が論理レベル
Ｌから論理レベルＨへ変化する場合、プルアップ用抵抗
素子５または６の抵抗値が小さいほどその入力ノードの
寄生容量を充電するのが速く、入力バッファ回路を構成
する論理回路の高速化が図れる。

【０００５】

【発明が解決しようとする課題】しかるに、従来の、プ
ルアップ回路を有する半導体集積回路装置は上記のよう
に構成されているため、内部回路を構成する入力バッフ
ァ回路の動作速度の高速化を図るために、プルアップ用
抵抗素子５または６の抵抗値をある程度小さくし、前段
回路の出力用トランジスタの駆動電流を大きくすると、
入力端子１に入力される信号が論理レベルＬのときの消
費電流が大きくなるという問題がある。その場合、入力
端子１に入力される信号が論理レベルＨからＬへ変化す
る際に、大きな電流が流れ、電源電位ノード２の電位が
変動し、ノイズとなる二次的な問題が生ずる。なお、プ
ルダウン回路を有する半導体集積回路装置、つまり、プ
ルダウン用抵抗素子が入力端子１と接地電位ノードとの
間に接続されたものについても上記と同様のことが言え
る。

【０００６】この発明は、上記のような課題を解決する
ためになされたもので、内部回路の入力ノードにプルア
ップもしくはプルダウン回路を備えた半導体集積回路装
置において、プルアップもしくはプルダウン回路の消費
電流を削減するとともに、内部回路の動作速度を上げた
半導体集積回路装置を得ることを目的とする。

【０００７】

【課題を解決するための手段】上記の目的を達成するた
めに、請求項１に係わる発明の半導体集積回路装置は、
入力信号を受ける入力端子、この入力端子に入力ノード
が接続され、上記入力端子に現れる電位がしきい値未満
であると第１の論理レベル、上記しきい値以上であると
第２の論理レベルとなる２値の信号を出力する入力バッ
ファ回路を有する内部回路、上記入力端子と電源電位ノ
ードとの間に接続されるプルアップ用トランジスタ、上
記入力端子に現れる電位が上記入力バッファ回路のしき
い値より低い電位である所定電位未満であると、上記プ
ルアップ用トランジスタを第１の電流値からなる電流が
流れうる状態とし、上記所定電位以上であると上記プル
アップ用トランジスタを上記第１の電流値より高い第２
の電流値からなる電流が流れうる状態とする制御部を備
えたことを特徴とする。

【０００８】また、請求項２に係わる発明の半導体集積
回路装置は、請求項１記載の半導体集積回路装置の制御
部は、入力端子に入力ノードが接続され、所定電位から
なるしきい値を有する第１のインバータと、この第１の
インバータの出力ノードに接続される第２のインバータ
と、プルアップ用トランジスタが接続される電源電位ノ
ードである第１の電源電位ノードに一方の主電極が接続
され、制御電極が他方の主電極に接続されるとともに上
記プルアップ用トランジスタの制御電極に接続され、上
記プルアップ用トランジスタとカレントミラー回路を構
成する第１のトランジスタと、この第１のトランジスタ
の他方の主電極に一端が接続される第１の抵抗素子と、
この第１の抵抗素子の他端と上記第１の電源電位ノード
より低い電位が印加される第２の電源電位ノードとの間
に接続され、制御電極が上記第１のインバータの出力ノ
ードに接続される第２のトランジスタと、上記第２のト
ランジスタの他方の主電極に一端が接続され、抵抗値が
上記第１の抵抗素子より低い第２の抵抗素子と、上記第
２の抵抗素子の他端と上記第２の電源電位ノードとの間
に接続され、制御電極が上記第２のインバータの出力ノ
ード接続される第３のトランジスタと、を備えているこ
とを特徴とする。

【０００９】また、請求項３に係わる発明の半導体集積
回路装置は、請求項１記載の半導体集積回路装置の制御
部は、入力端子に入力ノードが接続され、所定電位から
なるしきい値を有する第１のインバータと、この第１の
インバータの出力ノードに入力ノードが接続される第２
のインバータと、プルアップ用トランジスタが接続され
る電源電位ノードである第１の電源電位ノードに一方の
主電極が接続され、制御電極が他方の主電極に接続され
るとともに、上記プルアップ用トランジスタの制御電極
に接続され、上記プルアップ用トランジスタとカレント
ミラー回路を構成する第１のトランジスタと、この第１
のトランジスタの他方の主電極と上記る第１の電源電位
ノードより低い電位が印加される第２の電源電位ノード
との間に接続され、制御電極が上記第１のインバータの
出力ノードに接続される第２のトランジスタと、上記第
１のトランジスタの他方の主電極と上記第２の電源電位
ノードとの間に接続され、制御電極が上記第２のインバ
ータの出力ノードに接続され、オン抵抗値が上記第２の
トランジスタのオン抵抗値より低い第３のトランジスタ
と、を備えていることを特徴とする。

【００１０】また、請求項４に係わる発明の半導体集積
回路装置は、請求項１または請求項２記載の半導体集積
回路装置のプルアップ用トランジスタおよび第１のトラ
ンジスタがｐチャネルＭＯＳトランジスタであり、第２
および第３のトランジスタがｎチャネルＭＯＳトランジ
スタであることを特徴とする。

【００１１】また、請求項５に係わる発明の半導体集積
回路装置は、入力信号を受ける入力端子、この入力端子
に入力ノードが接続され、上記入力端子に現れる電位が
しきい値未満であると第１の論理レベル、上記しきい値
以上であると第２の論理レベルとなる２値の信号を出力
する入力バッファ回路を有する内部回路、上記入力端子
と電源電位ノードとの間に接続されるプルダウン用トラ
ンジスタ、上記入力端子に現れる電位が上記入力バッフ
ァ回路のしきい値より高い電位である所定電位を越えて
いると、上記プルダウン用トランジスタを第１の電流値
からなる電流が流れうる状態とし、上記所定電位以下で
あると上記プルダウン用トランジスタを上記第１の電流
値より高い第２の電流値からなる電流が流れうる状態と
する制御部を備えたことを特徴とする。

【００１２】また、請求項６に係わる発明の半導体集積
回路装置は、請求項５記載の半導体集積回路装置の制御
部は、入力端子に入力ノードが接続され、所定電位から
なるしきい値を有する第１のインバータと、この第１の
インバータの出力ノードに接続される第２のインバータ
と、プルダウン用トランジスタが接続される電源電位ノ
ードである第２の電源電位ノードに一方の主電極が接続
され、制御電極が他方の主電極に接続されるとともに上
記プルダウン用トランジスタの制御電極に接続され、上
記プルダウン用トランジスタとカレントミラー回路を構
成する第１のトランジスタと、この第１のトランジスタ
の他方の主電極に一端が接続される第１の抵抗素子と、
この第１の抵抗素子の他端と上記第１の電源電位ノード
より低い電位が印加される第２の電源電位ノードとの間
に接続され、制御電極が上記第１のインバータの出力ノ
ードに接続される第２のトランジスタと、上記第２のト
ランジスタの他方の主電極に一端が接続され、抵抗値が
上記第１の抵抗素子より低い第２の抵抗素子と、上記第
２の抵抗素子の他端と上記第１の電源電位ノードとの間
に接続され、制御電極が上記第２のインバータの出力ノ
ード接続される第３のトランジスタと、を備えているこ
とを特徴とする。

【００１３】また、請求項７に係わる発明の半導体集積
回路装置は、請求項５記載の半導体集積回路装置の制御
部は、入力端子に入力ノードが接続され、所定電位から
なるしきい値を有する第１のインバータと、この第１の
インバータの出力ノードに接続される第２のインバータ
と、プルダウン用トランジスタが接続される電源電位ノ
ードである第２の電源電位ノードに一方の主電極が接続
され、制御電極が他方の主電極に接続されるとともに上
記プルダウン用トランジスタの制御電極に接続され、上
記プルダウン用トランジスタとカレントミラー回路を構
成する第１のトランジスタと、この第１のトランジスタ
の他方の主電極と上記第２の電源電位ノードより高い電
位が印加される第１の電源電位ノードとの間に接続さ
れ、制御電極が上記第１のインバータの出力ノードに接
続される第２のトランジスタと、上記第１のトランジス
タの他方の主電極と上記第１の電源電位ノードとの間に
接続され、制御電極が上記第２のインバータの出力ノー
ド接続され、オン抵抗値が上記第２のトランジスタのオ
ン抵抗値より低い第３のトランジスタと、を備えている
ことを特徴とする。

【００１４】また、請求項８に係わる発明の半導体集積
回路装置は、請求項６または請求項７記載の半導体集積
回路装置のプルダウン用トランジスタおよび第１のトラ
ンジスタがｎチャネルＭＯＳトランジスタであり、第２
および第３のトランジスタがｐチャネルＭＯＳトランジ
スタであることを特徴とする。

【００１５】

【発明の実施の形態】

実施の形態１．図１はこの発明の半導体集積回路装置の
実施の形態１を示す回路図である。図２は図１に示した
回路の主要部における信号波形を示す波形図である。図
１は、プルアップ回路を備えた半導体集積回路装置の回
路構成例を示すものである。図１に示した半導体集積回
路装置は、入力端子１に前段の半導体集積回路装置の出
力回路となるオープンコレクタまたはオープンドレイン
形式の出力トランジスタ４０ａが接続され、この出力ト
ランジスタ４０ａの導通／非導通状態によって論理レベ
ルがＬまたはＨを意味する信号入力で駆動される入力バ
ッファ回路７ｃを有する内部回路２０と、上記入力バッ
ファ回路７ｃの入力ノードを第１の電源電位ノード２に
印加される電位（半導体集積回路装置の電源電位）にプ
ルアップするためのｐチャネルＭＯＳトランジスタ６か
らなるプルアップ用トランジスタと、このプルアップ用
トランジスタ６を制御する制御部３０ａとを備えてい
る。

【００１６】上記入力バッファ回路７ｃは、例えば、図
３に示したように、相補的に接続されたｐチャネルＭＯ
ＳトランジスタとｎチャネルＭＯＳトランジスタとから
なるインバータによって構成されていて、所定のしきい
値を有している。

【００１７】上記制御部３０ａは、上記入力バッファ回
路７ｃの入力ノードに接続され、しきい値が上記入力バ
ッファ回路７ｃのしきい値より低い電圧に設定されてい
る第１のインバータ７ａと、この第１のインバータ７ａ
に縦続接続される第２のインバータ７ｂと、ソース電極
が電源電位が印加される第１の電源電位ノード２に接続
され、ゲート電極およびドレイン電極が上記プルアップ
用トランジスタ６のゲート電極に接続され、上記プルア
ップ用トランジスタ６とカレントミラー回路を構成する
ｐチャネルＭＯＳトランジスタからなる第１のトランジ
スタ６ａと、上記第１のトランジスタ６ａのドレイン電
極にドレイン電極が第１の抵抗素子５ａを介して接続さ
れるとともに、ソース電極が接地電位とされる第２の電
源電位ノード３に接続され、ゲート電極が上記第１のイ
ンバータ７ａの出力ノードに接続されるｎチャネルＭＯ
Ｓトランジスタからなる第２のトランジスタ８ａと、上
記第１のトランジスタ６ａのドレイン電極にドレイン電
極が第１の抵抗素子５ａの抵抗値より低い抵抗値からな
る第２の抵抗素子５ｂを介して接続されるとともに、ソ
ース電極が第２の電源電位ノード３に接続され、ゲート
電極が第２のインバータ２ｂの出力ノードに接続される
ｎチャネルＭＯＳトランジスタからなる第３のトランジ
スタ８ｂとを備えている。

【００１８】上記の第１のインバータ７ａおよび第２の
インバータ７ｂは、例えば、図３に示すように相補的に
接続されたｐチャネルＭＯＳトランジスタとｎチャネル
ＭＯＳトランジスタとからなるインバータ回路によって
構成されている。

【００１９】プルアップ用トランジスタ６はプルアップ
用抵抗素子として機能し、第１のトランジスタ６ａと構
成するカレントミラー回路の出力側トランジスタとな
る。第１のトランジスタ６ａは、ゲートとドレイン間が
接続され、プルアップ用トランジスタ６と構成するカレ
ントミラー回路の入力側トランジスタである。このカレ
ントミラー回路のカレントミラー比、すなわち、第１の
トランジスタ６ａに流れる電流値に対するプルアップ用
トランジスタ６に流れる電流値の比は１対ｎ（ｎは１よ
り大きい値にしてある）で、第１のトランジスタ６ａお
よびプルアップ用トランジスタ６のゲートサイズを調整
することにより、所定値に設定することができる。第１
のトランジスタ６ａに流れる電流は、第１の抵抗素子５
ａの抵抗値と第２のトランジスタ８ａのオン抵抗値、実
質的には第１の抵抗素子５ａの抵抗値、または、第２の
抵抗素子５ｂの抵抗値と第３のトランジスタ８ｂのオン
抵抗値、実質的には第２の抵抗素子５ｂの抵抗値により
決められる。

【００２０】次に、上記のように構成された半導体集積
回路装置の動作、主としてプルアップ回路回路の動作に
ついて図１，図２を参照して説明する。いま、図２に示
すように、時刻ｔ０において、前段の半導体集積回路装
置の出力トランジスタ４０ａの入力信号が図２（ａ）に
示すように、ＬレベルからＨレベルに変化したとする。
出力トランジスタ４０ａはこの変化に伴い、非導通状態
から導通状態に変化する。その結果、入力端子１から出
力トランジスタ４０ａを介して接地電位ノードに電流が
流れるため、入力端子１に現れる電位は低下する。入力
端子に現れる電位が低下すると、制御部３０ａの第１の
インバータ７ａのの入力ノードの電位が低レベルとなる
ため、第１のインバータ７ａの出力ノードには論理レベ
ルＨが現れ、第２のインバータ７ｂの出力ノードには論
理レベルＬが現れる。このとき、第２のトランジスタ８
ａのゲート電極には論理レベルＨが印加されるため、ゲ
ート／ソース間電圧ＶGSは第２のトランジスタ８ａのし
きい値を越えるので、第２のトランジスタ８ａは導通状
態となる。一方、第３のトランジスタ８ｂのゲート電極
には論理レベルＬが印加されるため、第３のトランジス
タ８ｂは非導通状態になる。従って、第１の電源電位ノ
ード２から第１のトランジスタ６ａ，第１の抵抗素子５
ａ，第２のトランジスタ８ａを介して第２の電源電位ノ
ード３に至る電流パスが形成される。

【００２１】このとき、第１のトランジスタ６ａに流れ
る電流は第１の抵抗素子５ａの抵抗値および第２のトラ
ンジスタ８ａのオン抵抗値に依存する。なお、第２のト
ランジスタ８ａのオン抵抗値は第１の抵抗素子５ａの抵
抗値に比し無視できるくらい十分に小さな値としている
ため、結果として、第１のトランジスタ６ａに流れる電
流は、第１の抵抗素子５ａの抵抗値に依存する。第１の
抵抗素子５ａの抵抗値は大きな値としているため、第１
のトランジスタ６ａに流れる電流は小さな値となる。そ
の結果、第１のトランジスタ６ａに流れる電流値に対す
るカレントミラー回路を構成しているプルアップ用トラ
ンジスタ６に流れる電流値の比は１対ｎであるからプル
アップ用トランジスタ６に流れる電流値は第１のトラン
ジスタ６ａに流れる電流値のｎ倍になる。このときのプ
ルアップ用トランジスタ６に流れる電流値を説明の都合
上、以下、第１の電流値と呼ぶ。従って、前段の半導体
集積回路装置の出力トランジスタ４０ａが導通状態であ
り、入力端子１に論理レベルＬが入力されている状態、
つまり、図２における時刻ｔ０から時刻ｔ１までの期間
に、第１の電源電位ノード２からプルアップ用トランジ
スタ６，入力端子１，出力トランジスタ４０ａを介し
て、第２の電源電位ノード３に電流が流れる。しかる
に、この第１の電流値は、第１の抵抗素子５ａの抵抗値
に依存し、非常に小さい値にされているため、消費電流
も極力抑えられる。

【００２２】なお、出力トランジスタ４０ａが非導通状
態から導通状態に変化した直後、つまり、出力トランジ
スタ４０ａが導通状態になってから、制御部３０ａの第
１のインバータ７ａの出力ノードに論理レベルＨが現れ
るまでの期間、プルアップ用トランジスタ６に流れる電
流の値は、上記の第１の電流値より高い値で（詳細につ
いては後記する。）以下、説明の都合上、第２の電流値
と呼ぶ。しかし、前段の半導体集積回路装置の出力トラ
ンジスタ４０ａの駆動電流能力が第２の電流値に対し
て、十分大きいため、入力端子１における電位変化の高
速化に対しては何等問題はない。

【００２３】次に、図２に示すように、時刻ｔ１におい
て、前段の半導体集積回路装置の出力トランジスタ４０
ａの入力信号が図２（ａ）に示すように、Ｈレベルから
Ｌレベルに変化した場合について説明する。上記出力ト
ランジスタ４０ａはこの変化に伴い、導通状態から非導
通状態に変化する。つまり、入力端子１側から見た前段
の半導体集積回路装置の出力端子は高インピーダンス状
態になる。従って、入力端子１における寄生容量が第１
の電源電位ノード２からプルアップ用トランジスタ６を
介して流れる電流によって充電されるため、入力端子１
に現れる電位が上昇する。なお、このときの、第１の電
源電位ノード２からプルアップ用トランジスタ６を介し
て流れる電流は、上記の第１の抵抗素子に依存した第１
の電流値である。入力端子１に現れる電位が上昇し、図
２に示すように、時刻ｔ２において、入力端子１に現れ
る電位が制御部３０ａのインバータ７ａのしきい値（図
２（ｂ）にＶ２として示す。）以上になると、第１のイ
ンバータ７ａの出力ノードに現れる電位は、論理レベル
Ｈから論理レベルＬに変化し、第２のインバータ７ｂの
出力ノードに現れる電位は、論理レベルＬから論理レベ
ルＨに変化する。このとき、第２のトランジスタ８ａの
ゲート電極には論理レベルＬが印加されるため、第２の
トランジスタ８ａは非導通状態になる。一方、第３のト
ランジスタ８ｂのゲート電極には論理レベルＨが印加さ
れるため、ゲート／ソース間電圧ＶGSは第３のトランジ
スタ８ｂのしきい値を越えるので第３のトランジスタ８
ｂは導通状態になる。従って、第１の電源電位ノード２
から第１のトランジスタ６ａ，第２の抵抗素子５ｂ，第
３のトランジスタ８ｂを介して第２の電源電位ノード３
に至る電流パスが形成される。

【００２４】このとき、第１のトランジスタ６ａに流れ
る電流は第２の抵抗素子５ｂの抵抗値および第３のトラ
ンジスタ８ｂのオン抵抗値に依存する。なお、第３のト
ランジスタ８ｂのオン抵抗値は第２の抵抗素子５ｂの抵
抗値に比し無視できるくらい十分に小さな値としている
ため、結果として、第１のトランジスタ６ａに流れる電
流は、第２の抵抗素子５ｂの抵抗値に依存する。第２の
抵抗素子５ｂの抵抗値は、第１の抵抗素子５ａの抵抗値
より小さな値としているため、第１のトランジスタ６ａ
に流れる電流は大きな値となる。その結果、第１のトラ
ンジスタ６ａにれる電流値に対するカレントミラー回路
を構成しているプルアップ用トランジスタ６に流れる電
流値の比は、１対ｎであるからプルアップ用トランジス
タ６に流れる電流値は第１のトランジスタ６ａに流れる
電流値のｎ倍になる。このときのプルアップ用トランジ
スタ６に流れる電流値は第２の電流値である。

【００２５】従って、入力端子１に第１の電源電位ノー
ド２からプルアップ用トランジスタ６を介して第１の電
流値より高い第２の電流値からなる電流が供給されるた
め、図２（ｂ）に示すように、入力端子１に現れる電位
は、時刻ｔ２以降急激に上昇する。その結果、内部回路
２０の入力バッファ回路７ｃの入力ノードの電位は、速
やかに（図２の時刻ｔ３）、入力バッファ回路７ｃのし
きい値（図２（ｂ）にＶ１として示す。）以上になり、
入力バッファ回路７ｃの出力は図２（ｃ）に示すよう
に、論理レベルＬから論理レベルＨに変化する。入力端
子１に現れる電位が電源電位ノード２に印加される電位
と同じ値となると、プルアップ用トランジスタ６は、第
２の電流値を流せうる状態であるものの、実質的に非導
通状態であり、消費電流の増加を来さない。

【００２６】入力バッファ回路７ｃのしきい値は、一般
に、ノイズマージンを確保するため、入力端子に現れる
論理レベルＨと論理レベルＬの電位差の略１／２、具体
的には電源電位ノード２に印加される電位の略１／２の
電位にされている。しかるに、この実施の形態１にあっ
ては、入力バッファ回路７ｃのしきい値より低いしきい
値をもつ第１のインバータ７ａを有する制御部３０ａに
よって、プルアップ用トランジスタ６に流れうる電流値
を、入力端子１に現れる電位が入力バッファ回路７ｃの
しきい値より低い第１のインバータ７ａのしきい値以上
になると、高い電流値となるため、入力端子１に現れる
電位が速やかに入力バッファ回路７ｃのしきい値を越え
る。従って、入力バッファ回路７ｃの出力における立上
り時間、つまり、前段の半導体集積回路装置の出力トラ
ンジスタ４０ａの入力が図２（ａ）に示すように、論理
レベルＨレベルから論理レベルＬに変化してから、内部
回路２０の入力バッファ回路７ｃの出力が論理レベルＬ
から論理レベルＨに変化する時間の高速化（動作速度の
高速化）が図れる。

【００２７】なお、図８または図９に示した従来例のも
のにおいて、前段の半導体集積回路装置の出力トランジ
スタ４０ａの入力が論理レベルＨであり入力端子１に現
れる電位が論理レベルＬである場合に、実施の形態１と
同様に消費電流の低減化を図ってプルアップ用抵抗素子
５，６に流れる電流値を第１の電流値とした場合、前段
の半導体集積回路装置の出力トランジスタ４０ａの入力
が論理レベルＨから論理レベルＬに変化すると、入力端
子１に現れる電位は、図２（ｂ）に破線で示すように、
緩やかな曲線を示す。従って、入力端子１に現れる電位
が入力バッファ回路７ｃのしきい値（図２（ｂ）にＶ１
として示す。）を越える時間も長くなり、入力バッファ
回路７ｃの出力における立上り時間も遅くなる。この入
力端子１に現れる電位が緩やかな曲線を示すのは、プル
アップ用抵抗素子５，６に流れる電流値を小さな値とす
るために、プルアップ用抵抗素子５，６の抵抗値を大き
くするので、入力端子１に付随する寄生容量とプルアッ
プ用抵抗素子５，６の抵抗値とで決まる時定数が大きく
なることに起因している。

【００２８】以上のように構成された半導体集積回路装
置にあっては、前段の半導体集積回路装置の出力トラン
ジスタ４０ａの入力が論理レベルＨのとき、電源電位ノ
ード２からプルアップ用トランジスタ６、入力端子１お
よび前段の半導体集積回路装置の出力トランジスタ４０
ａを介して流れる電流が小さな値（第１の電流値）であ
るため、消費電流の低減化が図れるとともに、上記出力
トランジスタ４０ａの入力が論理レベルＨから論理レベ
ルＬに変化するとき、入力端子１に現れる電位が入力バ
ッファ回路７ｃのしきい値より低い時点で、第１の電流
値より高い第２の電流値からなる電流がプルアップ用ト
ランジスタ６から入力端子１に供給されるため、内部回
路２０を構成する入力バッファ回路７ｃの動作速度の高
速化を図れるという効果を有する。また、以上のように
プルアップ用トランジスタおよび第１のトランジスタを
ｐチャネルＭＯＳトランジスタで、第２および第３のト
ランジスタをｎチャネルＭＯＳトランジスタを用いて構
成したことにより、上記の効果が内部回路がＭＯＳトラ
ンジスタで構成されている場合、その低消費電力化と動
作速度の高速化に寄与する度合いが高い。

【００２９】実施の形態２．図４はこの発明の半導体集
積回路装置の実施の形態２を示す回路図である。図４は
プルアップ回路を備えた半導体集積回路装置の他の構成
例を示すものである。図４に示した半導体集積回路装置
は、上記した実施の形態１における第１および第２の抵
抗素子５ａ，５ｂの代りに、それぞれ第２のトランジス
タ８ｃおよび第３のトランジスタ８ｄのオン抵抗値を、
第１および第２の抵抗素子５ａ，５ｂの抵抗値になるよ
うに構成したものであり、その他の点については実施の
形態１と同様である。なお、図４において、図１に示し
た符号と同一符号は同一または相当部分を示す。すなわ
ち、第２および第３のトランジスタ８ｃ，８ｄのゲート
サイズを調整して、第３のトランジスタ８ｄのオン抵抗
値を第２のトランジスタ８ｃのオン抵抗値より低くした
ものである。このように構成されたものにあっても、上
記した実施の形態１と同様の動作をし、同様の効果を有
するものである。さらに、チップ面積を削減することが
できるという効果もある。

【００３０】実施の形態３．図５はこの発明の半導体集
積回路装置の実施の形態３を示す回路図である。図６は
図５に示した回路の主要部の信号波形を示す波形図であ
る。図５はプルダウン回路を備えた半導体集積回路装置
の構成例を示すものである。図５に示した半導体集積回
路装置は、入力端子１に前段の半導体集積回路装置の出
力回路となるオープンコレクタまたはオープンドレイン
形式の出力トランジスタ４０ｂが接続され、この出力ト
ランジスタ４０ｂの導通／非導通状態によって論理レベ
ルがＬまたはＨを意味する信号入力で駆動される入力バ
ッファ回路７ｃを有する内部回路２０と、上記入力バッ
ファ回路７ｃの入力ノードを第２の電源電位ノード３に
印加される電位（接地電位）にプルダウンするためのｎ
チャネルＭＯＳトランジスタ６からなるプルダウン用ト
ランジスタ１６と、このプルダウン用トランジスタ１６
を制御する制御部３０ｃとを備えている。

【００３１】上記制御部３０ｃは、上記入力バッファ回
路７ｃの入力ノードに接続され、しきい値が上記入力バ
ッファ回路７ｃのしきい値より高い電圧に設定されてい
る第１のインバータ７ａと、この第１のインバータ７ａ
に縦続接続される第２のインバータ７ｂと、ソース電極
が接地電位とされる第２の電源電位ノード３に接続さ
れ、ゲート電極およびドレイン電極が上記プルダウン用
トランジスタ１６のゲート電極に接続され、上記プルダ
ウン用トランジスタ１６とカレントミラー回路を構成す
るｎチヤネルＭＯＳトランジスタからなる第１のトラン
ジスタ１６ａと、この第１のトランジスタ１６ａのドレ
イン電極にドレイン電極が第１の抵抗素子５ａを介して
接続されるとともに、ソース電極が電源電位が印加され
る第２の電源電位ノード２に接続され、ゲート電極が上
記第１のインバータ７ａの出力ノードに接続されるｐチ
ヤネルＭＯＳトランジスタからなる第２のトランジスタ
１８ａと、上記第１トランジスタ１６ａのドレイン電極
にドレイン電極が第１の抵抗素子５ａの抵抗値より低い
抵抗値からなる第２の抵抗素子５ｂを介して接続される
とともに、ソース電極が第４の電源電位ノード２に接続
され、ゲート電極が第２のインバータ２ｂの出力ノード
に接続されるｐチヤネルＭＯＳトランジスタからなる第
３のトランジスタ１８ｂとを備えている。

【００３２】第１のインバータ７ａおよび第２のインバ
ータ７ｂは、上記した実施の形態１と同様に、例えば、
図３に示すように相補的に接続されたｐチャネルＭＯＳ
トランジスタとｎチャネルＭＯＳトランジスタとからな
るインバータ回路によって構成されている。

【００３３】プルダウン用トランジスタ１６はプルダウ
ン用抵抗素子として機能し、第１のトランジスタ１６ａ
と構成するカレントミラー回路の出力側トランジスタで
ある。このカレントミラー回路のカレントミラー比、す
なわち、第１のトランジスタ１６ａの電流値に対するプ
ルダウン用トランジスタ１６の電流値の比は、１対ｎ
（ここでｎは１より大きい値にしている）である。ま
た、第１のトランジスタ１６ａに流れる電流値は、第２
のトランジスタ１８ａのオン抵抗値と第１の抵抗素子５
ａの抵抗値、実質的には第１の抵抗素子５ａの抵抗値、
または、第３のトランジスタ１８ｂのオン抵抗値と第２
の抵抗素子５ｂの抵抗値、実質的には第２の抵抗素子５
ｂの抵抗値により決定される。

【００３４】次に、上記のように構成された半導体集積
回路装置の動作、主としてプルダウン回路回路の動作に
ついて図５，図６を参照して説明する。いま、図６に示
すように、時刻ｔ０において、前段の半導体集積回路装
置の出力トランジスタ４０ｂの入力信号が図６（ａ）に
示すように、ＨレベルからＬレベルに変化したとする。
出力トランジスタ４０ｂはこの変化に伴い、非導通状態
から導通状態に変化する。その結果、前段の半導体集積
回路装置の電源電位ノードから出力トランジスタ４０ｂ
を介して入力端子１に電流が流れるため、入力端子１に
現れる電位は上昇する。入力端子に現れる電位が上昇す
ると、制御部３０ｃの第１のインバータ７ａのの入力ノ
ードの電位が高レベルとなるため、第１のインバータ７
ａの出力ノードには論理レベルＬが現れ、第２のインバ
ータ７ｂの出力ノードには論理レベルＨが現れる。この
とき、第２のトランジスタ１８ａのゲート電極には論理
レベルＬが印加されるため、ゲート／ソース間電圧ＶGS
は第２のトランジスタ１８ａのしきい値を越えるので、
第２のトランジスタ１８ａは導通状態となる。一方、第
３のトランジスタ１８ｂのゲート電極には論理レベルＨ
が印加されるため、第３のトランジスタ１８ｂは非導通
状態になる。従って、第１の電源電位ノード２から第２
のトランジスタ１８ａ，第１の抵抗素子５ａ，第１のト
ランジスタ１６ａを介して第２の電源電位ノード３に至
る電流パスが形成される。

【００３５】このとき、第１のトランジスタ１６ａに流
れる電流は第１の抵抗素子５ａの抵抗値および第２のト
ランジスタ１８ａのオン抵抗値に依存する。なお、第２
のトランジスタ１８ａのオン抵抗値は第１の抵抗素子５
ａの抵抗値に比し無視できるくらい十分に小さな値とし
ているため、結果として、第１のトランジスタ１６ａに
流れる電流は、第１の抵抗素子５ａの抵抗値に依存す
る。第１の抵抗素子５ａの抵抗値は大きな値としている
ため、第１のトランジスタ１６ａに流れる電流は小さな
値となる。その結果、第１のトランジスタ１６ａに流れ
る電流値に対するカレントミラー回路を構成しているプ
ルダウン用トランジスタ１６に流れる電流値の比は１対
ｎであるから、プルダウン用トランジスタ１６に流れる
電流値は第１のトランジスタ１６ａに流れる電流値のｎ
倍になる。このときのプルダウン用トランジスタ１６に
流れる電流値を説明の都合上、以下、第１の電流値と呼
ぶ。従って、前段の半導体集積回路装置の出力トランジ
スタ４０ｂが導通状態であり、入力端子１に論理レベル
Ｈが入力されている状態、つまり、図６における時刻ｔ
０から時刻ｔ１までの期間に、前段の半導体集積回路装
置の電源電位ノード２から出力トランジスタ４０ｂ，入
力端子１，プルダウン用トランジスタ１６を介して、第
２の電源電位ノード３に電流が流れる。しかるに、この
第１の電流値は、第１の抵抗素子５ａの抵抗値に依存
し、非常に小さい値にされているため、消費電流を極力
抑えられる。しかも、入力端子１に現れる電位は、内部
回路の入力バッファ回路７ｃのしきい値を越えた値に維
持されている。

【００３６】なお、出力トランジスタ４０ｂが非導通状
態から導通状態に変化した直後、つまり、出力トランジ
スタ４０ｂが導通状態になってから、制御部３０ｃの第
１のインバータ７ａの出力ノードに論理レベルＬが現れ
るまでの期間、プルダウン用トランジスタ１６に流れる
電流の値は、上記の第１の電流値より高い値（詳細につ
いては後記する。）で以下、説明の都合上、第２の電流
値と呼ぶ。しかし、前段の半導体集積回路装置の出力ト
ランジスタ４０ｂの駆動電流能力が第２の電流値に対し
て、十分大きいため、入力端子１における電位変化の高
速化に対して何等問題はない。

【００３７】次に、図６に示すように、時刻ｔ１におい
て、前段の半導体集積回路装置の出力トランジスタ４０
ｂの入力信号が図６（ａ）に示すように、Ｌレベルから
Ｈレベルに変化した場合について説明する。上記出力ト
ランジスタ４０ｂはこの変化に伴い、導通状態から非導
通状態に変化する。つまり、入力端子１側から見た前段
の半導体集積回路装置の出力端子は高インピーダンス状
態になる。従って、入力端子１に現れる電位は、入力端
子１からプルダウン用トランジスタ１６を介して第２の
電源電位ノード３に電流が流れるため下降する。換言す
れば、入力端子１における寄生容量に蓄積された電荷が
プルダウン用トランジスタ１６を介して第１の電源電位
ノード２へ放電されるため、入力端子１に現れる電位が
下降する。なお、このときの、プルダウン用トランジス
タ１６を介して第２の電源電位ノード３へ流れる電流
は、上記の第１の抵抗素子５ａの抵抗値に依存した第１
の電流値である。入力端子１に現れる電位が下降し、図
６に示すように、時刻ｔ２において、入力端子１に現れ
る電位が制御部３０ｃのインバータ７ａのしきい値（図
６（ｂ）にＶ２として示す。）以下になると、第１のイ
ンバータ７ａの出力ノードに現れる電位は、論理レベル
Ｌから論理レベルＨに変化し、第２のインバータ７ｂの
出力ノードに現れる電位は、論理レベルＨから論理レベ
ルＬに変化する。このとき、第２のトランジスタ１８ａ
のゲート電極には論理レベルＨが印加されるため、第２
のトランジスタ１８ａは非導通状態になる。一方、第３
のトランジスタ１８ｂのゲート電極には論理レベルＬが
印加されるため、ゲート／ソース間電圧ＶGSは第３のト
ランジスタ１８ｂのしきい値を越えるので第３のトラン
ジスタ１８ｂは導通状態になる。従って、第１の電源電
位ノード２から第３のトランジスタ１８ｂ，第２の抵抗
素子５ｂ，第１のトランジスタ１６ａを介して、第２の
電源電位ノード３に至る電流パスが形成される。

【００３８】このとき、第１のトランジスタ１６ａに流
れる電流は第２の抵抗素子５ｂの抵抗値および第３のト
ランジスタ１８ｂのオン抵抗値に依存する。なお、第３
のトランジスタ１８ｂのオン抵抗値は第２の抵抗素子５
ｂの抵抗値に比し無視できるくらい十分に小さな値とし
ているため、結果として、第１のトランジスタ１６ａに
流れる電流は、第２の抵抗素子５ｂの抵抗値に依存す
る。第２の抵抗素子５ｂの抵抗値は、第１の抵抗素子５
ａの抵抗値より小さな値としているため、第１のトラン
ジスタ１６ａに流れる電流は大きな値となる。その結
果、第１のトランジスタ１６ａ流れる電流値に対するカ
レントミラー回路を構成しているプルダウン用トランジ
スタ１６に流れる電流値の比は１対ｎであるからプルダ
ウン用トランジスタ１６に流れる電流値は第１のトラン
ジスタ１６ａに流れる電流値のｎ倍になる。このときの
プルダウン用トランジスタ１６に流れる電流値は第２の
電流値である。

【００３９】従って、入力端子１からプルダウン用トラ
ンジスタ１６を介してに第２の電源電位ノード３へ第１
の電流値より高い第２の電流値からなる電流が流れるた
め、図６（ｂ）に示すように、入力端子１に現れる電位
は、時刻ｔ２以降急激に下降する。その結果、内部回路
２０の入力バッファ回路７ｃの入力ノードの電位は、速
やかに（図６の時刻ｔ３）、入力バッファ回路７ｃのし
きい値（図６（ｂ）にＶ１として示す。）以下になり、
入力バッファ回路７ｃの出力は図６（ｃ）に示すよう
に、論理レベルＨから論理レベルＬに変化する。入力端
子１に現れる電位が第２の電源電位ノード３に印加され
る電位と同じ値（接地電位）にとなると、プルダウン用
トランジスタ１６は、第２の電流値を流せうる状態であ
るものの、実質的に非導通状態であり、前段の半導体集
積回路装置の消費電流の増加を来さない。

【００４０】入力バッファ回路７ｃのしきい値は、一般
に、ノイズマージンを確保するため、入力端子に現れる
論理レベルＨと論理レベルＬの電位差の略１／２、具体
的には電源電位ノード２に印加される電位の略１／２の
電位にされている。しかるに、この実施の形態３にあっ
ては、入力バッファ回路７ｃのしきい値より高いしきい
値をもつ第１のインバータ７ａを有する制御部３０ｃに
よって、プルダウン用トランジスタ６に流れうる電流値
を、入力端子１に現れる電位が入力バッファ回路７ｃの
しきい値より高い第１のインバータ７ａのしきい値以下
になると、高い電流値となすため、入力端子１に現れる
電位が速やかに入力バッファ回路７ｃのしきい値以下に
なる。従って、入力バッファ回路７ｃの出力における立
下がり時間、つまり、前段の半導体集積回路装置の出力
トランジスタ４０ｂの入力が図２（ａ）に示すように、
論理レベルＨレベルから論理レベルＬに変化してから、
内部回路２０の入力バッファ回路７ｃの出力が論理レベ
ルＨから論理レベルＬに変化する時間の高速化（動作速
度の高速化）が図れる。

【００４１】以上のように構成された半導体集積回路装
置にあっては、前段の半導体集積回路装置の出力トラン
ジスタ４０ｂの入力が論理レベルＬのとき、この出力ト
ランジスタ４０ｂ，入力端子１およびプルダウン用トラ
ンジスタ１６を介して第２の電源電位ノード３へ流れる
電流が小さな値（第１の電流値）であるため、前段の半
導体集積回路装置の消費電流の低減化が図れるととも
に、上記出力トランジスタ４０ｂの入力が論理レベルＬ
から論理レベルＨに変化するとき、入力端子１に現れる
電位が入力バッファ回路７ｃのしきい値より高い時点
で、第１の電流値より高い第２の電流値からなる電流
が、入力端子１からプルダウン用トランジスタ１６を介
して引き抜かれるため、内部回路２０を構成する入力バ
ッファ回路７ｃの動作速度の高速化を図れるという効果
を有する。また、以上のように、プルダウン用トランジ
スタおよび第一のトランジスタをｎチャネルＭＯＳトラ
ンジスタで、第二および第三のトランジスタがｐチャネ
ルＭＯＳトランジスタを用いて構成したことにより、上
記の効果が内部回路がＭＯＳトランジスタで構成されて
いる場合、その低消費電力化と動作速度の高速化に寄与
する度合いが高い。

【００４２】実施の形態４．図７はこの発明の半導体集
積回路装置の実施の形態４を示す回路図である。図７は
プルダウン回路を備えた半導体集積回路装置の他の構成
例を示すものである。図７に示した半導体集積回路装置
は、上記した実施の形態３における第１および第２の抵
抗素子５ａ，５ｂの代りに、それぞれ第２のトランジス
タ１８ｃおよび第３のトランジスタ１８ｄのオン抵抗値
を第１および第２の抵抗素子５ａ，５ｂの抵抗値になる
よう構成としたものであり、その他の点については実施
の形態３と同様である。なお、図７において、図５に示
した符号と同一符号は同一または相当部分を示す。すな
わち、第２および第３のトランジスタ１８ｃ，１８ｄの
ゲートサイズを調整して、第３のトランジスタ１８ｄの
オン抵抗値を第２のトランジスタ１８ｃのオン抵抗値よ
り低くしたものである。このように構成されたものにあ
っても、上記した実施の形態３と同様の動作をし、同様
の効果を有する。さらにチップ面積を削減することがで
きるという効果もある。

【００４３】

【発明の効果】以上のように請求項１に係わる発明の半
導体集積回路装置によれば、入力信号を受ける入力端
子、この入力端子に入力ノードが接続され、上記入力端
子に現れる電位がしきい値未満であると第１の論理レベ
ル、上記しきい値以上であると第２の論理レベルとなる
２値の信号を出力する入力バッファ回路を有する内部回
路、上記入力端子と電源電位ノードとの間に接続される
プルアップ用トランジスタ、上記入力端子に現れる電位
が上記入力バッファ回路のしきい値より低い電位である
所定電位未満であると、上記プルアップ用トランジスタ
を第１の電流値からなる電流が流れうる状態とし、上記
所定電位以上であると上記プルアップ用トランジスタを
上記第１の電流値より高い第２の電流値からなる電流が
流れうる状態とする制御部を備えたので、上記入力端子
に現れる電位が、上記入力バッファ回路のしきい値より
低い電位である所定電位未満であるとき、上記第１の電
流値を低い電流値に抑えて消費電流を削減し、上記所定
電位以上に変化するとき、上記第１の電流値より高い第
２の電流値からなる電流を流して上記入力バッファ回路
の立上り時間を短くし上記内部回路の動作速度を高速化
した半導体集積回路装置を得ることができる。

【００４４】また、請求項２に係わる発明の半導体集積
回路装置によれば、請求項１記載の半導体集積回路装置
の制御部が、上記入力端子に入力ノードが接続され、上
記所定電位からなるしきい値を有する第１のインバータ
と、この第１のインバータの出力ノードに接続される第
２のインバータと、上記プルアップ用トランジスタが接
続される電源電位ノードである第１の電源電位ノードに
一方の主電極が接続され、制御電極が他方の主電極に接
続されるとともに上記プルアップ用トランジスタの制御
電極に接続され、上記プルアップ用トランジスタとカレ
ントミラー回路を構成する第１のトランジスタと、この
第１のトランジスタの他方の主電極に一端が接続される
第１の抵抗素子と、この第１の抵抗素子の他端と上記第
１の電源電位ノードより低い電位が印加される第２の電
源電位ノードとの間に接続され、制御電極が上記第１の
インバータの出力ノードに接続される第２のトランジス
タと、上記第２のトランジスタの他方の主電極に一端が
接続され、抵抗値が上記第１の抵抗素子より低い第２の
抵抗素子と、上記第２の抵抗素子の他端と上記第２の電
源電位ノードとの間に接続され、制御電極が上記第２の
インバータの出力ノード接続される第３のトランジスタ
と、を備えたので、上記入力端子に現れる電位が、内部
回路の入力バッファ回路のしきい値より低い電位である
所定電位未満であるとき、上記第１の抵抗素子により上
記第１の電流値を低い電流値に抑えて消費電流を削減
し、上記所定電位以上に変化するとき、上記第２の抵抗
素子により上記第１の電流値より高い第２の電流値から
なる電流を流して上記入力バッファ回路の立上り時間を
短くし上記内部回路の動作速度を高速化した半導体集積
回路装置を得ることができる。

【００４５】また、請求項３に係わる発明の半導体集積
回路装置によれば、請求項１記載の半導体集積回路装置
の制御部が、入力端子に入力ノードが接続され、所定電
位からなるしきい値を有する第１のインバータと、この
第１のインバータの出力ノードに入力ノードが接続され
る第２のインバータと、プルアップ用トランジスタが接
続される電源電位ノードである第１の電源電位ノードに
一方の主電極が接続され、制御電極が他方の主電極に接
続されるとともに、上記プルアップ用トランジスタの制
御電極に接続され、上記プルアップ用トランジスタとカ
レントミラー回路を構成する第１のトランジスタと、こ
の第１のトランジスタの他方の主電極と上記る第１の電
源電位ノードより低い電位が印加される第２の電源電位
ノードとの間に接続され、制御電極が上記第１のインバ
ータの出力ノードに接続される第２のトランジスタと、
上記第１のトランジスタの他方の主電極と上記第２の電
源電位ノードとの間に接続され、制御電極が上記第２の
インバータの出力ノードに接続され、オン抵抗値が上記
第２のトランジスタのオン抵抗値より低い第３のトラン
ジスタと、を備えたので、上記入力端子に現れる電位
が、上記入力バッファ回路のしきい値より低い電位であ
る所定電位未満であるとき、上記第２のトランジスタの
ゲートサイズにより上記第１の電流値を低い電流値に抑
えて消費電流を削減し、上記所定電位以上に変化すると
き、上記第３のトランジスタのゲートサイズにより上記
第１の電流値より高い第２の電流値からなる電流を流し
て上記入力バッファ回路の立上り時間を短くし上記内部
回路の動作速度を高速化した半導体集積回路装置を得る
ことができる。

【００４６】また、請求項４に係わる発明の半導体集積
回路装置によれば、請求項１もしくは請求項２記載の半
導体集積回路装置のプルアップ用トランジスタおよび第
１のトランジスタがｐチャネルＭＯＳトランジスタであ
り、第２および第３のトランジスタがｎチャネルＭＯＳ
トランジスタであることにより、内部回路がＭＯＳトラ
ンジスタで構成されている場合、その低消費電力化と動
作速度の高速化に寄与する度合いが高い半導体集積回路
装置を得ることができる。

【００４７】また、請求項５に係わる発明の半導体集積
回路装置によれば、入力信号を受ける入力端子、この入
力端子に入力ノードが接続され、上記入力端子に現れる
電位がしきい値未満であると第１の論理レベル、上記し
きい値以上であると第２の論理レベルとなる２値の信号
を出力する入力バッファ回路を有する内部回路、上記入
力端子と電源電位ノードとの間に接続されるプルダウン
用トランジスタ、上記入力端子に現れる電位が上記入力
バッファ回路のしきい値より高い電位である所定電位を
越えていると、上記プルダウン用トランジスタを第１の
電流値からなる電流が流れうる状態とし、上記所定電位
以下であると上記プルダウン用トランジスタを上記第１
の電流値より高い第２の電流値からなる電流が流れうる
状態とする制御部を備えたので、上記入力端子に現れる
電位が上記入力バッファ回路のしきい値より高い電位で
ある所定電位を越えていると、上記第１の電流値を低い
電流値に抑えて消費電流を削減し、上記所定電位以下で
あると、上記第１の電流値より高い第２の電流値からな
る電流を流して上記入力バッファ回路の立上り時間を短
くし上記内部回路の動作速度を高速化した半導体集積回
路装置を得ることができる。

【００４８】また、請求項６に係わる発明の半導体集積
回路装置によれば、請求項５記載の半導体集積回路装置
の制御部が、入力端子に入力ノードが接続され、所定電
位からなるしきい値を有する第１のインバータと、この
第１のインバータの出力ノードに入力ノードが接続され
る第２のインバータと、プルアップ用トランジスタが接
続される電源電位ノードである第１の電源電位ノードに
一方の主電極が接続され、制御電極が他方の主電極に接
続されるとともに上記プルアップ用トランジスタの制御
電極に接続され、上記プルアップ用トランジスタとカレ
ントミラー回路を構成する第１のトランジスタと、この
第１のトランジスタの他方の主電極に一端が接続される
第１の抵抗素子と、この第１の抵抗素子の他端と上記第
１の電源電位ノードより低い電位が印加される第２の電
源電位ノードとの間に接続され、制御電極が上記第１の
インバータの出力ノードに接続される第２のトランジス
タと、上記第２のトランジスタの他方の主電極に一端が
接続され、抵抗値が上記第１の抵抗素子より低い第２の
抵抗素子と、上記第２の抵抗素子の他端と上記第２の電
源電位ノードとの間に接続され、制御電極が上記第２の
インバータの出力ノード接続される第３のトランジスタ
と、を備えたので、上記入力端子に現れる電位が上記入
力バッファ回路のしきい値より高い電位である所定電位
を越えていると、第１の抵抗素子により上記第１の電流
値を低い電流値に抑えて消費電流を削減し、上記所定電
位以下であると、第２の抵抗素子により上記第１の電流
値より高い第２の電流値からなる電流を流して上記入力
バッファ回路の立上り時間を短くし上記内部回路の動作
速度を高速化した半導体集積回路装置を得ることができ
る。

【００４９】また、請求項７に係わる発明の半導体集積
回路装置によれば、請求項５記載の半導体集積回路装置
の制御部が、入力端子に入力ノードが接続され、所定電
位からなるしきい値を有する第１のインバータと、この
第１のインバータの出力ノードに入力ノードが接続され
る第２のインバータと、プルダウン用トランジスタが接
続される電源電位ノードである第２の電源電位ノードに
一方の主電極が接続され、制御電極が他方の主電極に接
続されるとともに上記プルダウン用トランジスタの制御
電極に接続され、上記プルダウン用トランジスタとカレ
ントミラー回路を構成する第１のトランジスタと、この
第１のトランジスタの他方の主電極と上記第２の電源電
位ノードより高い電位が印加される第１の電源電位ノー
ドとの間に接続され、制御電極が上記第１のインバータ
の出力ノードに接続される第２のトランジスタと、上記
第１のトランジスタの他方の主電極と上記第１の電源電
位ノードとの間に接続され、制御電極が上記第２のイン
バータの出力ノード接続され、オン抵抗値が上記第２の
トランジスタのオン抵抗値より低い第３のトランジスタ
と、を備えたので、上記入力端子に現れる電位が上記入
力バッファ回路のしきい値より高い電位である所定電位
を越えていると、上記第２のトランジスタのゲートサイ
ズにより上記第１の電流値を低い電流値に抑えて消費電
流を削減し、上記所定電位以下であると、上記第３のト
ランジスタのゲートサイズにより上記第１の電流値より
高い第２の電流値からなる電流を流して上記入力バッフ
ァ回路の立上り時間を短くし上記内部回路の動作速度を
高速化した半導体集積回路装置を得ることができる。

【００５０】また、請求項８に係わる発明の半導体集積
回路装置によれば、請求項６もしくは請求項７記載の半
導体集積回路装置のプルダウン用トランジスタおよび第
１のトランジスタがｎチャネルＭＯＳトランジスタであ
り、第２および第３のトランジスタがｐチャネルＭＯＳ
トランジスタであることにより、内部回路がＭＯＳトラ
ンジスタで構成されている場合、その低消費電力化と動
作速度の高速化に寄与する度合いが高い半導体集積回路
装置を得ることができる。

【図面の簡単な説明】

【図１】 この発明の半導体集積回路装置の実施の形態
１を示す回路図である。

【図２】 図１に示した回路の主要部における信号波形
を示す波形図である。

【図３】 図１，図５に示した制御部のインバータの回
路図例である。

【図４】 この発明の半導体集積回路装置の実施の形態
２を示す回路図である。

【図５】 この発明の半導体集積回路装置の実施の形態
３を示す回路図である。

【図６】 図５に示した回路の主要部における信号波形
を示す波形図である。

【図７】 この発明の半導体集積回路装置の実施の形態
４を示す回路図である。

【図８】 従来のプルアップ回路を示す回路図である。

【図９】 従来の他のプルアップ回路を示す回路図であ
る。

【符号の説明】

１ 入力端子（内部回路の入力ノード）、２ 第１の電
源電位ノード、３第２の電源電位ノード、５ａ，５ｂ
抵抗素子、６ プルアップ用トランジスタ、６ａ 第１
のトランジスタ、７ａ 第１のインバータ、７ｂ 第２
のインバータ、７ｃ 内部回路の入力バッファ回路、８
ａ 第２のトランジスタ、８ｂ 第３のトランジスタ、
８ｃ 第２のトランジスタ、８ｄ 第３のトランジス
タ、１６ プルダウン用ＭＯＳトランジスタ、１６ａ
第１のトランジスタ、１８ａ第２のトランジスタ、１８
ｂ 第３のトランジスタ、１８ｃ 第２のトランジス
タ、１８ｄ 第３のトランジスタ、２０ 内部回路、３
０ａ，３０ｂ，３０ｃ，３０ｄ プルダウン用トランジ
スタの制御部、４０ａ，４０ｂ 前段の半導体集積回路
装置の出力トランジスタ、４１ａ，４１ｂ 前段の半導
体集積回路装置の出力トランジスタの出力ノード

Claims (8)

【特許請求の範囲】
1. 【請求項１】 入力信号を受ける入力端子、 この入力端子に入力ノードが接続され、上記入力端子に
   現れる電位がしきい値未満であると第一の論理レベル、
   上記しきい値以上であると第二の論理レベルとなる２値
   の信号を出力する入力バッファ回路を有する内部回路、 上記入力端子と電源電位ノードとの間に接続されるプル
   アップ用トランジスタ、 上記入力端子に現れる電位が上記入力バッファ回路のし
   きい値より低い電位である所定電位未満であると、上記
   プルアップ用トランジスタを第一の電流値からなる電流
   が流れうる状態とし、上記所定電位以上であると上記プ
   ルアップ用トランジスタを上記第一の電流値より高い第
   二の電流値からなる電流が流れうる状態とする制御部を
   備えたことを特徴とする半導体集積回路装置。
2. 【請求項２】 制御部は、 入力端子に入力ノードが接続され、所定電位からなるし
   きい値を有する第一のインバータと、この第一のインバ
   ータの出力ノードに入力ノードが接続される第二のイン
   バータと、 プルアップ用トランジスタが接続される電源電位ノード
   である第一の電源電位ノードに一方の主電極が接続さ
   れ、制御電極が他方の主電極に接続されるとともに上記
   プルアップ用トランジスタの制御電極に接続され、上記
   プルアップ用トランジスタとカレントミラー回路を構成
   する第一のトランジスタと、 この第一のトランジスタの他方の主電極に一端が接続さ
   れる第一の抵抗素子と、この第一の抵抗素子の他端と上
   記第一の電源電位ノードより低い電位が印加される第二
   の電源電位ノードとの間に接続され、制御電極が上記第
   一のインバータの出力ノードに接続される第二のトラン
   ジスタと、 上記第二のトランジスタの他方の主電極に一端が接続さ
   れ、抵抗値が上記第一の抵抗素子より低い第二の抵抗素
   子と、 上記第二の抵抗素子の他端と上記第二の電源電位ノード
   との間に接続され、制御電極が上記第二のインバータの
   出力ノード接続される第三のトランジスタと、を備えて
   いることを特徴とする請求項１記載の半導体集積回路装
   置。
3. 【請求項３】 制御部は、 入力端子に入力ノードが接続され、所定電位からなるし
   きい値を有する第一のインバータと、この第一のインバ
   ータの出力ノードに入力ノードが接続される第二のイン
   バータと、 プルアップ用トランジスタが接続される電源電位ノード
   である第一の電源電位ノードに一方の主電極が接続さ
   れ、制御電極が他方の主電極に接続されるとともに、上
   記プルアップ用トランジスタの制御電極に接続され、上
   記プルアップ用トランジスタとカレントミラー回路を構
   成する第一のトランジスタと、 この第一のトランジスタの他方の主電極と上記る第一の
   電源電位ノードより低い電位が印加される第二の電源電
   位ノードとの間に接続され、制御電極が上記第一のイン
   バータの出力ノードに接続される第二のトランジスタ
   と、 上記第一のトランジスタの他方の主電極と上記第二の電
   源電位ノードとの間に接続され、制御電極が上記第二の
   インバータの出力ノードに接続され、オン抵抗値が上記
   第二のトランジスタのオン抵抗値より低い第三のトラン
   ジスタと、を備えていることを特徴とする請求項１記載
   の半導体集積回路装置。
4. 【請求項４】 プルアップ用トランジスタおよび第一の
   トランジスタがｐチャネルＭＯＳトランジスタであり、
   第二および第三のトランジスタがｎチャネルＭＯＳトラ
   ンジスタであることを特徴とする請求項１または請求項
   ２記載の半導体集積回路装置。
5. 【請求項５】 入力信号を受ける入力端子、 この入力端子に入力ノードが接続され、上記入力端子に
   現れる電位がしきい値未満であると第一の論理レベル、
   上記しきい値以上であると第二の論理レベルとなる２値
   の信号を出力する入力バッファ回路を有する内部回路、 上記入力端子と電源電位ノードとの間に接続されるプル
   ダウン用トランジスタ、 上記入力端子に現れる電位が上記入力バッファ回路のし
   きい値より高い電位である所定電位を越えていると、上
   記プルダウン用トランジスタを第一の電流値からなる電
   流が流れうる状態とし、上記所定電位以下であると上記
   プルダウン用トランジスタを上記第一の電流値より高い
   第二の電流値からなる電流が流れうる状態とする制御部
   を備えたことを特徴とする半導体集積回路装置。
6. 【請求項６】 制御部は、 入力端子に入力ノードが接続され、所定電位からなるし
   きい値を有する第一のインバータと、この第一のインバ
   ータの出力ノードに入力ノードが接続される第二のイン
   バータと、 プルダウン用トランジスタが接続される電源電位ノード
   である第二の電源電位ノードに一方の主電極が接続さ
   れ、制御電極が他方の主電極に接続されるとともに上記
   プルダウン用トランジスタの制御電極に接続され、上記
   プルダウン用トランジスタとカレントミラー回路を構成
   する第一のトランジスタと、 この第一のトランジスタの他方の主電極に一端が接続さ
   れる第一の抵抗素子と、この第一の抵抗素子の他端と上
   記第一の電源電位ノードより低い電位が印加される第二
   の電源電位ノードとの間に接続され、制御電極が上記第
   一のインバータの出力ノードに接続される第二のトラン
   ジスタと、 上記第二のトランジスタの他方の主電極に一端が接続さ
   れ、抵抗値が上記第一の抵抗素子より低い第二の抵抗素
   子と、 上記第二の抵抗素子の他端と上記第一の電源電位ノード
   との間に接続され、制御電極が上記第二のインバータの
   出力ノード接続される第三のトランジスタと、を備えて
   いることを特徴とする請求項５記載の半導体集積回路装
   置。
7. 【請求項７】 制御部は、 入力端子に入力ノードが接続され、所定電位からなるし
   きい値を有する第一のインバータと、この第一のインバ
   ータの出力ノードに入力ノードが接続される第二のイン
   バータと、 プルダウン用トランジスタが接続される電源電位ノード
   である第二の電源電位ノードに一方の主電極が接続さ
   れ、制御電極が他方の主電極に接続されるとともに上記
   プルダウン用トランジスタの制御電極に接続され、上記
   プルダウン用トランジスタとカレントミラー回路を構成
   する第一のトランジスタと、 この第一のトランジスタの他方の主電極と上記第二の電
   源電位ノードより高い電位が印加される第一の電源電位
   ノードとの間に接続され、制御電極が上記第一のインバ
   ータの出力ノードに接続される第二のトランジスタと、 上記第一のトランジスタの他方の主電極と上記第一の電
   源電位ノードとの間に接続され、制御電極が上記第二の
   インバータの出力ノード接続され、オン抵抗値が上記第
   二のトランジスタのオン抵抗値より低い第三のトランジ
   スタと、を備えていることを特徴とする請求項５記載の
   半導体集積回路装置。
8. 【請求項８】 プルダウン用トランジスタおよび第一の
   トランジスタがｎチャネルＭＯＳトランジスタであり、
   第二および第三のトランジスタがｐチャネルＭＯＳトラ
   ンジスタであることを特徴とする請求項６または請求項
   ７記載の半導体集積回路装置。