WO2008069129A1

WO2008069129A1 - 駆動回路及びこれを用いた半導体装置

Info

Publication number: WO2008069129A1
Application number: PCT/JP2007/073181
Authority: WO
Inventors: Daiki Yanagishima
Original assignee: Rohm Co., Ltd.
Priority date: 2006-12-06
Filing date: 2007-11-30
Publication date: 2008-06-12
Also published as: US20090033405A1; CN101401307A; JP2008147755A; US7759985B2; CN101401307B; JP4901445B2

Abstract

　本発明に係る駆動回路は、昇圧電圧ＶＣＰの印加端と接地端との間に直列接続された一対のスイッチ素子（Ｐ１、Ｎ１）と、両スイッチ素子の接続ノードＡと出力端Ｔ２との間に接続されたクランプ素子ＺＤ１と、を有して成り、接続ノードＡから引き出される電圧信号に基づいて、電源電圧ＶＣＣの印加端と出力端Ｔ２との間に接続されたＮチャネル型の出力トランジスタＱ１を駆動する駆動回路であって、接続ノードＡと昇圧電圧ＶＣＰの印加端及び接地端とを結ぶ電流経路の少なくとも一方に、抵抗と容量を並列接続して成る電流制限部（ＩＬ１、ＩＬ２）を挿入して成る構成とされている。

Description

明細書

駆動回路及びこれを用いた半導体装置

技術分野

[0001] 本発明は、 Nチャネル型の出力トランジスタを駆動する駆動回路、及び、これを用いた半導体装置に関するものである。

背景技術

[0002] 出力トランジスタを駆動する駆動回路に関連する従来技術の一例として、特許文献

1には、低電圧振幅の入力信号から生成した高電圧振幅の出力信号を次段の高電圧動作手段に付与する高電圧駆動回路であって、図 3に示す通り、 2つの電源電圧線 VDD 'GND間に直列接続された相補型の第 1及び第 2の高耐圧トランジスタ Ml 、 M2から構成され、第 2の高耐圧トランジスタ M2の制御電極が入力端子 Viに接続され、第 1及び第 2の高耐圧トランジスタ Ml、 M2の接続点が出力端子 Voに接続されて!/、る高耐圧トランジスタ対と、前記高耐圧トランジスタ対の制御電極間に接続されたキャパシタ Cと、第 1の高耐圧トランジスタ Mlが接続された電源電圧線 VDDと当該第 1の高耐圧トランジスタ Mlの制御電極との間に接続され、当該制御電極の電位をクリップする電圧制限手段（トランジスタ M3、 M4)と、を有する高電圧駆動回路が開示 '提案されている。

特許文献 1 :特開平 11 68534号公報

発明の開示

発明が解決しょうとする課題

[0003] 確かに、上記従来の高電圧駆動回路であれば、高速スイッチングと消費電力低減の両立を図ることが可能である。

[0004] しかしながら、上記の従来技術は、あくまで、上側 (VDD側）の高耐圧トランジスタ

Mlとして、 Pチャネル型電界効果トランジスタを用いる構成を前提とした技術であり、

Nチャネル型の出力トランジスタを駆動する駆動回路について、これを適用することはできなかった。

[0005] 本発明は、上記の問題点に鑑み、 Nチャネル型の出力トランジスタを駆動するに際して高速スイッチングと消費電力低減の両立を実現することが可能な駆動装置、及び、これを用いた半導体装置を提供することを目的とする。

課題を解決するための手段

[0006] 上記目的を達成するために、本発明に係る駆動回路は、電源電圧よりも高い昇圧電圧の印加端と接地端との間に直列接続された一対のスィッチ素子と、両スィッチ素子の接続ノードと出力端との間に接続されたクランプ素子と、を有して成り、両スイツチ素子の接続ノードから引き出される電圧信号に基づいて、電源電圧の印加端と前記出力端との間に接続された Nチャネル型の出力トランジスタを駆動する駆動回路であって、前記両スイッチ素子の接続ノードと前記昇圧電圧の印加端及び前記接地端とを結ぶ電流経路の少なくとも一方に、抵抗と容量を並列接続して成る電流制限部を揷入して成る構成（第 1の構成）とされてレ、る。

[0007] なお、上記第 1の構成から成る駆動回路において、前記クランプ素子は、ツエナダィオードである構成（第 2の構成）にするとよ!/、。

[0008] また、上記第 2の構成から成る駆動回路にて、前記一対のスィッチ素子は、ソースが前記昇圧電圧の印加端に接続された第 1の Pチャネル型電界効果トランジスタ、並びに、ソースが前記接地端に接続され、ドレインが第 1の Pチャネル型電界効果トランジスタのドレインに接続された第 1の Nチャネル型電界効果トランジスタである構成（第 3の構成）にするとよい。

[0009] また、上記第 3の構成から成る駆動回路は、ソースが前記昇圧電圧の印加端に接続された第 2の Pチャネル型電界効果トランジスタと；ソースが前記出力端に接続され、ドレインが第 2の Pチャネル型電界効果トランジスタのドレインに接続され、ゲートが第 1の Pチャネル型電界効果トランジスタと第 1の Nチャネル型電界効果トランジスタとの接続ノードに接続された第 2の Nチャネル型電界効果トランジスタと；を有して成り、前記出力トランジスタのゲート信号として、第 2の Pチャネル型電界効果トランジスタと第 2の Nチャネル型電界効果トランジスタの接続ノードから引き出される電圧信号を出力する構成 (第 4の構成）にするとよレ、。

[0010] また、本発明に係る半導体装置は、上記第 1〜第 4いずれかの構成から成る駆動回路を集積化して成る構成（第 5の構成）とされて!/、る。発明の効果

[0011] 本発明に係る駆動回路であれば、 Nチャネル型の出力トランジスタを駆動するに際して高速スイッチングと消費電力低減の両立を実現することが可能となる。

図面の簡単な説明

[0012] [図 1]は、本発明に係る駆動装置の一実施形態を示す回路図である。

[図 2A]は、制御信号 S l、 S2に対するスィッチ電圧 VSWの応答挙動（Cl、 C2なし）を示すタイミングチャートである。

[図 2B]は、制御信号 S l、 S2に対するスィッチ電圧 VSWの応答挙動（Cl、 C2あり）を示すタイミングチャートである。

[図 3]は、高電圧駆動回路の一従来例を示す回路図である。

符号の説明

[0013] IC1 半導体装置

P1、P2 Pチャネル型電界効果トランジスタ

N1、N2 Nチャネル型電界効果トランジスタ

ZD1、 ZD2 ツエナダイオード（クランプ素子）

IL1、IL2 電流制限部

R1、R2 抵抗

C1、 C2 容量

T1 外部端子（上側ゲート制御端子）

T2 外部端子（出力端子）

T3 外部端子（下側ゲート制御端子）

Ql Nチャネル型電界効果トランジスタ（上側出力トランジスタ） Q2 Nチャネル型電界効果トランジスタ（下側出力トランジスタ） VCC 電源電圧

VCP 昇圧電圧

発明を実施するための最良の形態

[0014] 図 1は、本発明に係る駆動装置の一実施形態を示す回路図である。 [0015] 半導体装置 IC1は、本発明に係る駆動回路を集積化して成り、外部端子 T1〜T3 に接続された Νチャネル型電界効果トランジスタ Ql、 Q2 (上側出力トランジスタ及び下側出力トランジスタ）を相補的にスイッチング駆動する手段である。

[0016] なお、本明細書中で用いている「相補的」という文言は、トランジスタ Ql、 Q2のオン /オフが完全に逆転している場合のほか、貫通電流防止の観点からトランジスタ Q1 、 Q2のオン/オフ遷移タイミングに所定の遅延を与えて!/、る場合をも含むものとする

〇

[0017] 半導体装置 IC1には、本発明に係る駆動回路の構成要素として、 Pチャネル型電界効果トランジスタ Pl、 P2と、 Nチャネル型電界効果トランジスタ Nl、 N2と、ツエナダイオード ZD1、 ZD2 (クランプ素子）と、電流制限部 IL1、 IL2と、が集積化されている。なお、電流制限部 IL1は、抵抗 R1と容量 C1を並列接続して成り、電流制限部 IL 2は、抵抗 R2と容量 C2を並列接続して成る。

[0018] トランジスタ P1のソースは、電流制限部 IL1を介して、昇圧電圧 VCP (例えば、 40 [ V] )の印加端に接続されている。トランジスタ N1のソースは、電流制限部 IL2を介して、接地端に接続されている。トランジスタ Pl、 N1のドレインは、互いに接続されている。トランジスタ Pl、 N1のゲートは、いずれも、制御信号 S1の印加端に接続されている。

[0019] トランジスタ P2のソースは、昇圧電圧 VCPの印加端に接続されている。トランジスタ P2のドレインは、外部端子 T1に接続されている。トランジスタ P2のゲートは、制御信号 S2の印加端に接続されている。トランジスタ N2のドレインは、外部端子 T1に接続されている。トランジスタ N2のソースは、外部端子 T2に接続されている。トランジスタ N2のゲートは、トランジスタ Pl、 N1の接続ノード Aに接続されている。

[0020] ツエナダイオード ZD1の力ソードは、トランジスタ N2のゲートに接続されている。ツエナダイオード ZD1のアノードは、トランジスタ N2のソースに接続されている。ツエナダィオード ZD2の力ソードは、外部端子 T1に接続されている。ツエナダイオード ZD2のアノードは、外部端子 T2に接続されている。

[0021] なお、上記のツエナダイオード ZD1、 ZD2は、トランジスタ Ql、 N2のゲート'ソース間電圧を各々の耐圧（一般的に 15〜20 [V] )よりも低電圧（5〜10 [V]程度）にクラ [0022] 半導体装置 IClの外部にて、トランジスタ Q1のドレインは、電源電圧 VCC (例えば、 30 [V] )の印加端に接続されている。トランジスタ Q2のソースは、接地端に接続されている。トランジスタ Q1のソースとトランジスタ Q2のドレインは、互いに接続されており、その接続ノードは、スィッチ電圧 VSWの出力端として、負荷（不図示）に接続される一方、外部端子 T2にも接続されている。トランジスタ Q1のゲートは、外部端子 T 1に接続されている。すなわち、トランジスタ Q1のゲート信号としては、トランジスタ P2 、 N2の接続ノード Bから引き出される電圧信号が与えられている。トランジスタ Q2のゲートは、外部端子 T3を介して、制御信号 S2の印加端に接続されている。

[0023] 次に、上記構成から成る駆動回路の基本動作について、詳細な説明を行う。

[0024] 制御信号 S1がハイレベルに変遷されると、トランジスタ P1がオフとなり、トランジスタ N1がオンとなる。従って、接続ノード Aの電圧レベルがローレベルに立ち下がり、トランジスタ N2がオフとなる。一方、制御信号 S2がローレベルに変遷されると、トランジスタ P2力 Sオンとなる。従って、接続ノード Bの電圧レベルがハイレベルに立ち上がり、トランジスタ Q1がオンとなる。また、制御信号 S2のローレベル遷移に応じて、トランジスタ Q2はオフとなる。その結果、トランジスタ Ql、 Q2の接続ノードから引き出されるスィツチ電圧 VSWは、ハイレベルに立ち上がる。

[0025] 上記と逆に、制御信号 S 1がローレベルに変遷されると、トランジスタ P1がオンとなり、トランジスタ N1がオフとなる。従って、接続ノード Aの電圧レベルがハイレベルに立ち上がり、トランジスタ N2がオンとなる。一方、制御信号 S2がハイレベルに変遷されると、トランジスタ P2がオフとなる。従って、接続ノード Bの電圧レベルがローレベルに立ち下がり、トランジスタ Q1がオフとなる。また、制御信号 S2のハイレベル遷移に応じて、トランジスタ Q2はオンとなる。その結果、トランジスタ Ql、 Q2の接続ノードから引き出されるスィッチ電圧 VSWは、ローレベルに立ち下がる。

[0026] このように、本実施形態の駆動回路では、制御信号 Sl、 S2に応じて、トランジスタ Ql、 Q2が相補的にスイッチング駆動される。

[0027] 次に、電流制限部 IL1、 IL2の機能について、詳細な説明を行う。

[0028] 先述した通り、本実施形態の駆動回路では、トランジスタ Ql、 N2のゲートを保護する手段として、各ゲート'ソース間にクランプ素子としてのツエナダイオード ZD1、 ZD 2 が揷入されている。その結果、トランジスタ Ql、 N2のゲート'ソース間電圧を各々の耐圧以下に制限することができる反面、図中の経路 il、 i2を介して、電流が浪費されるという問題がある。

[0029] すなわち、トランジスタ Q1のオン時には、トランジスタ N2をオフとすべぐトランジスタ N1がオンされるので、トランジスタ Q1からツエナダイオード ZD1を介してトランジスタ N1に至る経路 ilで電流が浪費される。逆に、トランジスタ Q1のオフ時には、トランジスタ N2をオンとすべぐトランジスタ P1がオンされ、接続ノード Aの電圧レベルがハィレベル（昇圧電圧 VCPの近傍）とされるので、ツエナダイオード ZD1が降伏し、トランジスタ P1からツエナダイオード ZD1を介してトランジスタ Q2に至る経路 i2で電流が浪費される。

[0030] 特に、トランジスタ Ql、 Q2は高耐圧素子なので、僅かな電流の漏れが大きな電力ロスに繋がるほか、スイッチングレギユレータなどへの適用時には、出力電圧にも悪影響を及ぼすおそれがある。

[0031] そこで、本実施形態の駆動回路では、上記の経路 il、 i2上に、それぞれ電流制限部 IL1、 IL2が揷入されている。

[0032] なお、電流制限部 IL1、 IL2として、単純に抵抗 Rl、 R2を揷入した場合、その抵抗値を大きく設定するほど、トランジスタ N2のゲート'ソース間に付随する寄生容量の充放電に時間を要することになるので、トランジスタ N2の動作スピードが落ちて、制御信号 S l、 S2に対するスィッチ電圧 VSWの応答速度が低下してしまう（図 2Aを参照）。このように、電流制限能力と動作スピードとの間にはトレードオフの関係があるので、スィッチング動作の高速化を実現するためには、抵抗 Rl、 R2の抵抗値を大きく設定することができず、電流の浪費を十分に抑制することができなレ、おそれがある。

[0033] これに対して、本実施形態の駆動回路では、抵抗 Rl、 R2にそれぞれ容量 Cl、 C2 が並列接続されて成る。このように、容量 Cl、 C2を並列接続することにより、スィッチング時 (容量 Cl、 C2の充放電中）には、容量 Cl、 C2に電流が流れ、定常時 (容量 C 1、 C2の充放電後）には、抵抗 Rl、 R2に電流が流れる形となるので、スイッチング時と定常時の電流経路を分離することが可能となる。このような電流経路の分離作用により、抵抗 Rl、 R2の抵抗値を大きく設定しても、スイッチング時にはその影響が殆ど及ばないため、制御信号 S l、 S2に対するスィッチ電圧 VSWの応答速度の低下が生じに《なる（図 2Bを参照）。

[0034] 従って、本実施形態の駆動回路であれば、 Nチャネル型の出力トランジスタ Q1を駆動するに際して、高速スィッチングと消費電力低減の両立を実現することが可能となる。

[0035] なお、容量 Cl、 C2の容量値については、トランジスタ N2の寄生容量値や回路の時定数を考慮して、所望のスイッチングスピードが得られるように適宜設定すればよい。例えば、トランジスタ N2の寄生容量（l [pF]未満）を十分に充放電し得るだけの容量（5 [pF]程度）に設定すればよ!/、。

[0036] また、抵抗 Rl、 R2の抵抗値については、電流の浪費を十分抑制し得る抵抗値（10 0 [k Ω ]程度）に適宜設定すればよ!/、。

[0037] なお、上記の実施形態では、ハーフブリッジを駆動する駆動回路に本発明を適用した場合を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなぐフルブリッジを駆動する駆動回路に適用してもよいし、或いは、スィッチングレギユレータなどを構成する出力トランジスタ単体を駆動する駆動回路に適用することも可能である。

[0038] また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。

[0039] 例えば、上記の実施形態では、接続ノード Aから引き出される電圧信号によってトランジスタ N2を駆動し、トランジスタ P2、 N2から成るバッファ段を介して、接続ノード B 力引き出される電圧信号によってトランジスタ Q1を駆動する構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなぐ接続ノード Aから引き出される電圧信号によって直接トランジスタ Q1を駆動する構成としてもよいし、逆に、上記のバッファ段をさらに複数介在させる構成としてもよい。

[0040] また、上記の実施形態では、トランジスタ Ql、 Q2を半導体装置 IC1に外付けした構成を例に挙げて説明を行った力本発明の構成はこれに限定されるものではなぐトランジスタ Ql、 Q2を半導体装置 IC1に内蔵する構成としてもよい。なお、トランジスタ Qlの集積化に際しては、 Nチャネル型の方が Pチャネル型よりも素子面積を 1/3 程度に抑えることができるので有利である。

[0041] また、上記の実施形態では、電流制限部 IL1、 IL2をトランジスタ PIと昇圧電圧 VC Pの印加端との間、並びに、トランジスタ N1と接地端との間に各々揷入した構成を例に挙げて説明を行った力本発明の構成はこれに限定されるものではなぐ接続ノーしても構わない。また、電流制限部 IL1、 IL2の一方のみを揷入しても構わない。

[0042] 上記から分かるように、本発明の技術的範囲は、昇圧電圧 VCPの印加端と接地端との間に直列接続された一対のスィッチ素子（Pl、 N1)と、両スィッチ素子の接続ノード Aと出力端 T2との間に接続されたクランプ素子 ZD1と、を有して成り、接続ノード Aから引き出される電圧信号に基づいて、電源電圧 VCCの印加端と出力端 T2との間に接続された Nチャネル型の出力トランジスタ Q 1を駆動する駆動回路であって、接続ノード Aと昇圧電圧 VCPの印加端及び接地端とを結ぶ電流経路の少なくとも一方に、抵抗と容量を並列接続して成る電流制限部（IL1、 IL2)を揷入して成る駆動回路全般に及ぶものであると言える。

産業上の利用可能性

[0043] 本発明は、プリンタなど高電圧を使用する分野において、 Nチャネル型の出力トランジスタを駆動する駆動回路に利用可能なものであり、その高速スイッチングと消費電力低減の両立を実現する上で有用な技術である。

Claims

請求の範囲

[1] 電源電圧よりも高い昇圧電圧の印加端と接地端との間に直列接続された一対のスイッチ素子と、両スィッチ素子の接続ノードと出力端との間に接続されたクランプ素子と、を有して成り、両スィッチ素子の接続ノードから引き出される電圧信号に基づいて

、電源電圧の印加端と前記出力端との間に接続された Nチャネル型の出カトランジスタを駆動する駆動回路であって、前記両スィッチ素子の接続ノードと前記昇圧電圧の印加端及び前記接地端とを結ぶ電流経路の少なくとも一方に、抵抗と容量を並列接続して成る電流制限部を揷入して成ることを特徴とする駆動回路。

[2] 前記クランプ素子は、ツエナダイオードであることを特徴とする請求項 1に記載の駆動回路。

[3] 前記一対のスィッチ素子は、ソースが前記昇圧電圧の印加端に接続された第 1の P チャネル型電界効果トランジスタ、並びに、ソースが前記接地端に接続され、ドレインが第 1の Pチャネル型電界効果トランジスタのドレインに接続された第 1の Nチャネル型電界効果トランジスタであることを特徴とする請求項 2に記載の駆動回路。

[4] ソースが前記昇圧電圧の印加端に接続された第 2の Pチャネル型電界効果トランジスタと；ソースが前記出力端に接続され、ドレインが第 2の Pチャネル型電界効果トランジスタのドレインに接続され、ゲートが第 1の Pチャネル型電界効果トランジスタと第 1 の Nチャネル型電界効果トランジスタとの接続ノードに接続された第 2の Nチャネル型電界効果トランジスタと；を有して成り、前記出力トランジスタのゲート信号として、第 2 の Pチャネル型電界効果トランジスタと第 2の Nチャネル型電界効果トランジスタとの接続ノードから引き出される電圧信号を出力することを特徴とする請求項 3に記載の駆動回路。

[5] 請求項 1〜請求項 4のいずれかに記載の駆動回路を集積化して成ることを特徴とする半導体装置。