JP2001217697A - 半導体素子の駆動装置及びその制御方法 - Google Patents

Abstract

(57)【要約】 【課題】パワー半導体素子が電流を手段或いは導通する
際に生じるサージ電圧を抑制する駆動装置並びにその制
御方法を提供する。 【解決手段】主電流を通流或いは遮断するパワー半導体
素子の駆動装置において、制御電圧に応じて第１の抵抗
を変化させる第１の抵抗可変手段と、第１及び第２端子
間の電圧に応じて第２の抵抗を変化させる第２の抵抗可
変手段を備え、制御電源の電圧或いは第１及び第２端子
間の電圧のいずれか一方を第１の抵抗と第２の抵抗で分
圧すると共に、分圧された電圧を主電流の通流或いは遮
断時に制御ゲート端子に印加する。 【効果】本発明によれば、それぞれ制御電圧と入出力端
子間電圧に応じて変化する第１，第２の抵抗可変手段で
分圧したゲート電圧をパワー半導体素子に印加すること
で電流下降期間に生じるサージ電圧を安定に抑制低減で
きる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体素子の駆動装
置に係わり、特に半導体素子が電流を通流，遮断する過
渡時に発生する過電圧を抑制させる駆動装置とその制御
方法に関する。

【０００２】

【従来の技術】電気自動車等、電池を電源とする電力変
換システムでは、電池と負荷（モータ等）の間にインバ
ータなどの電力変換装置を備えており、電力変換装置に
使用するパワー半導体素子としては、電圧が低い場合は
パワーＭＯＳＦＥＴ、高い場合にはＩＧＢＴが用いられ
る。パワーＭＯＳＦＥＴやＩＧＢＴはいずれも電圧駆動
型素子であり、低損失化の要求から一層の低オン抵抗化
が望まれる。電圧駆動型のパワー半導体素子はそのオン
抵抗が素子の表面付近に形成されゲート電圧に応じて電
流を制限するチャネル部の抵抗と、素子のオフ時に空乏
層を形成する半導体基板部の抵抗の和で決まる。チャネ
ル部の抵抗は微細化で減少するが、基板部の抵抗は素子
の耐電圧で決まり、オフ時に素子に印加される電圧を低
減しない限り抵抗を下げることはできない。一方、電源
の電圧を下げてパワー半導体素子の電圧を低減しようと
しても、負荷への電力供給が一定であれば逆に素子に流
れる電流が増加する。この場合、大電流を高速に遮断す
る為、サージ電圧（或いはスパイク電圧と呼ぶ）が増大
する結果を招く。そこで、過渡的なサージ電圧をスナバ
回路やゲート駆動回路等の回路的な対策で抑制し、持続
的に印加される電源電圧は電源電圧を下げることで素子
の耐電圧を低減することが考えられる。

【０００３】素子がターンオン或いはターンオフする際
に発生するサージ電圧を抑制する回路手法の一例として
特開平６−２９１６３１号公報に開示される駆動回路が
ある。この回路は電圧駆動型パワー半導体素子の入力−
出力端子間の電圧を検出し、この検出値に応じてゲート
抵抗を変化させ、素子のゲート電圧が増加或いは減少す
る速度を遅くする。電圧駆動型のパワー半導体素子はゲ
ート電圧により通流可能な電流を制限する飽和特性を持
ち、ゲート電圧の増加或いは減少を抑制すれば電流のス
イッチング速度もまた緩和される。素子の各端子間には
寄生容量を有するが、特に入力端子とゲート端子間の帰
還容量は過渡時において、ゲート電流により充電或いは
放電の時間が制限される為、前述の従来技術はこの性質
を利用してスイッチング時の電圧変化（ｄＶ／ｄｔ）も
緩和している。このようにして電流変化（ｄｉ／ｄ
ｔ）、或いは電圧変化（ｄＶ／ｄｔ）が緩和されると、
ｄｉ／ｄｔ，ｄＶ／ｄｔが招くサージ電圧も低減する。
特開平６−２９１６３１号公報には入力−出力端子間の
電圧と共にゲート電圧を検出し、この検出結果に応じて
ゲート抵抗を変化させる手段も記載されている。本従来
技術に関連した論文が平成７年電気学会産業応用部門全
国大会論文誌Ｎo.８８「ＩＧＢＴ駆動用ソフトスイッチ
ングゲート駆動回路の検討」に記載されている。本論文
に記載された駆動回路は、ターンオフ時にまず、スイッ
チング素子の入力−出力端子間の電圧を検出し、ゲート
抵抗を小から大へと変化させる。続いてゲート電圧を検
出しゲート抵抗を大から小と変化させる。この駆動回路
によりスイッチング時のサージ電圧は抑制されたが、オ
ン及びオフ時に電圧と電流波形がオーバーラップする期
間が長くなり、従来のゲート駆動回路を使用した場合に
比べてスイッチング損失が大幅に増加することが報告さ
れている。

【０００４】

【発明が解決しようとする課題】前述の従来技術の問題
点を説明するため、電圧駆動型パワー半導体素子のター
ンオフ動作を次の４つの期間に分ける。尚、ここではモ
ータなど誘導性の負荷を対象にしている。 ゲート電圧放電期間；オフ信号の印加により抵抗を介
してゲート電流が流れ、ゲートに蓄積した電荷を放電す
る期間である。ゲート電圧はゲート容量と抵抗の積を時
定数とする指数関数に従って時間と共に減少する。この
期間中の入力−出力端子間の主電流及び電圧はオン時の
値を維持している。 電圧上昇期間；素子は飽和動作に入り、ゲート電流に
よって帰還容量が充電され、この充電程度に応じて入力
−出力端子間の電圧が増加する期間である。ゲート電流
は帰還容量の充電に使われる為、この期間中にゲート電
圧はほぼ一定の値となる。帰還容量は電圧依存性を持
ち、入力−出力端子間の電圧に応じて減少する為、入力
−出力端子間の電圧増加は途中から速くなる。 電流下降期間；入力−出力端子間の電圧が電源電圧に
到達した時点から主電流が減少を始める。主電流が減少
し始めてから完全にゼロになるまでの期間を電流下降期
間と呼ぶ。帰還容量充電期間の終了時点からゲート電圧
は再び減少し、主電流はこのゲート電圧の瞬時値に応じ
て減少する。 オフ定常期間；ゲート電圧はしきい値以下まで減少
し、パワー半導体素子が電流を遮断する状態に維持され
ている期間である。

【０００５】前述の従来技術の場合は、ゲート電圧放電
期間はゲート抵抗値を小さくし、電圧上昇期間の途中で
入力−出力端子間の電圧が増加したことを検出しゲート
抵抗値を増加させる。そして電圧上昇期間と電流下降期
間にはゲート抵抗値を大きい値に維持させる。次にゲー
ト電圧を検出してこの値がしきい値電圧以下になったこ
とでオフの定常状態に入ったことを検知し、ゲート抵抗
を再び小さい値にする。

【０００６】一般的なゲート駆動回路では、ゲート電圧
放電期間の開始からオフ定常期間の終了までゲート抵抗
は小さく一定値であり、電圧上昇期間及び電流下降期間
はそれぞれ数十から百ｎｓ程度と短い。一方、前記従来
技術で電圧上昇期間にゲート抵抗値が小から大へと変化
すると、電圧上昇期間及び電流下降期間はそれぞれ約１
〜数μｓ程度に伸びる。しかしながら、検出或いは動作
上の時間遅延があると、ゲート抵抗を小から大へ増加さ
せる動作が間に合わなくなる。この場合、ゲート抵抗が
小さい状態で電流を遮断する為、電流変化（ｄｉ／ｄ
ｔ）によりサージ電圧が発生する。このようにサージ電
圧が抑制できない事態もあることが第一の問題点であ
る。

【０００７】第二の問題は遅延時間の増加である。ＰＷ
Ｍ（パルス幅変調）制御方式のインバータで搬送波の周
波数を数ｋＨｚとすれば、インバータ上下素子の非ラッ
プ時間は一般的に５μｓが上限であり、上記のように電
圧上昇期間だけで３〜５μｓになってしまうとＰＷＭ制
御には適さなくなる。

【０００８】また、ゲート抵抗値の増加により電圧上昇
期間から電流下降期間におけるスイッチング損失は増加
するが、サージ電圧を抑制しつつ同時にスイッチング損
失をできる限り小さくすることが第３の問題である。

【０００９】更に誘導性負荷に対してはパワー半導体素
子の入出力端子間に還流用のダイオードを設けるが、こ
のダイオードが逆回復する際のサージ電圧を抑制するこ
とは困難であった。

【００１０】

【課題を解決するための手段】本発明は上記の問題点を
考慮してなされたものである。

【００１１】本発明による駆動装置は、主電流の入出力
に係わる第１及び第２端子と制御ゲート端子を具備する
パワー半導体素子と、入力信号に応じて制御ゲート端子
に制御電源から供給される制御電圧を印加或いは除去す
る駆動回路手段を備え、主電流を通流或いは遮断するパ
ワー半導体素子の駆動装置であって、制御電圧に応じて
抵抗値を変化させる第１の抵抗手段を具備し、入力信号
に応じて第１の抵抗手段に電流を通流，遮断するスイッ
チ手段を備えた第１の抵抗可変手段と、第１及び第２端
子間の電圧に応じて通流可能な電流を制限させる第２の
抵抗手段を具備した第２の抵抗可変手段を備え、記制御
電源の電圧或いは第１及び第２端子間の電圧のいずれか
一方を第１の抵抗手段と第２の抵抗手段で分圧すると共
に、分圧された電圧を主電流の通流或いは遮断時に制御
ゲート端子に印加する。

【００１２】ここで、第１の抵抗可変手段は、制御ゲー
ト端子と第２端子間に接続される第１の抵抗手段と、入
力信号に応じて第１の抵抗手段に電流を通流，遮断する
スイッチ手段と、制御ゲート端子と第２端子間の電圧を
検出する第１の電圧検出手段と、第１の電圧検出手段の
出力に応じて第１の抵抗手段の抵抗値を変化させる第１
の抵抗制御手段とを備える。或いは第１の抵抗手段は、
制御ゲート端子と第２端子間に接続される抵抗器と、該
抵抗器に並列に接続される容量手段を備える。

【００１３】第２の抵抗可変手段は、第１，第２端子間
の電圧を検出する第２の電圧検出手段と、第２の電圧検
出手段の出力と予め設定した基準値の差を比較する増幅
手段と、増幅手段の出力に応じて第２の抵抗手段の抵抗
値を変化させる第２の抵抗制御手段を備える。また、第
１及び第２端子間に接続されるツエナーダイオードを第
２の抵抗手段として備え、第１の抵抗手段とツエナーダ
イオードの端子間電圧で分圧された第１及び第２端子間
の電圧を制御ゲート端子に印加する構成でも良い。更に
増幅手段の出力を制限する制限手段を備えても良い。

【００１４】上述した本発明による駆動装置の制御方法
においては、第１の抵抗制御手段の利得、又は増幅手段
に具備する基準値、或いは第２の抵抗制御手段の利得の
少なくとも１つを調整することにより、制御電圧の時間
変化を所望する特性に制御することができる。

【００１５】半導体素子の駆動装置の本発明による他の
制御方法においては、制御ゲート端子と、主電流の入出
力に係わる第１及び第２端子を有すると共に、該第１，
第２端子間にダイオードを具備するパワー半導体素子
に、制御電圧を印加或いは除去して前記主電流を通流或
いは遮断するパワー半導体素子の制御方法であって、制
御電圧を除去する過程において制御ゲート端子と第２端
子間に具備した抵抗を所定の値まで増加させ、ダイオー
ドの逆回復時に第１端子から制御ゲート端子に流れ込む
変位電流と前記抵抗で生じる電圧降下を、パワー半導体
素子のゲートしきい値電圧と同等な値にすることで還流
ダイオードが逆回復する際のサージ電圧を抑制する。

【００１６】電池を電源とし、電池からコンデンサを経
由してパワー半導体素子に主電流を供給する際の本発明
による駆動装置の制御方法においては、コンデンサとパ
ワー半導体素子を含む閉回路内に存在する配線の寄生イ
ンダクタンスの合計値をＬ、コンデンサの静電容量を
Ｃ、パワー半導体素子が出力する主電流の瞬時値をＩ、
この電流の実効値をＩav、電池の開路電圧をＶｂ、電池
の内部抵抗をＲｂ、増幅手段の基準値或いはツエナーダ
イオードによって決まるパワー半導体素子の電圧クラン
プ値をＶｃとして、パワー半導体素子が電流を遮断する
時間ｔｆを ｔｆ＝Ｌ×Ｉ／（Ｖｃ−Ｖｂ＋Ｒｂ×Ｉav） のように定め、主電流の瞬時最大値に対して時間ｔｆが
Ｒｂ×Ｃで決まる時定数の１０％以下になるよう基準値
或いはツエナーダイオードを設定することでより良好な
サージ電圧抑制効果が得られる。

【００１７】更に、パワー半導体素子が、それらが少な
くとも２ケ直列に接続されるインバータ部を構成し、イ
ンバータ部をＰＷＭ制御させるためにＰＷＭ信号発生部
によって駆動装置に制御信号を供給する場合、前記した ｔｆ＝Ｌ×Ｉ／（Ｖｃ−Ｖｂ＋Ｒｂ×Ｉav） の関係から電流遮断時間ｔｆを演算すると共に、ＰＷＭ
信号発生部の出力にｔｆより長い非ラップ時間を設ける
ことで必要最小限の遅延時間を求めることができる。

【００１８】

【発明の実施の形態】以下、本発明の第１実施例として
図１から図３を参照して説明する。図１は本発明の駆動
装置を備えたパワー半導体素子を含む電力変換装置の構
成を表している。主回路は電源ＶＢの正極と負極間にパ
ワーＭＯＳＦＥＴ（例Ｑ１）とその内蔵ダイオード（例
ＱＤ１）からなるパワー半導体素子６ケを３相ブリッジ
に接続し、一般的な３相インバータの構成となってい
る。各相の出力端子はＵ，Ｖ，ＷでありモータＭに接続
している。パワーＭＯＳＦＥＴ Ｑ１〜Ｑ６にはそれぞ
れ駆動装置１を備えている。駆動装置１の内部構成とし
て、制御電源Ｖccの正極とＱ１のゲート端子間にＰチャ
ンネルＭＯＳＦＥＴ Ｍ１及び抵抗Ｒ１を直列に接続し
たゲート充電手段を備える。ＰＷＭ制御装置５から駆動
装置１に備えた制御回路４に駆動信号が送られ、制御回
路４はＱ１に対するオン信号Ｓonとオフ信号Ｓoff を作
成する。オン信号ＳonがＭ１のゲート端子に与えられる
とＭ１がオンし、Ｒ１を介してＱ１にゲート電流を供給
し、Ｑ１のゲート・ソース端子間の入力容量Ｃgsを充電
する。鎖線で囲んだ領域２が第１の抵抗可変手段であ
り、抵抗Ｒ２、ＮチャンネルＭＯＳＦＥＴ Ｍ４及びＭ
２を直列に接続した第１のゲート放電回路をＱ１のゲー
トとソース端子間に並列に備え、この第１のゲート放電
回路に並列に抵抗Ｒ３、ＮチャンネルＭＯＳＦＥＴ Ｍ
３を直列に接続した第２のゲート放電回路を備える。こ
こで、Ｍ２とＭ３はゲート端子が共通接続であり、ゲー
ト端子に制御回路４から伝達されるオフ信号Ｓoff が与
えられるとオン状態となる。また第１の抵抗可変手段２
の内部には、制御電源Ｖccの正極と負極間に抵抗Ｒ５と
Ｒ６を直列に接続し両抵抗の接続点がカソード、Ｑ１の
ゲート端子がアノードとなる極性に接続されたダイオー
ドＤ１を備える。抵抗Ｒ５，Ｒ６及びＤ１でＮチャンネ
ルＭＯＳＦＥＴ Ｍ４に関するバイアス回路を構成して
いる。このバイアス回路は、ＶccをＲ５とＲ６で分圧し
た電圧（Ｖ１と定義する）とＱ１のゲート・ソース間電
圧Ｖgsを比較して大きい方の電圧をＭ４のゲートに印加
する。信号ＳoffがＭ２，Ｍ３に入力されるとこれらの
素子はオンするが、Ｓoffが印加された直後は、分圧値
Ｖ１よりＱ１のゲート・ソース間電圧Ｖgsが大きく、こ
の値がＭ４のゲートに印加される。Ｖgsと等しい電圧の
供給を得て、Ｍ４のオン抵抗は小さい値となる。先に定
義した第１のゲート放電回路（Ｒ２，Ｍ４，Ｍ２）の合
成抵抗をＲＴ１とし、第２のゲート放電回路（Ｒ３，Ｍ
３）の合成抵抗をＲＴ２とすれば、Ｍ４のゲート電圧が
ほぼＶgsの定格値に近い条件では、ＲＴ１がＲＴ２より
小さくなるよう選定する。この時のＲＴ１／ＲＴ２の比
率は１０分の１以下が望ましい。

【００１９】次に破線で囲んだ領域３が第２の抵抗可変
手段であり、その内部にはＶccの正極とＱ１のゲート端
子間に直列接続したＰチャンネルＭＯＳＦＥＴ Ｍ５と
抵抗Ｒ４からなるゲート充電回路を備え、抵抗Ｒ４には
並列にキャパシタＣ１を設ける。またＱ１ノードレイン
端子とソース端子間に抵抗Ｒ７とＲ８で構成する分圧手
段を備え、Ｑ１ノードレイン・ソース間電圧Ｖdsを分圧
した値（Ｖ２）を得る。ここでＲ８には並列にツエナー
ダイオードＺＤ１を接続し、上記Ｖ２の上限値をＺＤ１
の降服電圧までとする。また、Ｒ７には並列にキャパシ
タＣ２を接続し、Ｖdsの過渡的な変化に対してはＣ２の
インピーダンスとＲ８で分圧値を決め、Ｖdsがその後、
定常値に落ち着くとＲ７とＲ８で分圧値Ｖ２が決まるよ
うにしている。このようなキャパシタＣ２の働きをスピ
ードアップコンデンサと呼ぶ。先に延べたＲ４に並列な
キャパシタＣ１もスピードアップコンデンサとして働
く。即ち、Ｍ５がオンした瞬間にはＣ１のインピーダン
スで抵抗Ｒ４オーバーイパスさせている。分圧値Ｖ２と
基準値Ｖref はそれぞれ増幅器６の（−）入力端子と
（＋）入力端子に入力する。増幅器６では分圧値Ｖ２が
基準値Ｖref を超えて増加すると出力の電位が下がり、
その結果ＰチャンネルＭＯＳＦＥＴ Ｍ５がオンする。

【００２０】増幅器６の詳細な構成を図３に示す。基本
は差動増幅器であり、抵抗Ｒ９とＮチャンネルＭＯＳＦ
ＥＴ Ｍ６とＭ７のカレントミラー回路で定電流源を作
っており、差動部を構成するＮチャンネルＭＯＳＦＥＴ
Ｍ８とＭ９の電流合計値は定電流に等しい。一般的な
差動増幅器ではＭ８ノードレイン端子とＭ９ノードレイ
ン端子はカレントミラー型の負荷が接続されており、増
幅器の利得を高くとれるようになっている。一方、図３
の構成ではＭ８ノードレイン側には負荷抵抗がなく、Ｍ
９ノードレイン側にのみ抵抗Ｒ１０を設けている。前述
の定電流をＭ８のオン抵抗（基準値Ｖref に依存する）
とＭ９のオン抵抗（基準値Ｖ２に依存する）にＲ１０を
加算した合成抵抗の２つで分流する形となり利得が小さ
く、Ｍ５のゲート電圧は分圧値Ｖ２と基準値Ｖref の差
電圧に応じて線形的に増加する特性にしている。図１の
実施例は後述するように、制御電圧Ｖccを第１抵抗可変
手段と第２抵抗可変手段で分圧してＱ１のゲート端子に
印加し、Ｑ１のゲート電圧Ｖgsの時間的な変化を抑制す
ることでスイッチング時のサージ電圧を抑制する。この
場合に第１抵抗可変手段或いは第２抵抗可変手段の利得
（Ｖgs或いはＶdsの検出値に対する抵抗の変化率）が高
すぎると、Ｑ１の電圧Ｖds及びＶgsが振動的になる。そ
こで、これらの利得は適度に小さいことが望ましく、図
３はその一例である。

【００２１】次に図１及び図３の実施例によるサージ電
圧抑制効果を図２の動作波形を用いて説明する。

【００２２】図２はＱ１への駆動指令に対するＱ１のゲ
ート・ソース間電圧Ｖgs（Ｑ１），ゲート電流Ｉgs（Ｑ
１）、ドレイン・ソース間電圧Ｖds（Ｑ１）、ドレイン
電流Ｉds（Ｑ１）の各波形と、Ｍ２及びＭ３のオン，オ
フ動作、並びにＭ４のオン抵抗Ｒon（Ｍ４），Ｍ５のオ
ン抵抗Ｒon（Ｍ５）の時間的変化を表わしている。時刻
ｔ１からｔ２まではＱ１はオン状態にあり、ｔ２以降ｔ
７までがオフ動作である。時刻ｔ２において図示してい
ないがＭ１がオフし、図２のようにＭ２とＭ３がオンす
る。ここでｔ２以前のオン状態ではＶgs（Ｑ１）は制御
電圧Ｖccとほぼ等しい電圧値まで充電されており、Ｍ２
がオンするとＭ４のゲート・ソース間にはＶgs（Ｑ１）
とほぼ等しいゲート電圧が印加される。この結果、Ｍ４
のオン抵抗Ｒｏｎ（Ｍ４）は非常に小さい値まで減少す
る。抵抗Ｒ２とＲon（Ｍ４）及びＭ２のオン抵抗の和は
抵抗Ｒ３とＭ３のオン抵抗の和に比べて前述のように１
／１０以下であると仮定すると、抵抗Ｒ２とＲon（Ｍ
４）及びＭ２のオン抵抗の和がゲート電圧の放電抵抗と
なり、Ｑ１のゲート・ソース間に蓄積した電荷は急速に
放電される。これがｔ２〜ｔ３の期間であり、前述のゲ
ート電圧放電期間に相当する。この時、Ｑ１のゲート電
流Ｉgs（Ｑ１）はターンオフ動作中、最大の電流値にな
る。

【００２３】次にｔ３以降になるとＱ１のゲート電圧Ｖ
gs（Ｑ１）が減少した結果、Ｍ４のゲート電圧も減少し
そのオン抵抗Ｒｏｎ（Ｍ４）はＶgs（Ｑ１）の減少に依
存して高くなる。図２には図示していないが、図１中の
電圧Ｖ１が低下するためである。また、Ｒｏｎ（Ｍ４）
の増加に伴いＩgs（Ｑ１）は低下する。この状態がｔ３
〜ｔ４の期間に継続され、途中、帰還容量がＩgs（Ｑ
１）により充電され、ドレイン・ソース間電圧Ｖｄｓ
（Ｑ１）が増加する。これが電圧上昇期間に相当する。
Ｖgs（Ｑ１）が或る電圧（例えば制御電圧Ｖccの１／２
から１／３以下）より小さくなるとＲon（Ｍ４）の増加
も著しくなり、抵抗Ｒ２とＲｏｎ（Ｍ４）及びＭ２のオ
ン抵抗の和は抵抗Ｒ３とＭ３のオン抵抗の和に対し１０
倍以上に増加するようＭ４の電流特性を選ぶ。この結
果、ｔ３の期間途中からＱ１のゲート・ソース間抵抗は
ほぼ抵抗Ｒ３とＭ３のオン抵抗の和に等しくなり、更
に、Ｍ３のオン抵抗はＲ３の抵抗値に比べて十分小さく
選ぶことから、Ｑ１のゲート・ソース間抵抗としては抵
抗Ｒ３のみを考慮すれば良い。尚、ドレイン・ソース間
電圧Ｖds（Ｑ１）の時間変化（ｄＶ／ｄｔ）はＲon（Ｍ
４）の増加に伴い小さくなる。

【００２４】電圧上昇期間の途中でＶds（Ｑ１）をＲ７
とＲ８で分圧した値Ｖ２が基準値Ｖref以上になると、
増幅器６によって(Ｖ２−Ｖref)の差電圧に応じた出力
電圧がＭ５のゲート電圧として印加されＭ５がオンす
る。Ｍ５がオンした時刻をｔ４とする。図２では分圧値
Ｖ２と基準値Ｖrefがほぼ等しくなる際のＶds（Ｑ１）
がほぼ主電源の電圧ＶＢに等しくなるよう、Ｖrefの値
を選んでいる。ここで、本実施例ではｔ３〜ｔ４の期間
中にまず、Ｑ１のゲート電圧Ｖgs（Ｑ１）に応じてＭ４
のオン抵抗Ｒon（Ｍ４）が増加するが、この効果として
Ｑ１のゲート放電抵抗値が増加し、Ｑ１の帰還容量の充
電電流（Ｉgs（Ｑ１））が減り、帰還容量の充電は遅く
なる。これはドレイン・ソース間電圧Ｖｄｓ（Ｑ１）の
電圧上昇も遅くなることを意味しており、前述の公知例
のように電圧上昇が速すぎてＶds（Ｑ１）の検出に遅延
が生じることを防いでいる。またスピードアップコンデ
ンサＣ２の効果で分圧電圧Ｖ２の増加も速くなってお
り、これもＶds（Ｑ１）の検出遅延の短縮化に寄与して
いる。更に、Ｍ５がオンした直後、スピードアップコン
デンサＣ１によってＭ５の直列インピーダンスが一瞬小
さくなるが、これも抵抗可変手段の動作遅延を短縮化さ
せる効果がある。

【００２５】ｔ４〜ｔ６までの期間は第１の抵抗可変手
段２と第２の抵抗可変手段３がいずれも動作している。
第１の抵抗可変手段はＱ１のゲート・ソース間に抵抗Ｒ
２とＲon（Ｍ４）及びＭ２のオン抵抗の和と抵抗Ｒ３と
Ｍ３のオン抵抗の和をそれぞれ、並列に合成した値ＲＴ
１を有し、一方の第２の抵抗可変手段は抵抗Ｒ４とＲon
（Ｍ５）の和で決まる値ＲＴ２を有するため、Ｑ１のゲ
ート電圧は制御電源ＶccをＲＴ１とＲＴ２で分圧した値
になる。この値をＶｏと仮定すると、ｔ５〜ｔ６の電流
下降期間において電流変化（ｄｉ／ｄｔ）がサージ電圧
を発生させようとしても、Ｖds（Ｑ１）の増加に対し増
幅器の働きでＲon（Ｍ５）が更に減少して、Ｖｏを増加
させる動作が働く。Ｖｏが増加するとＱ１の過渡的なイ
ンピーダンスが低くなり、電流遮断が抑制される傾向に
働く。このようにして、第１の抵抗可変手段と第２の抵
抗可変手段の分圧とはゲート電圧Ｖgs（Ｑ１）とドレイ
ン電圧Ｖds（Ｑ１）をそれぞれ検出し、Ｖgs（Ｑ１）が
安定な値Ｖｏになるようフィードバック制御させる効果
を持つ。この効果により電流変化（ｄｉ／ｄｔ）は抑制
され、サージ電圧は最小限に抑えられる。図１には図示
していないが、主電源ＶＢからＱ１に電流を供給する配
線の寄生インダクタンスをＬｓ、Ｑ１が遮断する主電流
の瞬時値をＩ、サージ電圧を含むＶgs（Ｑ１）の最大値
をＶｃとすれば、Ｑ１が電流Ｉを遮断するために要する
時間ｔｆは Ｌｓ・ｄｉ／ｄｔ＝Ｖｃ−ＶＢ （１） の関係があり、また、ｄｉ／ｄｔを線形近似すると ｔｆ＝Ｌｓ×Ｉ／（Ｖｃ−ＶＢ） （２） で表わすことができる。このｔｆがｔ５〜ｔ６の時間に
等しく、この時間にはドレイン電圧Ｖds（Ｑ１）とドレ
イン電流Ｉds（Ｑ１）の重なりが生じターンオフ損失と
なるが、その値は配線の寄生インダクタンスＬｓに貯え
られた電磁エネルギ−に等しい。この電磁エネルギーは
ターンオフ時に必ず発生することから、ターンオフ損失
も必要最小限に抑制されていると言える。

【００２６】図２で時刻ｔ７以降はターンオン動作であ
るが、図１の実施例はＱ１のターンオン時には特別な働
きはせず、従来の駆動装置と同様にＭ１のオンにより抵
抗Ｒ１を介してＱ１のゲート・ソース間に電流を供給
し、ゲート電圧を増加させる。この時、Ｑ２に並列に設
けられた還流ダイオードＱＤ２が逆回復するが、このダ
イオードの逆回復時に発生するサージ電圧も本発明の駆
動装置１で抑制することが可能である。この説明は図４
と図５を用いて詳細に述べる。

【００２７】図４はダイオードＱＤ２が逆回復する際の
状態を説明する図である。図４に記載した回路部品で図
１と同一のものには同じ記号を記載しており、説明は省
略する。図１と異なる点として、３相インバータの各パ
ワー半導体素子をＱ１，Ｑ２、及びＱ４の３つしか記載
していないが、これはＱＤ２の動作を説明する為に必要
な素子のみを記載し残りを省略しただけであり、正確な
構成は図１と同じである。図４でＱ２のゲート・ソース
間には抵抗Ｒ３しか接続していないが、実際の構成は図
１のＱ１に対する駆動装置１と同じである。図４でＱ２
がオフ、ＱＤ２に電流が流れている還流状態を想定する
と、Ｑ２のゲート・ソース間電圧はほぼ零であることか
ら図１で述べたＭ４はそのオン抵抗が高抵抗状態にあ
る。また、前述のようにＭ３のオン抵抗をＲ３の抵抗値
に比べて十分小さく選んでいる為、ＱＤ２が還流状態に
ある場合のＱ２のゲート・ソース間抵抗としては抵抗Ｒ
３のみを考慮すれば良い。尚図４で新規に記載した部品
としてＬｓがあるが、ＬｓはＱ２のゲート主電源ＶＢの
正極とＱ２及びＱ４ノードレイン端子をつなぐ配線の寄
生インダクタンスである。また負荷は図１ではモータＭ
であったが、図４では誘導性負荷として記載している。

【００２８】図５にはダイオードＱＤ２が逆回復する際
の動作説明と、動作波形をそれぞれ示す。まず、図５
（ａ）は従来の駆動装置を用いた場合である。図５
（ａ）の抵抗Ｒ３は本発明のＲ３に比べて抵抗値が１／
１０以下とする。従来の駆動装置では図２に示したｔ２
期間のターンオフ開始からｔ７期間のオフ定常の終了ま
でゲート抵抗が変化せず、一般的にオフゲート抵抗はｔ
２〜ｔ３期間に大きなゲート電流を流すことを目的に選
定される為である。図５（ｂ）に従来の駆動装置におけ
る動作波形を示すが、還流電流Ｉ（ＱＤ２）はＱＤ２の
アノードからカソードに向かう極性を正として表示して
いる。図５（ｂ）でＩ(ＱＤ２)が減少し、やがて零以下
になるがＱＤ２に蓄積された電子とホールを全て排出す
るまでは逆極性の電流が流れる。これが逆回復と呼ばれ
る現象である。逆回復電流はピークに達した時点以降減
少し始め、ＱＤ２にはカソードを正とする逆電圧(図中
のＶＱ２)が印加される。この逆電圧は図５（ｂ）に示
したように電圧変化（ｄＶ／ｄｔ）が大きく、かつスパ
イク電圧が重畳する。このスパイク電圧は寄生インダク
タンスＬｓと逆回復電流が減少する際の電流変化（ｄＩ
／ｄｔ）により発生する。このように（ｄＶ／ｄｔ）が
大きく、かつスパイク電圧が重畳した電圧ＶＱ２により
Ｑ２ノードレイン・ゲート間帰還容量を充電する電流が
流れ、この充電電流はＲ３を介してＱ２のソースへと向
かう。従来の駆動装置では抵抗Ｒ３が小さい為、帰還容
量の充電電流がＲ３で発生させる電圧降下は小さく、一
般的にこの電圧降下はＱ２のゲートしきい値電圧以下に
なるよう抵抗Ｒ３の値を選定していた。

【００２９】図５（ｃ）には本発明の駆動装置を用いた
場合の動作を示す。ＱＤ２が逆回復し電圧変化（ｄＶ／
ｄｔ）の大きい電圧ＶＱ２が発生するまでの現象は従来
の場合と同じである。ここで、電圧ＶＱ２によりＱ２の
帰還容量を充電する電流が流れ、この充電電流がＲ３に
電圧降下を発生させる場合、本発明では抵抗Ｒ３が従来
に比べ１０倍以上大きい為、Ｑ２のゲート・ソース間に
は図５（ｄ）に示すような電圧が生じる。この電圧のピ
ーク値はＱ２のゲートしきい値電圧よりわずかに大きく
なるようにＲ３の値を決めておく。この結果、ＭＯＳＦ
ＥＴＱ２は一瞬、オンして図５（ｃ）に示すようなドレ
インからソースに向かう電流が流れる。オンしたＭＯＳ
ＦＥＴＱ２はゲート電圧が十分大きくない為、その抵抗
は図２のｔ１〜ｔ２期間と比べて大きいが、図５（ａ）
の従来でオフ状態にある場合に比べるとはるかに小さい
値になる。そして、ＱＤ２の逆回復電流に加えてＱ２の
電流が流れる為、図５（ｄ）の電流Ｉ（ＱＤ２）は図５
（ｂ）に比べて導通期間が長く、かつ電流変化（ｄＩ／
ｄｔ）は小さくなっている。このようにして（ｄＩ／ｄ
ｔ）が小さくなると、図５（ｂ）のようなスパイク電圧
は発生せず、寄生インダクタンスＬｓに蓄積した電磁エ
ネルギーは電圧ＶＱ２とＩ（ＱＤ２）の積で決まる損失
によって消費される。本発明は従来の駆動装置では避け
ていたＭＯＳＦＥＴＱ２のｄＶ／ｄｔ誤点弧を発生さ
せ、これを用いてスパイク電圧を抑制させている。逆回
復時の電圧変化（ｄＶ／ｄｔ）により流れるＭＯＳＦＥ
ＴＱ２の電流は従来の駆動装置を用いた場合に比べてス
イッチング損失を増加させる欠点もあるが、Ｒ３の抵抗
値を最適に選定すればＱ２が導通したことで発生する損
失の増加を最小限に抑えることも可能である。また、本
発明のようにスパイク電圧を抑制すれば素子Ｑ２の耐圧
を従来より小さくできる為、Ｑ２のオン抵抗を低減する
ことが可能である。本発明によれば、スイッチング損失
は増加するものの、素子の耐圧を低減することでオン抵
抗を減少させ定常損失を低減することができる。定常損
失の低減がスイッチング損失の増加に比べて大きけれ
ば、全体としては低損失化の効果になる。

【００３０】図６は図１に示した第２の抵抗可変手段３
に関する第２の実施例である。図１の構成と異なる点は
図１が増幅器の出力を直接Ｍ５のゲートに印加している
のに対して、図６ではダイオードＤ３とこれに並列な抵
抗Ｒ１１、及びＤ３のアノード端子とＶccの負極間に設
けたキャパシタＣ３で構成される遅延手段を介してＭ５
のゲートに印加することである。この遅延手段の効果で
Ｍ５のゲート電位が下がる場合はＣ３の電圧が抵抗の小
さいＤ３を介して放電され、その時間遅延はわずかであ
る。一方、Ｍ５のゲート電位が上がる場合はＣ３の電圧
が抵抗の大きいＲ１１を介して充電され、Ｒ１１とＣ３
の時定数により時間遅延が発生する。この遅延手段によ
れば、図２の時刻ｔ６においてＶds（Ｑ１）が減少した
際にもＭ５が急に流していた電流を遮断するのではな
く、ゆっくりと遮断に向かう。これは時刻ｔ６直後のゲ
ート電圧Ｖgs（Ｑ１）がゆっくりと減少する効果をモー
タらし、Ｖds（Ｑ１）の波形振動を抑制することができ
る。遅延手段にもうけた抵抗Ｒ１１とキャパシタＣ３で
決まる時定数は、Ｑ１ノードレイン・ソース間寄生容量
（Ｃoss）と図４に記載したように配線の寄生インダク
タンスＬｓで決まる共振周期に対して約５〜１０倍程度
長くなるように選定すればＶds（Ｑ１）が時刻ｔ６以降
で振動することを防止することができる。

【００３１】図７は図１に示した第１の抵抗可変手段２
に関する第２の実施例である。図７が図１と異なる点
は、まず抵抗Ｒ２とｎチャンネルＭＯＳＦＥＴ Ｍ２を
Ｑ１のゲート・ソース間に並列に接続し、制御信号Ｓof
fを抵抗Ｒ１２，Ｒ１３、及びＭＯＳＦＥＴ Ｍ６から
なる直列接続に供給する。Ｒ１２とＲ１３の接続箇所か
らＭ２にゲート信号を供給する。Ｍ６はＱ１のゲート・
ソース間電圧Ｖgs(Ｑ１)と基準電圧Ｖref２を比較し、
ゲート電圧Ｖgs（Ｑ１）が基準電圧Ｖref２より高い場
合はＭ６はオフ、低くなるとＭ６がオンするよう比較器
７から信号を出力する。即ち、Ｖgs（Ｑ１）がＶref２
より高い場合はＭ６がオフしている為、Ｍ２には抵抗Ｒ
１２を介して制御信号Ｓoff の電圧がそのまま印加され
る。この場合、抵抗Ｒ２とＲ３が並列になるが、図１と
同様にＲ２はＲ３に比べ１／１０以下に選び、合成抵抗
がほぼＲ２だけになるようにする。Ｑ１のゲート電圧Ｖ
gs（Ｑ１）はこの合成抵抗によって急速に放電される。

【００３２】次に、Ｖgs（Ｑ１）がＶref２ より低くな
るとＭ６がオンしている為、制御信号Ｓoff をＲ１２と
Ｒ１３で分圧した電圧がＭ２のゲート電圧として印加さ
れる。ゲート電圧がＲ１２とＲ１３の分圧により減少す
ると、Ｍ２のオン抵抗は高くなる。Ｍ２のオン抵抗が増
加し、その値が抵抗Ｒ３に比べてはるかに大きくなるよ
うＭ２の電流特性を選んでおくと、Ｑ１のゲート・ソー
ス間に接続された合成抵抗はほぼＲ３に等しい値にな
る。この結果、Ｑ１のゲート電圧Ｖgs（Ｑ１）は増加し
た合成抵抗によってゆっくりと放電され、図１及び図２
で述べた動作と同じようになる。図１と図７を比較する
と、図１の場合のＭ２とＭ４はターンオフ初期に大きな
ゲート電流を流す為、電流定格の大きなＭＯＳＦＥＴが
必要である。図７のＭ２も同様に定格の大きなＭＯＳＦ
ＥＴが必要であるが、Ｍ６はＲ１２とＲ１３で電流を制
限する為、Ｍ２に比べると小さな電流定格で良い。使用
するＭＯＳＦＥＴの電流定格を下げることができれば低
コスト化につながり、特に駆動装置を集積回路化する場
合には低コストに効果的である。

【００３３】図８には本発明の駆動装置に関する第２の
実施例を示す。尚、図８に示すインバータ型の電力変換
装置は図１と同じであり、駆動装置１の破線で囲んだ第
２の抵抗可変手段３だけが異なっている。図８における
第２の抵抗可変手段３は、Ｑ１のパワーＭＯＳＦＥＴを
例にすると、Ｑ１ノードレイン端子とゲート端子間にツ
エナーダイオードＺＤ２とダイオードＤ２からなる直列
接続を備える。本発明では、Ｑ１ノードレイン・ソース
間電圧Ｖds（Ｑ１）を上記ＺＤ２とＤ２からなる直列接
続と第１の抵抗可変手段２で分圧し、この分圧した電圧
をＱ１のゲート電圧として印加させることが特徴であ
る。パワー半導体素子の過電圧保護用として図８と同様
にドレイン端子とゲート端子間にツエナーダイオードを
備えた例はこれまでにもあるが、スイッチング時に発生
するサージ電圧を抑制する目的でこの方法を用いると、
毎回のスイッチングでツエナーダイオードが降服し電流
が流れる為、ツエナーダイオードの損失が問題になる。
本発明はツエナーダイオードと抵抗可変手段を併用する
ことでサージ電圧を抑制すると共に、ツエナーダイオー
ドの損失を低減することが狙いである。

【００３４】尚、ツエナーダイオードＺＤ２の降服電圧
は、主電源の電圧ＶＢに等しい特性を選ぶことが損失及
び遅延時間の低減の点で望ましい。

【００３５】図９は図８の駆動装置を用いた場合の動作
波形であり、時刻ｔ４までの動作は図２と同様である。
時刻ｔ４においてＱ１ノードレイン・ソース間電圧Ｖds
（Ｑ１）がツエナーダイオードＺＤ２の降服電圧を越え
るとＺＤ２に電流が流れ、この電流はＲ２，Ｍ４，Ｍ２
からなる第１のゲート放電抵抗と、Ｒ３とＭ３からなる
第２のゲート放電抵抗に流れる。ここで、第１のゲート
放電抵抗にＭ４が無く、制御信号に応じてオンするＭ２
とＲ２だけの場合を想定してみる。第２のゲート放電抵
抗は設けていても前述のようにＲ２の値はＲ３に比べて
１／１０以下である為、合成したゲート放電抵抗はほぼ
Ｒ２に等しく、小さな値になる。これは従来、過電圧保
護用としてツエナーダイオードを備えた例と同じ特性に
なる。即ち、小抵抗Ｒ２がＱ１のゲート・ソース間電圧
Ｖgs（Ｑ１）を減少させている状況であり、Ｒ２を流れ
るゲート電流は大きい。ＺＤ２が降服するとＺＤ２の電
流はＲ２に流れ、その電流はＲ２を通るゲート電流にほ
ぼ等しい値まで増加する。この時、Ｒ２が通流可能な電
流はＱ１のゲート・ソース間電圧Ｖgs（Ｑ１）をＲ２で
割った値である。ＺＤ２の電流がＲ２に通流可能な電流
値まで増加すると、ゲート電圧Ｖgs（Ｑ１）はそれ以上
は減少せず、電流は緩やかに遮断される。又、電流変化
（ｄＩ／ｄｔ）が小さくなる為、サージ電圧も抑制でき
る。図８でｔ５〜ｔ６の電流下降期間がこれに相当し、
Ｑ１ノードレイン・ソース間電圧Ｖds（Ｑ１）をＺＤ２
とＲ２で分圧した電圧がＱ１のゲート・ソース間電圧Ｖ
gs（Ｑ１）として印加されていると言える。一方、Ｒ２
に通流可能な電流はＲ２の値が小さいほど大きくなり、
ツエナーダイオードにはこの電流と降服電圧の積で決ま
る損失が発生する。

【００３６】次に本発明による駆動装置の場合は図２で
述べたように、時刻ｔ３まではＭ４のオン抵抗が小さい
が、それ以降はＱ１のゲート電圧Ｖgs（Ｑ１）の減少に
依存してＭ４のオン抵抗が増加し、時刻ｔ４ではゲート
放電抵抗の合成値はＲ２に比べて１０倍以上、大きいＲ
３になっている。この為、ＺＤ２が降服した際に流れる
電流もＭ４が無い場合に比べて大幅に低減する。従っ
て、Ｑ１のサージ電圧を抑制すると共に、ツエナーダイ
オードの損失も大幅に低減することが達成できる。

【００３７】図１０は前述のスピードアップコンデンサ
の原理を用いて第１の抵抗可変手段を達成する実施例で
ある。鎖線２で囲む第１の抵抗可変手段以外の構成は図
８と同じであり、その説明は省略する。本実施例におけ
る第１の抵抗可変手段はＱ１のゲート・ソース間に抵抗
Ｒ２と駆動信号Ｓoff によりスイッチングするＭ２を直
列に備え、Ｒ２には並列にスピードアップコンデンサＣ
４を備える。図９の動作波形に示したｔ２〜ｔ３期間に
おいて、Ｑ１のゲート電圧が急峻に変化し大きなゲート
電流が流れる場合にはスピードアップコンデンサＣ４の
インピーダンスがＲ２より小さくなり、ゲート電流を流
す。次のｔ３〜ｔ６期間においてＱ１のゲート電圧の時
間的変化が小さくなると、Ｃ４のインピーダンスが高く
なりＲ２がゲート抵抗として働く。そこで、図１０にお
いては抵抗Ｒ２の値を図８の例に比べて１０倍程度大き
くしておき、ターンオフ初期のｔ２〜ｔ３期間ではＣ２
を抵抗手段としてゲート電流の放電に使用し、ツエナー
ダイオードＺＤ２が降服するｔ４〜ｔ６期間ではＲ２を
ゲート抵抗として用いれば、図８で述べた原理によって
ツエナーダイオードの電流を軽減して低損失化を図るこ
とができる。尚、Ｃ４の容量はＱ１のゲート・ソース間
容量と同等な値が望ましい。

【００３８】図１〜図１０に記載した駆動装置１でキャ
パシタＣ１〜Ｃ４を除くＭＯＳＦＥＴ，抵抗、ツエナー
ダイオード、増幅器、比較器はいずれも集積回路（Ｉ
Ｃ）に適した部品であり、これらを１つ或いは複数のＩ
Ｃチップで構成しても良い。ＩＣ化により回路の動作遅
延は大幅に短縮化され、本発明の狙いにとってより適し
た特性が得られる。

【００３９】図１１は本発明による駆動装置を備えたイ
ンバータ装置に大容量電池から電力を供給する電力変換
システムの構成である。

【００４０】図１１でパワー半導体素子Ｑ１〜Ｑ６で構
成される３相インバータと、これに負荷として接続され
たモータＭ，Ｑ１〜Ｑ６に具備された図１或いは図８と
同じ駆動装置１、及び駆動装置１に電力を供給する制御
電源Ｖcc、駆動装置１にＰＷＭ制御信号を伝える制御装
置５はいずれも図１或いは図８に記載した内容と同じで
あり、これらの説明は省略する。Ｌｓ１はそれぞれ平滑
コンデンサＣＦと３相インバータを接続する配線の寄生
インダクタンス、Ｌｓ２も同様に電池ＶＢと平滑コンデ
ンサＣＦを接続する配線の寄生インダクタンスである。
次に電池ＶＢは等価回路的に表現すると、内部抵抗ＲＢ
と開路電圧ＶＢＯで表すことができる。この電池ＶＢを
充電、或いは放電する電流を電流センサ８で計測し、電
池の状態監視装置９に電流計測結果を逐次、伝えてい
る。また、状態監視装置９は電池ＶＢの電圧も計測して
おり、計測した電池ＶＢの電流、電圧情報から内部抵抗
ＲＢと開路電圧ＶＢＯを推定し、制御装置５に伝達す
る。

【００４１】本発明は電池ＶＢが大電流を通電した場
合、その正負極間電圧は内部抵抗ＲＢの影響で真の電圧
（開路電圧ＶＢＯ）より減少或いは増加して現れること
から、この原理を前述の駆動装置に関する制御方法とし
て応用することが狙いである。

【００４２】前述の（１），（２）式で述べたように、
平滑コンデンサＣＦ（容量をＣｆとする）からパワー半
導体素子を含む閉回路内に存在する配線の寄生インダク
タンスをＬｓ１、Ｑ１〜Ｑ６のパワー半導体素子が出力
する主電流の瞬時値をＩ（電池にとっては放電電流）、
この電流の実効値をＩav、電池の正負極間電圧をＶＢ、
開路電圧をＶＢＯ、電池の内部抵抗をＲＢ、駆動装置に
よってサージ電圧を抑制した場合のパワー半導体素子の
最大電圧値をＶｃ（図２でｔ５〜ｔ６期間のＶds（Ｑ
１）に相当する）、パワー半導体素子が電流を遮断する
時間をｔｆとすれば、これらのパラメータには次の関係
がある。電流遮断期間に発生するサージ電圧は Ｌｓ１×ｄＩ／ｄｔ＝Ｖｃ−ＶＢ （３） 電流遮断時のｄＩ／ｄｔを線形近似すると、 ｄＩ／ｄｔ＝Ｉ／ｔｆ （４） 電池の正負極間電圧はパワー半導体素子がオン定常期間
中に流した電流の実効値Ｉavと内部抵抗の影響で減少し
ており、 ＶＢ＝ＶＢＯ−ＲＢ×Ｉav （５） と表すことができる。（３）式のサージ電圧は電流を遮
断し始メータ時刻（図２のｔ５）からＬｓ１に蓄えられ
た電磁エネルギーが消費されるまで(図２のｔ６）の期
間において、電流がｄＩ／ｄｔの勾配で変化しながらも
流れ続けることを意味する。しかしながら、この電流は
平滑コンデンサと配線の寄生インダクタ、及びパワー半
導体素子の間で流れ、電池から電流を供給するわけでは
ない。そこで、電池は（５）式に記載した内部抵抗と電
流による電圧降下分（ＲＢ×Ｉav）が回復してゆく。こ
の回復過程は内部抵抗ＲＢと平滑コンデンサの容量Ｃｆ
を時定数とする指数関数的な電圧変化となる。一方、パ
ワー半導体素子のサージ電圧を抑制する観点から考える
と、ＲＢとＣｆの時定数は電流下降期間(ｔ５〜ｔ６)に
対して十分長く、（３）式のＶＢが低い値に維持されて
いる方が好ましい。Ｖｃはパワー半導体素子の耐圧に対
して８０〜９０％の値に選定すれば、ＶＢが低いほど電
流下降期間のｄＩ／ｄｔを大きく選ぶことができ、
（４）式のｔｆが短くなる。これは公知例で問題であっ
た遅延時間を短くしてＰＷＭの非ラップ時間を確保する
ことにつながる。Ｒｂを例えば２０ｍΩ、Ｃｆを５００
０μＦと仮定すると、時定数は１００μｓであり、電流
下降時間ｔｆを上記時定数の１０％以下に選べば電池電
圧の回復に対して十分短く、電池電圧は電流遮断以前の
値にほぼ等しい。ＰＷＭの非ラップ時間は前述のように
上限５μｓであり、上記時定数の例に対しては５％に相
当し１０％以下の条件を満足している。遅延時間の制御
は図１の基準値Ｖref、或いは図８のツエナーダイオー
ドＺＤ２の降服電圧を用いて、電流下降期間における電
圧のクランプ値Ｖｃを設定すれば良い。尚、（３）〜
（５）式は遮断電流の振幅Ｉに依存しており、上記Ｖｃ
の設定には主電流の最大値、或いは熱的には最大主電流
に対する実効値を考慮する。

【００４３】また、（３）及び（４）式より時間ｔｆは ｔｆ＝Ｌ×Ｉ／（Ｖｃ−Ｖｂ＋ＲＢ×Ｉav） （６） と表されることから、制御装置５は電池の状態監視装置
９から得る情報に基づき、（６）式の計算を実施し、Ｐ
ＷＭ信号にｔｆより長い非ラップ時間を設けることがで
きる。この制御方法によれば、遮断電流の振幅Ｉが変化
した場合でも正確な電流下降時間ｔｆを把握でき、非ラ
ップ時間に反映することができる。

【００４４】

【発明の効果】本発明による駆動装置によれば、それぞ
れ制御電圧と入出力端子間電圧に応じて変化する第１，
第２の抵抗可変手段で分圧したゲート電圧をパワー半導
体素子に印加することで電流下降期間に生じるサージ電
圧を安定に抑制することができる。

【００４５】本発明による制御方法によれば還流ダイオ
ードが逆回復する際に、これに並列なパワー半導体素子
を短時間にｄＶ／ｄｔ点弧させ、サージ電圧を抑制する
ことが可能になる。ｄＶ／ｄｔ点弧によりスイッチング
損失はわずかに増加するが、耐圧を下げることで定常損
失を大幅に低減し、全体では低損失化の効果がある。さ
らに、内部抵抗の影響を考慮して、第２抵抗可変手段の
基準値、或いはツエナーダイオードの降服電圧を設定す
ることにより、サージ抑制時の電圧を最適化し電流下降
時間を短縮することができる。また、この時間を考慮し
たＰＷＭ制御の非ラップ時間が設定可能となる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す駆動装置の回路図。

【図２】動作波形図。

【図３】利得を適正化した増幅器の回路図。

【図４】ダイオードが逆回復を説明する回路図。

【図５】ダイオードが逆回復する際の動作説明図。

【図６】遅延手段を設けた増幅器の回路図。

【図７】第１の抵抗可変手段に関する第２の実施例。

【図８】本発明の第２実施例を示す駆動装置の回路図。

【図９】動作説明図。

【図１０】第１の抵抗可変手段に関する第３の実施例。

【図１１】本発明の制御方法を示す電力変換装置のブロ
ック図。

【符号の説明】

１…駆動装置、２…第１の抵抗可変手段、３…第２の抵
抗可変手段、４…制御回路、５…ＰＷＭ制御装置、６…
増幅器、７…比較器、８…電流センサ、９…電池の状態
監視装置、Ｑ１〜Ｑ２…パワー半導体素子、ＱＤ１〜Ｑ
Ｄ６…還流用ダイオード、Ｍ１〜Ｍ９…ＭＯＳＦＥＴ、
Ｒ１〜Ｒ１１…抵抗、Ｃ１〜Ｃ４…キャパシタ、ＺＤ
１、ＺＤ２…ツエナーダイオード、Ｄ１〜Ｄ３…ダイオ
ード、Ｍ…モータ、ＶＢ…電源（或いは電池）、Ｖcc…
制御電源、Ｖref及びＶref２…基準値。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 立野 孝治 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 坂野 順一 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 岩村 将弘 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 森 睦宏 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 Ｆターム(参考） 5J055 AX12 AX26 BX16 CX07 CX13 CX20 CX28 DX13 DX22 DX59 EY01 EY05 EY10 EY12 EY13 EY21 EY29 EZ03 EZ04 EZ08 EZ10 EZ23 EZ50 EZ63 GX01 GX02 GX04

Claims (10)

【特許請求の範囲】
1. 【請求項１】主電流の入出力に係わる第１及び第２端子
   と制御ゲート端子を具備する半導体素子と、入力信号に
   応じて前記制御ゲート端子に制御電源から供給される制
   御電圧を印加或いは除去する駆動回路手段を備え、前記
   主電流を通流或いは遮断する半導体素子の駆動装置であ
   って、 前記制御電圧に応じて抵抗値を変化させる第１の抵抗手
   段を具備し、前記入力信号に応じて該第１の抵抗手段に
   電流を通流、遮断するスイッチ手段を備えた第１の抵抗
   可変手段と、前記第１及び第２端子間の電圧に応じて通
   流可能な電流を制限させる第２の抵抗手段を具備した第
   ２の抵抗可変手段を備え、前記制御電源の電圧或いは前
   記第１及び第２端子間の電圧のいずれか一方を前記第１
   の抵抗手段と前記第２の抵抗手段で分圧すると共に、該
   分圧された電圧を前記主電流の通流或いは遮断時に前記
   制御ゲート端子に印加することを特徴とする半導体素子
   の駆動装置。
2. 【請求項２】請求項１において、 前記第１の抵抗可変手段は、前記制御ゲート端子と前記
   第２端子間に接続される前記第１の抵抗手段と、前記入
   力信号に応じて該第１の抵抗手段に電流を通流、遮断す
   る前記スイッチ手段と、前記制御ゲート端子と前記第２
   端子間の電圧を検出する第１の電圧検出手段と、該第１
   の電圧検出手段の出力に応じて前記第１の抵抗手段の抵
   抗値を変化させる第１の抵抗制御手段とを備えたことを
   特徴とする半導体素子の駆動装置。
3. 【請求項３】請求項１において、 前記第１の抵抗手段は、前記制御ゲート端子と前記第２
   端子間に接続される抵抗器と、該抵抗器に並列に接続さ
   れる容量手段を備えたことを特徴とする半導体素子の駆
   動装置。
4. 【請求項４】請求項１から請求項３において、 前記第２の抵抗可変手段は、前記第１，第２端子間の電
   圧を検出する第２の電圧検出手段と、該第２の電圧検出
   手段の出力と予め設定した基準値の差を比較する増幅手
   段と、該増幅手段の出力に応じて前記第２の抵抗手段の
   抵抗値を変化させる第２の抵抗制御手段とを備えたこと
   を特徴とする半導体素子の駆動装置。
5. 【請求項５】請求項１から請求項３において、 前記第１及び第２端子間に接続されるツエナーダイオー
   ドを前記第２の抵抗手段として備え、前記第１の抵抗手
   段と前記ツエナーダイオードの端子間電圧で分圧された
   前記第１及び第２端子間の電圧を前記制御ゲート端子に
   印加することを特徴とする半導体素子の駆動装置。
6. 【請求項６】請求項４において、 前記増幅手段の出力を制限する制限手段を備えたことを
   特徴とする半導体素子の駆動装置。
7. 【請求項７】請求項２又は請求項４に記載した駆動装置
   の制御方法であって、 前記第１の抵抗制御手段の利得、又は前記増幅手段に具
   備する前記基準値、或いは前記第２の抵抗制御手段の利
   得の少なくとも１つを調整することにより、前記制御電
   圧の時間変化を所望する特性に制御することを特徴とす
   る半導体素子駆動装置の制御方法。
8. 【請求項８】制御ゲート端子と、主電流の入出力に係わ
   る第１及び第２端子を有すると共に、該第１，第２端子
   間にダイオードを具備する半導体素子に、制御電圧を印
   加或いは除去して前記主電流を通流或いは遮断する半導
   体素子の制御方法であって、 前記制御電圧を除去する過程において前記制御ゲート端
   子と前記第２端子間に具備した抵抗を所定の値まで増加
   させ、前記ダイオードの逆回復時に前記第１端子から前
   記制御ゲート端子に流れ込む変位電流と前記抵抗で生じ
   る電圧降下を、前記半導体素子のゲートしきい値電圧と
   同等な値にすることを特徴とする半導体素子の制御方
   法。
9. 【請求項９】電池を電源とし、該電池からコンデンサを
   経由して請求項４から６記載の駆動装置を備えた半導体
   素子に主電流を供給する際の制御方法であって、 前記コンデンサと前記半導体素子を含む閉回路内に存在
   する配線の寄生インダクタンスの合計値をＬ、前記コン
   デンサの静電容量をＣ、前記半導体素子が出力する主電
   流の瞬時値をＩ、該電流の実効値をＩav、前記電池の開
   路電圧をＶｂ、該電池の内部抵抗をＲｂ、前記増幅手段
   の基準値或いは前記ツエナーダイオードによって決まる
   前記半導体素子の電圧クランプ値をＶｃとして、前記半
   導体素子が電流を遮断する時間ｔｆを ｔｆ＝Ｌ×Ｉ／（Ｖｃ−Ｖｂ＋Ｒｂ×Ｉav） のように定め、前記主電流の瞬時最大値に対して前記時
   間ｔｆがＲｂ×Ｃで決まる時定数の１０％以下になるよ
   う前記基準値或いは前記ツエナーダイオードを設定する
   ことを特徴とする半導体素子駆動装置の制御方法。
10. 【請求項１０】請求項９において、 前記半導体素子が、それらが少なくとも２ケ直列に接続
    されるインバータ部を構成し、該インバータ部をＰＷＭ
    制御させるためにＰＷＭ信号発生部によって駆動装置に
    制御信号を供給し、前記ＰＷＭ信号発生部の出力に前記
    ｔｆより長い非ラップ時間を設けることを特徴とする半
    導体素子駆動装置の制御方法。