JPH10163838A - 電源装置、発光装置及び画像表示装置 - Google Patents
電源装置、発光装置及び画像表示装置Info
- Publication number
- JPH10163838A JPH10163838A JP31747396A JP31747396A JPH10163838A JP H10163838 A JPH10163838 A JP H10163838A JP 31747396 A JP31747396 A JP 31747396A JP 31747396 A JP31747396 A JP 31747396A JP H10163838 A JPH10163838 A JP H10163838A
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- capacitor
- fet
- gate
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Circuit Arrangements For Discharge Lamps (AREA)
- Dc-Dc Converters (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 スイッチング損失とスイッチングノイズの両
方を低減する。 【解決手段】 スイッチングパルスがゲート抵抗Ｒ１を
介してＦＥＴ（Ｑ）のゲートＧに印加されると、ゲート
−ソース間電圧ＶGSは、閾値Ｖthまで立ち上がる初期期
間では、スピードアップコンデンサＣ１と抵抗Ｒ２によ
り決まる時定数によりスピードアップコンデンサＣ１の
動作が制限されてゲート−ソース間電圧ＶGSの立ち上が
り 1が小さくなると共に、ゲート抵抗Ｒ１とコンデンサ
Ｃ２により決まる時定数に従って上昇する。ゲート−ソ
ース間電圧ＶGSが閾値Ｖthに到達してＦＥＴ（Ｑ）がオ
ンになると、スピードアップコンデンサＣ１が動作して
ゲート−ソース間電圧ＶGSが急速に立ち上がる。
方を低減する。 【解決手段】 スイッチングパルスがゲート抵抗Ｒ１を
介してＦＥＴ（Ｑ）のゲートＧに印加されると、ゲート
−ソース間電圧ＶGSは、閾値Ｖthまで立ち上がる初期期
間では、スピードアップコンデンサＣ１と抵抗Ｒ２によ
り決まる時定数によりスピードアップコンデンサＣ１の
動作が制限されてゲート−ソース間電圧ＶGSの立ち上が
り 1が小さくなると共に、ゲート抵抗Ｒ１とコンデンサ
Ｃ２により決まる時定数に従って上昇する。ゲート−ソ
ース間電圧ＶGSが閾値Ｖthに到達してＦＥＴ（Ｑ）がオ
ンになると、スピードアップコンデンサＣ１が動作して
ゲート−ソース間電圧ＶGSが急速に立ち上がる。
Description
【０００１】
【発明の属する技術分野】本発明は、パワーＭＯＳ−Ｆ
ＥＴをスイッチングする電源装置、発光装置及び画像表
示装置に関する。
ＥＴをスイッチングする電源装置、発光装置及び画像表
示装置に関する。
【０００２】
【従来の技術】ＦＥＴをスイッチング素子とする回路の
ノイズを低減する方法としては一般的なスナバ回路の他
に、図８に示すようにゲートＧに比較的大きな抵抗値の
抵抗Ｒ１を接続したり、図９に示すようにソースＳ側に
抵抗Ｒ４や微小インダクタンスＬ（例えばビーズコア）
を接続する方法が知られている。
ノイズを低減する方法としては一般的なスナバ回路の他
に、図８に示すようにゲートＧに比較的大きな抵抗値の
抵抗Ｒ１を接続したり、図９に示すようにソースＳ側に
抵抗Ｒ４や微小インダクタンスＬ（例えばビーズコア）
を接続する方法が知られている。
【０００３】図１０はゲートＧに抵抗Ｒ１を接続した構
成におけるゲート−ソース間電圧ＶGSと、ドレイン−ソ
ース間電圧ＶDSと、ドレイン電流ＩD と、スイッチング
損失を示している。駆動信号がゲート抵抗Ｒ１を介して
ＦＥＴ（Ｑ）のゲートＧに印加されると、ゲート−ソー
ス間電圧ＶGSが上昇して閾値ＶthになるとＦＥＴがオン
になり（図示 1）、ドレイン−ソース間電圧ＶDSが減少
すると共にドレイン電流ＩD が増加する。
成におけるゲート−ソース間電圧ＶGSと、ドレイン−ソ
ース間電圧ＶDSと、ドレイン電流ＩD と、スイッチング
損失を示している。駆動信号がゲート抵抗Ｒ１を介して
ＦＥＴ（Ｑ）のゲートＧに印加されると、ゲート−ソー
ス間電圧ＶGSが上昇して閾値ＶthになるとＦＥＴがオン
になり（図示 1）、ドレイン−ソース間電圧ＶDSが減少
すると共にドレイン電流ＩD が増加する。
【０００４】
【発明が解決しようとする課題】ところで、ＦＥＴのミ
ラー効果により、ＦＥＴがオンになるとゲート容量が増
加するので、ゲート−ソース間電圧ＶGSが図示 1のよう
に急峻に立ち上がった後、図示 2のように立ち上がりが
遅くなり、その後、図示 3のように徐々に立ち上がる。
したがって、この電圧ＶGSの変化によりゲート容量が３
段階に変化していることが判る。この内、閾値Ｖthを含
む傾き 1がスイッチングノイズを、 3がスイッチング損
失を左右する主要因である。
ラー効果により、ＦＥＴがオンになるとゲート容量が増
加するので、ゲート−ソース間電圧ＶGSが図示 1のよう
に急峻に立ち上がった後、図示 2のように立ち上がりが
遅くなり、その後、図示 3のように徐々に立ち上がる。
したがって、この電圧ＶGSの変化によりゲート容量が３
段階に変化していることが判る。この内、閾値Ｖthを含
む傾き 1がスイッチングノイズを、 3がスイッチング損
失を左右する主要因である。
【０００５】また、通常、オン後の電圧ＶGSの波形は、
図９に示すようにゲート抵抗Ｒ１に対してスピードアッ
プコンデンサＣ１を並列に接続することにより補正する
ことが行われるが、傾き 1が大きくなり、その結果、ス
イッチングノイズが増大するという問題点がある。一
方、（スピードアップコンデンサＣ１を用いずに）ゲー
ト抵抗Ｒ１の値を大きく設定して傾き 1を少なくし、ス
イッチングノイズを低減した場合、スイッチング周波数
が高い場合や、オンデューティ期間が短い場合には、ゲ
ート−ソース間電圧ＶGSが十分に上昇しないままにオフ
になるので、スイッチング損失が増大するという問題点
がある。
図９に示すようにゲート抵抗Ｒ１に対してスピードアッ
プコンデンサＣ１を並列に接続することにより補正する
ことが行われるが、傾き 1が大きくなり、その結果、ス
イッチングノイズが増大するという問題点がある。一
方、（スピードアップコンデンサＣ１を用いずに）ゲー
ト抵抗Ｒ１の値を大きく設定して傾き 1を少なくし、ス
イッチングノイズを低減した場合、スイッチング周波数
が高い場合や、オンデューティ期間が短い場合には、ゲ
ート−ソース間電圧ＶGSが十分に上昇しないままにオフ
になるので、スイッチング損失が増大するという問題点
がある。
【０００６】また、図９に示すようにソースＳに抵抗Ｒ
４を接続した構成では、ＦＥＴのスイッチング損失はそ
れ程、悪化しないが、抵抗Ｒ４自体が損失するという問
題点がある。また、ソースＳに微小インダクタンスＬを
接続した構成では、スイッチングが遅くなり、当然にス
イッチング損失が増大する。
４を接続した構成では、ＦＥＴのスイッチング損失はそ
れ程、悪化しないが、抵抗Ｒ４自体が損失するという問
題点がある。また、ソースＳに微小インダクタンスＬを
接続した構成では、スイッチングが遅くなり、当然にス
イッチング損失が増大する。
【０００７】ところで、ＯＨＰ等に用いられている発光
装置に対する伝播ノイズの規格は１種又はＡ種であり、
この規格の場合には比較的簡単な構成のノイズフィルタ
により対応することができる。これに対し、プロジェク
ション・テレビ等に用いられる発光装置に対する伝播ノ
イズの規格は２種又はＢ種である。プロジェクション・
テレビの場合、出力が２００〜４００Ｗ程度の回路が用
いられ、また、出力電流値も大きいので、伝播ノイズの
主要因であるスイッチングノイズも非常に大きい。
装置に対する伝播ノイズの規格は１種又はＡ種であり、
この規格の場合には比較的簡単な構成のノイズフィルタ
により対応することができる。これに対し、プロジェク
ション・テレビ等に用いられる発光装置に対する伝播ノ
イズの規格は２種又はＢ種である。プロジェクション・
テレビの場合、出力が２００〜４００Ｗ程度の回路が用
いられ、また、出力電流値も大きいので、伝播ノイズの
主要因であるスイッチングノイズも非常に大きい。
【０００８】従来の発光装置の電源装置では、ノイズフ
ィルタの強化、スイッチング速度を遅くする等により対
応している。しかしながら、ノイズフィルタを強化する
方法は必要であるが、ノイズ源を減少させるという本質
から外れている。また、スイッチング速度を遅くする方
法は、スイッチング損失を大幅に増大させ、回路効率を
悪化させるという問題点がある。
ィルタの強化、スイッチング速度を遅くする等により対
応している。しかしながら、ノイズフィルタを強化する
方法は必要であるが、ノイズ源を減少させるという本質
から外れている。また、スイッチング速度を遅くする方
法は、スイッチング損失を大幅に増大させ、回路効率を
悪化させるという問題点がある。
【０００９】本発明は上記従来の問題点に鑑み、スイッ
チング損失とスイッチングノイズの両方を低減すること
ができる電源装置、発光装置及び画像表示装置を提供す
ることを目的とする。
チング損失とスイッチングノイズの両方を低減すること
ができる電源装置、発光装置及び画像表示装置を提供す
ることを目的とする。
【００１０】
【課題を解決するための手段】請求項１記載の発明は上
記目的を達成するために、パワーＭＯＳ−ＦＥＴをスイ
ッチングする電源装置であって、前記ＦＥＴのゲートに
直列に接続された第１の抵抗と、前記第１の抵抗に対し
て並列に接続された第１のコンデンサ及び第２の抵抗の
直列回路と、前記ＦＥＴのゲート−ソース間に接続され
た第１のダイオード及び第２のコンデンサを有し、第２
のコンデンサの充電電流経路をゲートよりソース方向に
制限することを特徴とする電源装置である。上記構成に
より、駆動信号が第１の抵抗を介してＦＥＴのゲートＧ
に印加されると、ＦＥＴのゲート−ソース間電圧ＶGS
は、閾値Ｖthまで立ち上がる初期期間では、第１のコン
デンサ及び第２の抵抗により決まる時定数により第１の
コンデンサの動作が制限されて第１の抵抗及び第２のコ
ンデンサにより決まる時定数に従って上昇する。その結
果、ゲート−ソース間電圧ＶGSが閾値Ｖthを通過する際
の傾きが小さくなる。一方、ＦＥＴのオン後は第１のコ
ンデンサがスピードアップコンデンサとして働き、電圧
ＶGSの傾きが大きくなるので、スイッチング損失とスイ
ッチングノイズの両方を低減することができる。
記目的を達成するために、パワーＭＯＳ−ＦＥＴをスイ
ッチングする電源装置であって、前記ＦＥＴのゲートに
直列に接続された第１の抵抗と、前記第１の抵抗に対し
て並列に接続された第１のコンデンサ及び第２の抵抗の
直列回路と、前記ＦＥＴのゲート−ソース間に接続され
た第１のダイオード及び第２のコンデンサを有し、第２
のコンデンサの充電電流経路をゲートよりソース方向に
制限することを特徴とする電源装置である。上記構成に
より、駆動信号が第１の抵抗を介してＦＥＴのゲートＧ
に印加されると、ＦＥＴのゲート−ソース間電圧ＶGS
は、閾値Ｖthまで立ち上がる初期期間では、第１のコン
デンサ及び第２の抵抗により決まる時定数により第１の
コンデンサの動作が制限されて第１の抵抗及び第２のコ
ンデンサにより決まる時定数に従って上昇する。その結
果、ゲート−ソース間電圧ＶGSが閾値Ｖthを通過する際
の傾きが小さくなる。一方、ＦＥＴのオン後は第１のコ
ンデンサがスピードアップコンデンサとして働き、電圧
ＶGSの傾きが大きくなるので、スイッチング損失とスイ
ッチングノイズの両方を低減することができる。
【００１１】請求項２記載の発明は、請求項１記載の電
源装置において前記第１のダイオードまたは第２のコン
デンサ及び第１の抵抗と閉路を成すように第３の抵抗を
接続し、前記第３の抵抗を介して前記第２のコンデンサ
を放電させることを特徴とする。上記構成により、ＦＥ
Ｔがオフになると、第２のコンデンサに充電されている
電荷が第３の抵抗を介して放電され、ＦＥＴのオフ時の
ゲート電荷の引抜きを妨害しない。
源装置において前記第１のダイオードまたは第２のコン
デンサ及び第１の抵抗と閉路を成すように第３の抵抗を
接続し、前記第３の抵抗を介して前記第２のコンデンサ
を放電させることを特徴とする。上記構成により、ＦＥ
Ｔがオフになると、第２のコンデンサに充電されている
電荷が第３の抵抗を介して放電され、ＦＥＴのオフ時の
ゲート電荷の引抜きを妨害しない。
【００１２】請求項３記載の発明は、請求項１記載の電
源装置において前記第１のダイオードまたは第２のコン
デンサ及び第１の抵抗と閉路を成すように第３の抵抗及
び第２のダイオードの直列回路を接続し、前記第３の抵
抗及び第２のダイオードを介して前記第２のコンデンサ
を放電させることを特徴とする。上記構成により、ＦＥ
Ｔがオフになると第２のコンデンサに充電されている電
荷が第３の抵抗を介して放電され、ＦＥＴのオフ時のゲ
ート電荷の引抜きを妨害しない。
源装置において前記第１のダイオードまたは第２のコン
デンサ及び第１の抵抗と閉路を成すように第３の抵抗及
び第２のダイオードの直列回路を接続し、前記第３の抵
抗及び第２のダイオードを介して前記第２のコンデンサ
を放電させることを特徴とする。上記構成により、ＦＥ
Ｔがオフになると第２のコンデンサに充電されている電
荷が第３の抵抗を介して放電され、ＦＥＴのオフ時のゲ
ート電荷の引抜きを妨害しない。
【００１３】請求項４記載の発明は、請求項１記載の電
源装置において前記第１のダイオードまたは第２のコン
デンサと並列に第３の抵抗を接続し、前記第３の抵抗を
介して前記第２のコンデンサを放電させることを特徴と
する。上記構成により、ＦＥＴがオフになると、第２の
コンデンサに充電されている電荷が第３の抵抗を介して
放電され、ＦＥＴのオフ時のゲート電荷の引抜きを妨害
しない。
源装置において前記第１のダイオードまたは第２のコン
デンサと並列に第３の抵抗を接続し、前記第３の抵抗を
介して前記第２のコンデンサを放電させることを特徴と
する。上記構成により、ＦＥＴがオフになると、第２の
コンデンサに充電されている電荷が第３の抵抗を介して
放電され、ＦＥＴのオフ時のゲート電荷の引抜きを妨害
しない。
【００１４】請求項５記載の発明は、請求項１乃至４の
いずれかに記載の電源装置において前記第１の抵抗と並
列に第３のダイオードを前記ＦＥＴのゲート電荷を引き
抜く方向に接続したことを特徴とする。上記構成によ
り、ＦＥＴがオフになると、第２のコンデンサに充電さ
れている電荷がダイオード及び第３の抵抗を介して放電
され、ＦＥＴのオフ時のゲート電荷の引抜きを妨害しな
い。
いずれかに記載の電源装置において前記第１の抵抗と並
列に第３のダイオードを前記ＦＥＴのゲート電荷を引き
抜く方向に接続したことを特徴とする。上記構成によ
り、ＦＥＴがオフになると、第２のコンデンサに充電さ
れている電荷がダイオード及び第３の抵抗を介して放電
され、ＦＥＴのオフ時のゲート電荷の引抜きを妨害しな
い。
【００１５】請求項６記載の発明は、請求項１乃至５の
いずれかに記載の電源装置において前記第１のダイオー
ド及び第２のコンデンサの直列回路と前記ＦＥＴソース
間に第４の抵抗を挿入し、前記第４の抵抗に前記ＦＥＴ
のソース電流が流れるように構成したことを特徴とす
る。上記構成により、ＦＥＴがオフになると、第２のコ
ンデンサに充電されている電荷がダイオード及び第３の
抵抗を介して放電され、ＦＥＴのオフ時のゲート電荷の
引抜きを妨害しない。
いずれかに記載の電源装置において前記第１のダイオー
ド及び第２のコンデンサの直列回路と前記ＦＥＴソース
間に第４の抵抗を挿入し、前記第４の抵抗に前記ＦＥＴ
のソース電流が流れるように構成したことを特徴とす
る。上記構成により、ＦＥＴがオフになると、第２のコ
ンデンサに充電されている電荷がダイオード及び第３の
抵抗を介して放電され、ＦＥＴのオフ時のゲート電荷の
引抜きを妨害しない。
【００１６】請求項７記載の発明は、請求項１乃至５の
いずれかに記載の電源装置において前記第１のダイオー
ド及び第２のコンデンサの直列回路と前記ＦＥＴソース
間にインダクタンスを挿入し、前記インダクタンスに前
記ＦＥＴのソース電流が流れるように構成したことを特
徴とする。上記構成により、ＦＥＴがオフになると、第
２のコンデンサに充電されている電荷がダイオード及び
第３の抵抗を介して放電され、ＦＥＴのオフ時のゲート
電荷の引抜きを妨害しない。
いずれかに記載の電源装置において前記第１のダイオー
ド及び第２のコンデンサの直列回路と前記ＦＥＴソース
間にインダクタンスを挿入し、前記インダクタンスに前
記ＦＥＴのソース電流が流れるように構成したことを特
徴とする。上記構成により、ＦＥＴがオフになると、第
２のコンデンサに充電されている電荷がダイオード及び
第３の抵抗を介して放電され、ＦＥＴのオフ時のゲート
電荷の引抜きを妨害しない。
【００１７】請求項８記載の発明は、請求項１乃至７の
いずれか１つに記載の電源装置において前記第２のコン
デンサの容量は、放電時間が前記ＦＥＴのスイッチング
の最大デューティにおけるオフ時間より短くなるように
構成されていることを特徴とする。上記構成により、Ｆ
ＥＴがオフになると、第２のコンデンサに充電されてい
る電荷がダイオード及び第３の抵抗を介して放電され、
ＦＥＴのオフ時のゲート電荷の引抜きを妨害しない。
いずれか１つに記載の電源装置において前記第２のコン
デンサの容量は、放電時間が前記ＦＥＴのスイッチング
の最大デューティにおけるオフ時間より短くなるように
構成されていることを特徴とする。上記構成により、Ｆ
ＥＴがオフになると、第２のコンデンサに充電されてい
る電荷がダイオード及び第３の抵抗を介して放電され、
ＦＥＴのオフ時のゲート電荷の引抜きを妨害しない。
【００１８】請求項９記載の発明は、請求項１乃至８の
いずれか１つに記載の電源装置において前記第２のコン
デンサの容量は、放電時間が前記ＦＥＴのスイッチング
のオフ時間より長く、且つ０〜１μｓｅｃ程度重なるよ
うに構成されていることを特徴とする。上記構成によ
り、ＦＥＴがオフになると、第２のコンデンサに充電さ
れている電荷がダイオード及び第３の抵抗を介して放電
され、ＦＥＴのオフ時のゲート電荷の引抜きを妨害しな
い。
いずれか１つに記載の電源装置において前記第２のコン
デンサの容量は、放電時間が前記ＦＥＴのスイッチング
のオフ時間より長く、且つ０〜１μｓｅｃ程度重なるよ
うに構成されていることを特徴とする。上記構成によ
り、ＦＥＴがオフになると、第２のコンデンサに充電さ
れている電荷がダイオード及び第３の抵抗を介して放電
され、ＦＥＴのオフ時のゲート電荷の引抜きを妨害しな
い。
【００１９】請求項１０記載の発明は、請求項１乃至９
のいずれか１つに記載の電源装置と、前記電源装置によ
り発光する発光手段とを有する発光装置である。上記構
成により、スイッチング損失とスイッチングノイズの両
方を低減することができる発光装置を実現することがで
きる。
のいずれか１つに記載の電源装置と、前記電源装置によ
り発光する発光手段とを有する発光装置である。上記構
成により、スイッチング損失とスイッチングノイズの両
方を低減することができる発光装置を実現することがで
きる。
【００２０】請求項１１記載の発明は、請求項１０記載
の発光装置により画像を表示することを特徴とする画像
表示装置である。上記構成により、スイッチング損失と
スイッチングノイズの両方を低減することができる画像
表示装置を実現することができる。
の発光装置により画像を表示することを特徴とする画像
表示装置である。上記構成により、スイッチング損失と
スイッチングノイズの両方を低減することができる画像
表示装置を実現することができる。
【００２１】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。図１は本発明に係る電源装置の一
実施形態とその変形例の要部であるＦＥＴ駆動回路を示
す回路図、図２は図１のＦＥＴ駆動回路における主要波
形を示す波形図、図３は図１のＦＥＴ駆動回路を電源装
置とする発光装置を示す回路図である。
施の形態を説明する。図１は本発明に係る電源装置の一
実施形態とその変形例の要部であるＦＥＴ駆動回路を示
す回路図、図２は図１のＦＥＴ駆動回路における主要波
形を示す波形図、図３は図１のＦＥＴ駆動回路を電源装
置とする発光装置を示す回路図である。
【００２２】図１（ａ）において、抵抗Ｒ１の一端には
ＦＥＴ（Ｑ）に対するスイッチングパルスが印加され、
抵抗Ｒ１の他端はＦＥＴ（Ｑ）のゲートＧに接続されて
いる。また、抵抗Ｒ１の一端にはスピードアップコンデ
ンサＣ１の一端と抵抗Ｒ３の一端に接続され、スピード
アップコンデンサＣ１の他端は抵抗Ｒ２の一端に接続さ
れている。抵抗Ｒ２の他端はゲート抵抗Ｒ１の他端と、
ＦＥＴ（Ｑ）のゲートＧとダイオードＤ１のアノードに
接続され、ダイオードＤ１のカソードは抵抗Ｒ３の他端
とコンデンサＣ２の一端に接続されている。コンデンサ
Ｃ２の他端はＦＥＴ（Ｑ）のソースに接続され、また、
ＦＥＴ（Ｑ）のドレインには電源電圧が印加される。ま
た、抵抗Ｒ３》ゲート抵抗Ｒ１になるように構成されて
いる。
ＦＥＴ（Ｑ）に対するスイッチングパルスが印加され、
抵抗Ｒ１の他端はＦＥＴ（Ｑ）のゲートＧに接続されて
いる。また、抵抗Ｒ１の一端にはスピードアップコンデ
ンサＣ１の一端と抵抗Ｒ３の一端に接続され、スピード
アップコンデンサＣ１の他端は抵抗Ｒ２の一端に接続さ
れている。抵抗Ｒ２の他端はゲート抵抗Ｒ１の他端と、
ＦＥＴ（Ｑ）のゲートＧとダイオードＤ１のアノードに
接続され、ダイオードＤ１のカソードは抵抗Ｒ３の他端
とコンデンサＣ２の一端に接続されている。コンデンサ
Ｃ２の他端はＦＥＴ（Ｑ）のソースに接続され、また、
ＦＥＴ（Ｑ）のドレインには電源電圧が印加される。ま
た、抵抗Ｒ３》ゲート抵抗Ｒ１になるように構成されて
いる。
【００２３】このような構成において、スイッチングパ
ルスがゲート抵抗Ｒ１を介してＦＥＴ（Ｑ）のゲートＧ
に印加されると、図２に示すようにゲート−ソース間電
圧ＶGSは、閾値Ｖthまで立ち上がる初期期間では、スピ
ードアップコンデンサＣ１と抵抗Ｒ２により決まる時定
数によりスピードアップコンデンサＣ１の動作が制限さ
れてゲート−ソース間電圧ＶGSの立ち上がり 1’が従来
例 1より小さくなると共に、ゲート抵抗Ｒ１とコンデン
サＣ２により決まる時定数に従って上昇し、ゲート−ソ
ース間電圧ＶGSが閾値ＶthになるとＦＥＴ（Ｑ）がオン
になる。
ルスがゲート抵抗Ｒ１を介してＦＥＴ（Ｑ）のゲートＧ
に印加されると、図２に示すようにゲート−ソース間電
圧ＶGSは、閾値Ｖthまで立ち上がる初期期間では、スピ
ードアップコンデンサＣ１と抵抗Ｒ２により決まる時定
数によりスピードアップコンデンサＣ１の動作が制限さ
れてゲート−ソース間電圧ＶGSの立ち上がり 1’が従来
例 1より小さくなると共に、ゲート抵抗Ｒ１とコンデン
サＣ２により決まる時定数に従って上昇し、ゲート−ソ
ース間電圧ＶGSが閾値ＶthになるとＦＥＴ（Ｑ）がオン
になる。
【００２４】そして、ＦＥＴ（Ｑ）がオンになると、ス
ピードアップコンデンサＣ１が動作してゲート−ソース
間電圧ＶGSが従来例 3より急速に立ち上がる（図示
3’）。したがって、ゲート−ソース間電圧ＶGSが閾値
Ｖthまで立ち上がる傾き 1’が従来例 1より小さくなる
と共にオン後の傾き 3’が従来例 3より大きくなるの
で、スイッチング損失とスイッチングノイズの両方を低
減することができる。また、ＦＥＴ（Ｑ）がオフになる
と、コンデンサＣ２に充電されている電荷は抵抗Ｒ３を
介して徐々に放電され、したがって、ＦＥＴ（Ｑ）のゲ
ート電荷を引き抜く電流を阻害しない。また、図１
（ｂ）に示すようにダイオードＤ１とコンデンサＣ２の
接続位置を入れ換えてもよい。
ピードアップコンデンサＣ１が動作してゲート−ソース
間電圧ＶGSが従来例 3より急速に立ち上がる（図示
3’）。したがって、ゲート−ソース間電圧ＶGSが閾値
Ｖthまで立ち上がる傾き 1’が従来例 1より小さくなる
と共にオン後の傾き 3’が従来例 3より大きくなるの
で、スイッチング損失とスイッチングノイズの両方を低
減することができる。また、ＦＥＴ（Ｑ）がオフになる
と、コンデンサＣ２に充電されている電荷は抵抗Ｒ３を
介して徐々に放電され、したがって、ＦＥＴ（Ｑ）のゲ
ート電荷を引き抜く電流を阻害しない。また、図１
（ｂ）に示すようにダイオードＤ１とコンデンサＣ２の
接続位置を入れ換えてもよい。
【００２５】ここで、図１に示すＦＥＴ駆動回路では、
スイッチング損失を少なくするために、コンデンサＣ２
の容量は、その放電時間がＦＥＴ（Ｑ）のスイッチング
周波数の最大デューティにおけるオフ時間より短くなる
ように構成されているか、又はＦＥＴ（Ｑ）のオフ時間
より長くても０〜１μｓｅｃ程度重なるように構成され
ている。
スイッチング損失を少なくするために、コンデンサＣ２
の容量は、その放電時間がＦＥＴ（Ｑ）のスイッチング
周波数の最大デューティにおけるオフ時間より短くなる
ように構成されているか、又はＦＥＴ（Ｑ）のオフ時間
より長くても０〜１μｓｅｃ程度重なるように構成され
ている。
【００２６】図３に示す発光装置は一例としてメタルハ
ライドランプ点灯回路を示し、破線で示す回路が図１の
ＦＥＴ駆動回路１を示している。直流電源Ｅは例えば商
用電源を整流して平滑化する回路で構成され、＋側がＦ
ＥＴ（Ｑ）のドレインＳに接続されている。直流電源Ｅ
の両端には上記ＦＥＴ駆動回路及びスイッチングパルス
生成用のトランジスタＱ１１、トランスＴ及びダイオー
ドＤ１１が接続され、トランジスタＱ１１がオン、オフ
制御されると、スイッチングパルスがトランスＴの２次
巻線側からゲート抵抗Ｒ１を介してＦＥＴ（Ｑ）のゲー
トＧに印加される。
ライドランプ点灯回路を示し、破線で示す回路が図１の
ＦＥＴ駆動回路１を示している。直流電源Ｅは例えば商
用電源を整流して平滑化する回路で構成され、＋側がＦ
ＥＴ（Ｑ）のドレインＳに接続されている。直流電源Ｅ
の両端には上記ＦＥＴ駆動回路及びスイッチングパルス
生成用のトランジスタＱ１１、トランスＴ及びダイオー
ドＤ１１が接続され、トランジスタＱ１１がオン、オフ
制御されると、スイッチングパルスがトランスＴの２次
巻線側からゲート抵抗Ｒ１を介してＦＥＴ（Ｑ）のゲー
トＧに印加される。
【００２７】また、ＦＥＴ（Ｑ）によりオン、オフされ
た信号はダイオードＤ１２、チョークコイルＬ及び平滑
コンデンサＣ１１により平滑化され、ランプ駆動回路２
を介してメタルハライドランプ３に印加される。ランプ
駆動回路２は始動用高圧パルス発生回路のみ、又は極性
反転回路及び始動用高圧パルス発生回路により構成され
る。このような回路は例えばプロジェクションＴＶのよ
うな画像表示装置の光源として用いることができる。こ
のようなＦＥＴ駆動回路１を用いた電源装置、発光装置
及び画像表示装置によれば、スイッチング損失を最小限
に抑えることができるとともにスイッチングノイズを低
減することができ、その結果、伝播ノイズに見られる１
０〜３０ＭＨｚのピークを大幅に低減することができ
る。
た信号はダイオードＤ１２、チョークコイルＬ及び平滑
コンデンサＣ１１により平滑化され、ランプ駆動回路２
を介してメタルハライドランプ３に印加される。ランプ
駆動回路２は始動用高圧パルス発生回路のみ、又は極性
反転回路及び始動用高圧パルス発生回路により構成され
る。このような回路は例えばプロジェクションＴＶのよ
うな画像表示装置の光源として用いることができる。こ
のようなＦＥＴ駆動回路１を用いた電源装置、発光装置
及び画像表示装置によれば、スイッチング損失を最小限
に抑えることができるとともにスイッチングノイズを低
減することができ、その結果、伝播ノイズに見られる１
０〜３０ＭＨｚのピークを大幅に低減することができ
る。
【００２８】図４に示す第２の実施形態では、図１に示
すＦＥＴ駆動回路１においてゲート抵抗Ｒ１と並列にダ
イオードＤ３が逆方向に接続されている。このようにダ
イオードＤ３を逆方向に設けることにより、ＦＥＴ
（Ｑ）のオフ時にゲート電荷をダイオードＤ３を介して
ゲート抵抗Ｒ１の一端側に引き抜くことができる。
すＦＥＴ駆動回路１においてゲート抵抗Ｒ１と並列にダ
イオードＤ３が逆方向に接続されている。このようにダ
イオードＤ３を逆方向に設けることにより、ＦＥＴ
（Ｑ）のオフ時にゲート電荷をダイオードＤ３を介して
ゲート抵抗Ｒ１の一端側に引き抜くことができる。
【００２９】図５（ａ）に示す第３の実施形態では、図
１に示すＦＥＴ駆動回路１において抵抗Ｒ３がコンデン
サＣ２に並列に接続されている。ここで、図１に示すＦ
ＥＴ駆動回路１ではＦＥＴ（Ｑ）がオフになると、コン
デンサＣ２に充電されている電荷は抵抗Ｒ３を介してゲ
ート抵抗Ｒ１の一端側に放電されるが、図５に示す第３
の実施形態では、ソースＳ側に放電される。
１に示すＦＥＴ駆動回路１において抵抗Ｒ３がコンデン
サＣ２に並列に接続されている。ここで、図１に示すＦ
ＥＴ駆動回路１ではＦＥＴ（Ｑ）がオフになると、コン
デンサＣ２に充電されている電荷は抵抗Ｒ３を介してゲ
ート抵抗Ｒ１の一端側に放電されるが、図５に示す第３
の実施形態では、ソースＳ側に放電される。
【００３０】また、第３の実施形態の変形例として、図
５（ｂ）に示すようにダイオードＤ１とコンデンサＣ２
の接続位置を入れ換えて抵抗Ｒ３をダイオードＤ１の両
端に並列に接続してもよく、また、図５（ｃ）に示すよ
うに単に抵抗Ｒ３をダイオードＤ１の両端に並列に接続
してもよく、更に、図５（ｄ）に示すようにダイオード
Ｄ１とコンデンサＣ２の接続位置を入れ換えて抵抗Ｒ３
をコンデンサＣ２の両端に並列に接続してもよい。
５（ｂ）に示すようにダイオードＤ１とコンデンサＣ２
の接続位置を入れ換えて抵抗Ｒ３をダイオードＤ１の両
端に並列に接続してもよく、また、図５（ｃ）に示すよ
うに単に抵抗Ｒ３をダイオードＤ１の両端に並列に接続
してもよく、更に、図５（ｄ）に示すようにダイオード
Ｄ１とコンデンサＣ２の接続位置を入れ換えて抵抗Ｒ３
をコンデンサＣ２の両端に並列に接続してもよい。
【００３１】図６（ａ）に示す第４の実施形態では、図
１に示すＦＥＴ駆動回路１において抵抗Ｒ３に対してダ
イオードＤ２が直列に且つ逆方向に接続されている。こ
の場合には、図１に示すＦＥＴ駆動回路１と同様に、Ｆ
ＥＴ（Ｑ）がオフになるとコンデンサＣ２に充電されて
いる電荷が抵抗Ｒ３、ダイオードＤ２を介してゲート抵
抗Ｒ１の一端側に放電される。したがって、この場合に
は抵抗Ｒ３≧ゲート抵抗Ｒ１で構成することができる。
また、図６（ｂ）に示すようにダイオードＤ１とコンデ
ンサＣ２の接続位置を入れ換えてもよい。
１に示すＦＥＴ駆動回路１において抵抗Ｒ３に対してダ
イオードＤ２が直列に且つ逆方向に接続されている。こ
の場合には、図１に示すＦＥＴ駆動回路１と同様に、Ｆ
ＥＴ（Ｑ）がオフになるとコンデンサＣ２に充電されて
いる電荷が抵抗Ｒ３、ダイオードＤ２を介してゲート抵
抗Ｒ１の一端側に放電される。したがって、この場合に
は抵抗Ｒ３≧ゲート抵抗Ｒ１で構成することができる。
また、図６（ｂ）に示すようにダイオードＤ１とコンデ
ンサＣ２の接続位置を入れ換えてもよい。
【００３２】図７（ａ）に示す第５の実施形態では、図
１に示すＦＥＴ駆動回路１においてソース側に抵抗Ｒ４
が追加され、抵抗Ｒ４によりＦＥＴ（Ｑ）のオフ時のノ
イズを低減することができる。また、図７（ｂ）に示す
ように抵抗Ｒ４の代わりにインダクタンスＬを挿入して
もよい。
１に示すＦＥＴ駆動回路１においてソース側に抵抗Ｒ４
が追加され、抵抗Ｒ４によりＦＥＴ（Ｑ）のオフ時のノ
イズを低減することができる。また、図７（ｂ）に示す
ように抵抗Ｒ４の代わりにインダクタンスＬを挿入して
もよい。
【００３３】
【発明の効果】以上説明したように請求項１記載の発明
によれば、パワーＭＯＳ−ＦＥＴゲートに直列に接続さ
れた第１の抵抗と、前記第１の抵抗に対して並列に接続
された第１のコンデンサ及び第２の抵抗の直列回路と、
前記ＦＥＴのゲート−ソース間に接続された第１のダイ
オード及び第２のコンデンサを有し、第２のコンデンサ
の充電電流経路をゲートよりソース方向に制限するよう
に構成したので、駆動信号が第１の抵抗を介してＦＥＴ
のゲートＧに印加されると、ＦＥＴのゲート−ソース間
電圧ＶGSは、閾値Ｖthまで立ち上がる初期期間では、第
１のコンデンサ及び第２の抵抗により決まる時定数によ
り第１のコンデンサの動作が制限されて第１の抵抗及び
第２のコンデンサにより決まる時定数に従って上昇す
る。その結果、ゲート−ソース間電圧ＶGSが閾値Ｖthを
通過する際の傾きが小さくなる。一方、ＦＥＴのオン後
は第１のコンデンサがスピードアップコンデンサとして
働き、電圧ＶGSの傾きが大きくなるので、スイッチング
損失とスイッチングノイズの両方を低減することができ
る。
によれば、パワーＭＯＳ−ＦＥＴゲートに直列に接続さ
れた第１の抵抗と、前記第１の抵抗に対して並列に接続
された第１のコンデンサ及び第２の抵抗の直列回路と、
前記ＦＥＴのゲート−ソース間に接続された第１のダイ
オード及び第２のコンデンサを有し、第２のコンデンサ
の充電電流経路をゲートよりソース方向に制限するよう
に構成したので、駆動信号が第１の抵抗を介してＦＥＴ
のゲートＧに印加されると、ＦＥＴのゲート−ソース間
電圧ＶGSは、閾値Ｖthまで立ち上がる初期期間では、第
１のコンデンサ及び第２の抵抗により決まる時定数によ
り第１のコンデンサの動作が制限されて第１の抵抗及び
第２のコンデンサにより決まる時定数に従って上昇す
る。その結果、ゲート−ソース間電圧ＶGSが閾値Ｖthを
通過する際の傾きが小さくなる。一方、ＦＥＴのオン後
は第１のコンデンサがスピードアップコンデンサとして
働き、電圧ＶGSの傾きが大きくなるので、スイッチング
損失とスイッチングノイズの両方を低減することができ
る。
【００３４】請求項２記載の発明によれば、第１のダイ
オードまたは第２のコンデンサ及び第１の抵抗と閉路を
成すように第３の抵抗を接続し、第３の抵抗を介して第
２のコンデンサを放電させるので、ＦＥＴがオフになる
と、第２のコンデンサに充電されている電荷が第３の抵
抗を介して放電され、ＦＥＴのオフ時のゲート電荷の引
抜きを妨害しない。
オードまたは第２のコンデンサ及び第１の抵抗と閉路を
成すように第３の抵抗を接続し、第３の抵抗を介して第
２のコンデンサを放電させるので、ＦＥＴがオフになる
と、第２のコンデンサに充電されている電荷が第３の抵
抗を介して放電され、ＦＥＴのオフ時のゲート電荷の引
抜きを妨害しない。
【００３５】請求項３記載の発明によれば、第１のダイ
オードまたは第２のコンデンサ及び第１の抵抗と閉路を
成すように第３の抵抗及び第２のダイオードの直列回路
を接続し、第３の抵抗及び第２のダイオードを介して第
２のコンデンサを放電させるので、ＦＥＴがオフになる
と第２のコンデンサに充電されている電荷が第３の抵抗
を介して放電され、ＦＥＴのオフ時のゲート電荷の引抜
きを妨害しない。
オードまたは第２のコンデンサ及び第１の抵抗と閉路を
成すように第３の抵抗及び第２のダイオードの直列回路
を接続し、第３の抵抗及び第２のダイオードを介して第
２のコンデンサを放電させるので、ＦＥＴがオフになる
と第２のコンデンサに充電されている電荷が第３の抵抗
を介して放電され、ＦＥＴのオフ時のゲート電荷の引抜
きを妨害しない。
【００３６】請求項４記載の発明によれば、第１のダイ
オードまたは第２のコンデンサと並列に第３の抵抗を接
続し、第３の抵抗を介して第２のコンデンサを放電させ
るので、ＦＥＴがオフになると、第２のコンデンサに充
電されている電荷が第３の抵抗を介して放電され、ＦＥ
Ｔのオフ時のゲート電荷の引抜きを妨害しない。
オードまたは第２のコンデンサと並列に第３の抵抗を接
続し、第３の抵抗を介して第２のコンデンサを放電させ
るので、ＦＥＴがオフになると、第２のコンデンサに充
電されている電荷が第３の抵抗を介して放電され、ＦＥ
Ｔのオフ時のゲート電荷の引抜きを妨害しない。
【００３７】請求項５記載の発明によれば、第１の抵抗
と並列に第３のダイオードをＦＥＴのゲート電荷を引き
抜く方向に接続したので、ＦＥＴがオフになると、第２
のコンデンサに充電されている電荷がダイオード及び第
３の抵抗を介して放電され、ＦＥＴのオフ時のゲート電
荷の引抜きを妨害しない。
と並列に第３のダイオードをＦＥＴのゲート電荷を引き
抜く方向に接続したので、ＦＥＴがオフになると、第２
のコンデンサに充電されている電荷がダイオード及び第
３の抵抗を介して放電され、ＦＥＴのオフ時のゲート電
荷の引抜きを妨害しない。
【００３８】請求項６記載の発明によれば、第１のダイ
オード及び第２のコンデンサの直列回路とＦＥＴソース
間に第４の抵抗を挿入し、第４の抵抗にＦＥＴのソース
電流が流れるように構成したので、ＦＥＴがオフになる
と、第２のコンデンサに充電されている電荷がダイオー
ド及び第３の抵抗を介して放電され、ＦＥＴのオフ時の
ゲート電荷の引抜きを妨害しない。
オード及び第２のコンデンサの直列回路とＦＥＴソース
間に第４の抵抗を挿入し、第４の抵抗にＦＥＴのソース
電流が流れるように構成したので、ＦＥＴがオフになる
と、第２のコンデンサに充電されている電荷がダイオー
ド及び第３の抵抗を介して放電され、ＦＥＴのオフ時の
ゲート電荷の引抜きを妨害しない。
【００３９】請求項７記載の発明によれば、第１のダイ
オード及び第２のコンデンサの直列回路とＦＥＴソース
間にインダクタンスを挿入し、インダクタンスにＦＥＴ
のソース電流が流れるように構成したので、ＦＥＴがオ
フになると、第２のコンデンサに充電されている電荷が
ダイオード及び第３の抵抗を介して放電され、ＦＥＴの
オフ時のゲート電荷の引抜きを妨害しない。
オード及び第２のコンデンサの直列回路とＦＥＴソース
間にインダクタンスを挿入し、インダクタンスにＦＥＴ
のソース電流が流れるように構成したので、ＦＥＴがオ
フになると、第２のコンデンサに充電されている電荷が
ダイオード及び第３の抵抗を介して放電され、ＦＥＴの
オフ時のゲート電荷の引抜きを妨害しない。
【００４０】請求項８記載の発明によれば、第２のコン
デンサの容量は、放電時間が前記ＦＥＴのスイッチング
の最大デューティにおけるオフ時間より短くなるように
構成されているので、ＦＥＴがオフになると、第２のコ
ンデンサに充電されている電荷がダイオード及び第３の
抵抗を介して放電され、ＦＥＴのオフ時のゲート電荷の
引抜きを妨害しない。
デンサの容量は、放電時間が前記ＦＥＴのスイッチング
の最大デューティにおけるオフ時間より短くなるように
構成されているので、ＦＥＴがオフになると、第２のコ
ンデンサに充電されている電荷がダイオード及び第３の
抵抗を介して放電され、ＦＥＴのオフ時のゲート電荷の
引抜きを妨害しない。
【００４１】請求項９記載の発明によれば、第２のコン
デンサの容量は、放電時間が前記ＦＥＴのスイッチング
のオフ時間より長く、且つ０〜１μｓｅｃ程度重なるよ
うに構成されているので、ＦＥＴがオフになると、第２
のコンデンサに充電されている電荷がダイオード及び第
３の抵抗を介して放電され、ＦＥＴのオフ時のゲート電
荷の引抜きを妨害しない。
デンサの容量は、放電時間が前記ＦＥＴのスイッチング
のオフ時間より長く、且つ０〜１μｓｅｃ程度重なるよ
うに構成されているので、ＦＥＴがオフになると、第２
のコンデンサに充電されている電荷がダイオード及び第
３の抵抗を介して放電され、ＦＥＴのオフ時のゲート電
荷の引抜きを妨害しない。
【００４２】請求項１０記載の発明によれば、スイッチ
ング損失とスイッチングノイズの両方を低減することが
できる発光装置を実現することができる。
ング損失とスイッチングノイズの両方を低減することが
できる発光装置を実現することができる。
【００４３】請求項１１記載の発明によれば、スイッチ
ング損失とスイッチングノイズの両方を低減することが
できる画像表示装置を実現することができる。
ング損失とスイッチングノイズの両方を低減することが
できる画像表示装置を実現することができる。
【図１】本発明に係る電源装置の一実施形態とその変形
例の要部であるＦＥＴ駆動回路を示す回路図である。
例の要部であるＦＥＴ駆動回路を示す回路図である。
【図２】図１のＦＥＴ駆動回路における主要波形を示す
波形図である。
波形図である。
【図３】図１のＦＥＴ駆動回路を電源装置とする発光装
置を示す回路図である。
置を示す回路図である。
【図４】第２の実施形態の要部であるＦＥＴ駆動回路を
示す回路図である。
示す回路図である。
【図５】第３の実施形態とその変形例の要部であるＦＥ
Ｔ駆動回路を示す回路図である。
Ｔ駆動回路を示す回路図である。
【図６】第４の実施形態とその変形例の要部であるＦＥ
Ｔ駆動回路を示す回路図である。
Ｔ駆動回路を示す回路図である。
【図７】第５の実施形態とその変形例の要部であるＦＥ
Ｔ駆動回路を示す回路図である。
Ｔ駆動回路を示す回路図である。
【図８】従来例のＦＥＴ駆動回路を示す回路図である。
【図９】他の従来例のＦＥＴ駆動回路を示す回路図であ
る。
る。
【図１０】図８のＦＥＴ駆動回路における主要波形を示
す波形図である。
す波形図である。
Ｒ１ 抵抗（第１の抵抗） Ｒ２ 抵抗（第２の抵抗） Ｒ３ 抵抗（第３の抵抗） Ｒ４ 抵抗（第４の抵抗） Ｃ１ コンデンサ（第１のコンデンサ） Ｃ２ コンデンサ（第２のコンデンサ） Ｄ１ ダイオード（第１のダイオード） Ｄ２ ダイオード（第２のダイオード） Ｄ３ ダイオード（第３のダイオード）
Claims (11)
- 【請求項１】 パワーＭＯＳ−ＦＥＴをスイッチングす
る電源装置であって、 前記ＦＥＴのゲートに直列に接続された第１の抵抗と；
前記第１の抵抗に対して並列に接続された第１のコンデ
ンサ及び第２の抵抗の直列回路と；前記ＦＥＴのゲート
−ソース間に接続された第１のダイオード及び第２のコ
ンデンサを有し、 第２のコンデンサの充電電流経路をゲートよりソース方
向に制限することを特徴とする電源装置。 - 【請求項２】 前記第１のダイオードまたは第２のコン
デンサ及び第１の抵抗と閉路を成すように第３の抵抗を
接続し、前記第３の抵抗を介して前記第２のコンデンサ
を放電させることを特徴とする請求項１記載の電源装
置。 - 【請求項３】 前記第１のダイオードまたは第２のコン
デンサ及び第１の抵抗と閉路を成すように第３の抵抗及
び第２のダイオードの直列回路を接続し、前記第３の抵
抗及び第２のダイオードを介して前記第２のコンデンサ
を放電させることを特徴とする請求項１記載の電源装
置。 - 【請求項４】 前記第１のダイオードまたは第２のコン
デンサと並列に第３の抵抗を接続し、前記第３の抵抗を
介して前記第２のコンデンサを放電させることを特徴と
する請求項１記載の電源装置。 - 【請求項５】 前記第１の抵抗と並列に第３のダイオー
ドを前記ＦＥＴのゲート電荷を引き抜く方向に接続した
ことを特徴とする請求項１乃至４のいずれかに記載の電
源装置。 - 【請求項６】 前記第１のダイオード及び第２のコンデ
ンサの直列回路と前記ＦＥＴソース間に第４の抵抗を挿
入し、前記第４の抵抗に前記ＦＥＴのソース電流が流れ
るように構成したことを特徴とする請求項１乃至５のい
ずれかに記載の電源装置。 - 【請求項７】 前記第１のダイオード及び第２のコンデ
ンサの直列回路と前記ＦＥＴソース間にインダクタンス
を挿入し、前記インダクタンスに前記ＦＥＴのソース電
流が流れるように構成したことを特徴とする請求項１乃
至５のいずれかに記載の電源装置。 - 【請求項８】 前記第２のコンデンサの容量は、放電時
間が前記ＦＥＴのスイッチングの最大デューティにおけ
るオフ時間より短くなるように構成されていることを特
徴とする請求項１乃至７のいずれか１つに記載の電源装
置。 - 【請求項９】 前記第２のコンデンサの容量は、放電時
間が前記ＦＥＴのスイッチングのオフ時間より長く、且
つ０〜１μｓｅｃ程度重なるように構成されていること
を特徴とする請求項１乃至８のいずれか１つに記載の電
源装置。 - 【請求項１０】 請求項１乃至９のいずれか１つに記載
の電源装置と；前記電源装置により発光する発光手段
と；を有する発光装置。 - 【請求項１１】 請求項１０記載の発光装置により画像
を表示することを特徴とする画像表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31747396A JPH10163838A (ja) | 1996-11-28 | 1996-11-28 | 電源装置、発光装置及び画像表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31747396A JPH10163838A (ja) | 1996-11-28 | 1996-11-28 | 電源装置、発光装置及び画像表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10163838A true JPH10163838A (ja) | 1998-06-19 |
Family
ID=18088629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31747396A Withdrawn JPH10163838A (ja) | 1996-11-28 | 1996-11-28 | 電源装置、発光装置及び画像表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10163838A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004112987A (ja) * | 2002-07-26 | 2004-04-08 | Fuji Electric Holdings Co Ltd | 電力変換装置 |
| JP2005192394A (ja) * | 2000-01-31 | 2005-07-14 | Hitachi Ltd | 半導体素子の駆動装置及びその制御方法 |
| JP2008235547A (ja) * | 2007-03-20 | 2008-10-02 | Denso Corp | 半導体装置およびそれに用いられる半導体チップ |
| JP2011119885A (ja) * | 2009-12-02 | 2011-06-16 | Toyo Electric Mfg Co Ltd | 電圧駆動型半導体素子のゲート駆動装置 |
| JP2011188178A (ja) * | 2010-03-08 | 2011-09-22 | Sanken Electric Co Ltd | ゲートドライブ回路 |
| JP2012231347A (ja) * | 2011-04-27 | 2012-11-22 | Konica Minolta Ij Technologies Inc | 駆動回路、駆動信号出力回路及びインクジェットヘッド |
| WO2013157086A1 (ja) * | 2012-04-18 | 2013-10-24 | トヨタ自動車株式会社 | 電力変換器 |
| JP2014230362A (ja) * | 2013-05-21 | 2014-12-08 | コーセル株式会社 | スイッチング電源装置 |
| WO2021010353A1 (ja) * | 2019-07-17 | 2021-01-21 | パナソニックＩｐマネジメント株式会社 | ゲート駆動回路および半導体遮断器 |
-
1996
- 1996-11-28 JP JP31747396A patent/JPH10163838A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005192394A (ja) * | 2000-01-31 | 2005-07-14 | Hitachi Ltd | 半導体素子の駆動装置及びその制御方法 |
| JP2004112987A (ja) * | 2002-07-26 | 2004-04-08 | Fuji Electric Holdings Co Ltd | 電力変換装置 |
| JP2008235547A (ja) * | 2007-03-20 | 2008-10-02 | Denso Corp | 半導体装置およびそれに用いられる半導体チップ |
| JP2011119885A (ja) * | 2009-12-02 | 2011-06-16 | Toyo Electric Mfg Co Ltd | 電圧駆動型半導体素子のゲート駆動装置 |
| JP2011188178A (ja) * | 2010-03-08 | 2011-09-22 | Sanken Electric Co Ltd | ゲートドライブ回路 |
| US8513983B2 (en) | 2010-03-08 | 2013-08-20 | Sanken Electric Co., Ltd. | Gate drive circuit with overdrive protection |
| JP2012231347A (ja) * | 2011-04-27 | 2012-11-22 | Konica Minolta Ij Technologies Inc | 駆動回路、駆動信号出力回路及びインクジェットヘッド |
| WO2013157086A1 (ja) * | 2012-04-18 | 2013-10-24 | トヨタ自動車株式会社 | 電力変換器 |
| JP2014230362A (ja) * | 2013-05-21 | 2014-12-08 | コーセル株式会社 | スイッチング電源装置 |
| WO2021010353A1 (ja) * | 2019-07-17 | 2021-01-21 | パナソニックＩｐマネジメント株式会社 | ゲート駆動回路および半導体遮断器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI384745B (zh) | 用於交替驅動一半或全橋的閘極驅動器裝置 | |
| JP3387456B2 (ja) | スイッチング電源装置 | |
| JPH10163838A (ja) | 電源装置、発光装置及び画像表示装置 | |
| EP1286573A3 (en) | Discharge lamp ballast circuit | |
| US20050002207A1 (en) | Arrangement for demagnetizing a transformer | |
| US6430063B1 (en) | Control switch for synchronous rectification circuit of DC-DC converter | |
| JP3139607B2 (ja) | 直流コンバータ装置 | |
| JPH09285120A (ja) | 電源装置の主スイッチ制御回路 | |
| JP4465717B2 (ja) | スイッチング電源装置 | |
| AU780394B2 (en) | Synchronous rectifier circuit | |
| JP3768317B2 (ja) | 周期的に操作されるスイッチングトランジスタ用制御回路 | |
| JP2002305876A (ja) | スイッチング電源装置 | |
| US7233505B2 (en) | High efficiency flyback converter with primary, secondary, and tertiary windings | |
| US20240213881A1 (en) | Zvs assist snubber for switching converter | |
| JP3619116B2 (ja) | フライバック・コンバータにおける同期整流器の駆動回路 | |
| JP7479313B2 (ja) | スイッチング電源装置 | |
| JP2002199726A (ja) | スイッチング電源装置 | |
| US20090251061A1 (en) | Apparatus for Operating at Least One Discharge Lamp | |
| JP2000125560A (ja) | スイッチング電源装置 | |
| US20230344354A1 (en) | Zvs assist snubber for switching converter | |
| JPH05252409A (ja) | 高電圧発生回路 | |
| JP2001160496A (ja) | 放電灯点灯装置 | |
| JP4395880B2 (ja) | スイッチング電源装置の同期整流回路 | |
| JP4215408B2 (ja) | スイッチング電源装置 | |
| EP1498012A1 (en) | Trigger circuit for an electronic flash device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040203 |