WO2021010353A1 - ゲート駆動回路および半導体遮断器 - Google Patents

ゲート駆動回路および半導体遮断器 Download PDF

Info

Publication number
WO2021010353A1
WO2021010353A1 PCT/JP2020/027153 JP2020027153W WO2021010353A1 WO 2021010353 A1 WO2021010353 A1 WO 2021010353A1 JP 2020027153 W JP2020027153 W JP 2020027153W WO 2021010353 A1 WO2021010353 A1 WO 2021010353A1
Authority
WO
WIPO (PCT)
Prior art keywords
gate
circuit path
power transistor
capacitance
resistor
Prior art date
Application number
PCT/JP2020/027153
Other languages
English (en)
French (fr)
Inventor
雄介 木下
貴志 一柳
秀俊 石田
Original Assignee
パナソニックＩｐマネジメント株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニックＩｐマネジメント株式会社 filed Critical パナソニックＩｐマネジメント株式会社
Priority to CN202080050512.2A priority Critical patent/CN114097168A/zh
Priority to US17/626,296 priority patent/US11791803B2/en
Priority to JP2021533057A priority patent/JPWO2021010353A1/ja
Publication of WO2021010353A1 publication Critical patent/WO2021010353A1/ja
Priority to US18/461,119 priority patent/US20230412153A1/en
Priority to US18/461,126 priority patent/US20230412154A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
    • H03K17/163—Soft switching
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/32—Means for protecting converters other than automatic disconnection
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/04—Modifications for accelerating switching
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
    • H03K17/163—Soft switching
    • H03K17/164—Soft switching using parallel switching arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption

Definitions

  • the present disclosure relates to a gate drive circuit for driving a power transistor and a semiconductor circuit breaker.
  • the electric power supplied from the upper power supply device is branched by the current distributor to supply the electric power to a large number of loads.
  • This current shunting device is provided with a protection device in case of a short circuit.
  • Types of protective devices include fuses, MCCBs (Molded-Case Circuit Breakers), protected devices using semiconductor power transistors (hereinafter referred to as semiconductor breakers), and the like. For example, when a semiconductor circuit breaker detects an overcurrent, it controls the gate voltage of the semiconductor power transistor and turns off the semiconductor power transistor to limit the overcurrent.
  • the semiconductor power transistor is controlled by a gate drive circuit that supplies a signal that drives the switching operation to the gate.
  • a gate drive circuit for example, there are those disclosed in Patent Documents 1 to 7 and Non-Patent Document 1.
  • the mirror period in which the gate voltage of the semiconductor power transistor becomes flat becomes longer. Since the drain-source current is not interrupted during the mirror period, overcurrent can break the semiconductor breaker. As described above, even a low-speed current cutoff has a problem that the reliability of the semiconductor breaker is impaired.
  • an object of the present disclosure is to provide a gate drive circuit and a semiconductor circuit breaker that suppress the surge voltage and improve the reliability by shortening the mirror period.
  • the gate drive circuit includes an input terminal, a first circuit path inserted into a wiring connecting the input terminal and a gate of a power transistor, and the first circuit path.
  • a second circuit path connected in parallel to the circuit path and a third circuit path connected in parallel to the second circuit path are provided, and the first circuit path has a gate resistance and the second circuit path is provided.
  • Has a first capacitance and a first resistor connected in series the third circuit path has a second capacitance and a second resistor connected in series, and the capacitance value of the second capacitance is the first capacitance. It is larger than the capacitance, the resistance value of the second resistance is larger than the first resistance, and the resistance value of the gate resistance is larger than the second resistance.
  • the semiconductor circuit breaker includes the above-mentioned gate drive circuit and the above-mentioned power transistor.
  • the gate drive circuit and semiconductor circuit breaker of the present disclosure reliability can be improved by suppressing the surge voltage and shortening the mirror period.
  • FIG. 1A is a circuit diagram showing a power switching system including a gate drive circuit in a comparative example.
  • FIG. 1B is a diagram showing waveforms of a gate-source voltage, a drain-source voltage, and a drain-source current in a gate drive circuit in a comparative example.
  • FIG. 1C is a diagram showing the characteristics of the gate-source voltage and the drain-source current with respect to the magnitude of the gate resistance in the comparative example.
  • FIG. 2A is a diagram showing a configuration example of a power switching system including a gate drive circuit according to the embodiment.
  • FIG. 2B is a waveform diagram showing a gate voltage, a gate current, and a source current in the gate drive circuit according to the comparative example and the embodiment.
  • FIG. 1A is a circuit diagram showing a power switching system including a gate drive circuit in a comparative example.
  • FIG. 2B is a waveform diagram showing a gate voltage, a gate current, and a source current in the gate drive
  • FIG. 3 is a diagram showing an example of the gate charge characteristic of the power transistor at the time of turn-off.
  • FIG. 4 is an explanatory diagram showing a state of the gate current in the gate drive circuit according to the embodiment.
  • FIG. 5 is a diagram showing experimental results of a gate drive circuit according to a comparative example and an embodiment.
  • FIG. 6 is a diagram showing other experimental results of the gate drive circuit according to the comparative example and the embodiment.
  • FIG. 7A is a diagram showing a configuration example of a power switching system including a first modification of the gate drive circuit according to the embodiment.
  • FIG. 7B is an operation explanatory view of the gate drive circuit in the first modification example and the comparative example.
  • FIG. 8A is a diagram showing a configuration example of a power switching system including a second modification of the gate drive circuit according to the embodiment.
  • FIG. 8B is an operation explanatory diagram of a comparative example including an FET as a power transistor.
  • FIG. 8C is an operation explanatory diagram of a gate drive circuit including an FET as a power transistor according to the embodiment.
  • FIG. 9A is a diagram showing a configuration example of a power switching system including a third modification of the gate drive circuit according to the embodiment.
  • FIG. 9B is an operation explanatory view of a third modification of the gate drive circuit according to the embodiment.
  • FIG. 10 is a diagram showing a configuration example of a power switching system including a fourth modification of the gate drive circuit according to the embodiment.
  • FIG. 11A is a diagram showing a configuration example of a power switching system including a fifth modification of the gate drive circuit according to the embodiment.
  • FIG. 11B is an operation explanatory view of a fifth modification of the gate drive circuit
  • FIG. 1A is a circuit diagram showing a power switching system including a gate drive circuit in a comparative example.
  • the power switching system of the figure includes a load circuit 13, a power transistor 12, and a gate drive circuit 11.
  • the load circuit 13 is a schematic equivalent circuit including the diode D0 and the parasitic inductor Ls.
  • the power transistor 12 is a power device for power control.
  • the gate drive circuit 11 includes a control circuit 14 and a gate resistor Rg.
  • the control circuit 14 generates a gate signal, which is a rectangular wave signal for switching the power transistor 12, and supplies the gate signal to the gate of the power transistor 12 via the gate resistor Rg.
  • the gate resistance Rg alleviates a steep change in the gate signal.
  • the gate resistance Rg increases the rise time and fall time. In other words, it is a resistor for adjusting to increase the slew rate of the rising edge and the falling edge.
  • FIG. 1B is a diagram schematically showing waveforms of a gate-source voltage Vgs, a drain-source voltage Vds, and a drain-source current Ids in a gate drive circuit in a comparative example.
  • the horizontal axes in the upper and lower rows of the figure are the time axis.
  • the vertical axis in the upper row shows the gate-source voltage at the time of turn-off of the power transistor 12.
  • the gate-source voltage Vgs may be simply referred to as a gate voltage Vgs.
  • the lower vertical axis shows the drain-source voltage Vds and the drain-source current Ids.
  • the drain-source voltage Vds may be simply referred to as a drain voltage Vds
  • the drain-source current Ids may be simply referred to as a drain current Ids.
  • Vth indicates the threshold voltage of the power transistor 12.
  • time t1 is the start point of the fall of the gate signal from the control circuit 14, that is, the turn-off start point of the power transistor 12. It is the turn-off completion point at time t4.
  • the time t1 to the time t4 do not change monotonically, but a mirror period occurs in which the gate voltage Vgs becomes flat.
  • the mirror period will be explained.
  • the gate voltage Vgs becomes close to the threshold voltage Vth when the power transistor 12 turns on or off
  • the parasitic capacitance Cgd between the gate and drain which has a larger effect than the actual capacitance value due to the Miller effect
  • the mirror voltage Vgm is the gate voltage Vgs during this mirror period.
  • the mirror period is a period in which the drain-source voltage Vds changes, and ends when the drain-source voltage Vds reaches the final value.
  • the surge voltage caused by the parasitic inductor Ls is proportional to Ls (di / dt). That is, the magnitude of the surge voltage is proportional to the inductance of the parasitic inductor Ls and is proportional to the current cutoff speed di / dt. If the surge voltage exceeds the withstand voltage, the semiconductor circuit breaker may be damaged, so it is necessary to reduce the current cutoff speed di / dt.
  • FIG. 1C is a diagram showing the characteristics of the gate-source voltage Vgs and the drain-source current Ids with respect to the magnitude of the gate resistance Rg in the comparative example.
  • the two-dot chain line, dotted line, one-dot chain line, broken line, and solid line in the figure correspond to the magnitude of the resistance value of the gate resistance Rg in this order.
  • the mirror period is short, and when the resistance value of the gate resistance Rg is large, the mirror period is long. Since the drain current Ids is not interrupted during the mirror period, the semiconductor circuit breaker may be damaged by the overcurrent, so the mirror period needs to be shortened.
  • the present disclosure provides a gate drive circuit and a semiconductor circuit breaker with improved reliability by achieving both suppression of surge voltage and shortening of mirror period.
  • the gate drive circuit includes an input terminal, a first circuit path inserted into a wiring connecting the input terminal and the gate of the power transistor, and the first circuit.
  • a second circuit path connected in parallel to the path and a third circuit path connected in parallel to the second circuit path are provided, the first circuit path has a gate resistance, and the second circuit path has a gate resistance.
  • the first capacitance and the first resistor connected in series, the third circuit path has the second capacitance and the second resistor connected in series, and the capacitance value of the second capacitance is the first capacitance.
  • the resistance value of the second resistance is larger than that of the first resistance
  • the resistance value of the gate resistance is larger than that of the second resistance.
  • the mirror period can be shortened and the surge voltage can be suppressed (that is, the current cutoff speed di / dt can be reduced). That is, the reliability of the power transistor can be improved.
  • the second circuit path discharges a part of the electric charge from the gate capacitance of the power transistor 2 at high speed.
  • the mirror period can be shortened.
  • the third circuit path discharges a part of other charges from the gate capacitance following the discharge of the second circuit path at a lower speed than the second circuit path.
  • the current cutoff speed is reduced, so that the surge voltage can be suppressed.
  • the resistance value of the gate resistance of the first circuit path is larger than that of the second resistance, it hardly contributes to the discharge at the time of turn-off of the power transistor.
  • the semiconductor circuit breaker includes the above-mentioned gate drive circuit and the above-mentioned power transistor.
  • the mirror period can be shortened and the surge voltage can be suppressed. That is, the reliability of the power transistor can be improved.
  • FIG. 2A is a diagram showing a configuration example of a power switching system including a gate drive circuit according to the embodiment.
  • the power switching system in the figure is, for example, a semiconductor circuit breaker.
  • the power switching system of FIG. 2A includes a load circuit 3, a power transistor 2, and a gate drive circuit 1.
  • the load circuit 3 is a schematic equivalent circuit including the diode D0 and the parasitic inductor Ls.
  • the power transistor 2 is a power device for power control, and is, for example, a semiconductor switching element having a withstand voltage of several hundred V.
  • the power transistor 2 may be an IGBT (Insulated Gate Bipolar Transistors), a SiC FET (Field Effect Transistor), or a gallium nitride (GaN) transistor.
  • the power transistor 2 may have a P-type gate structure, may be a GaN bidirectional switch having a P-type dual gate structure, or may be a MOSFET.
  • the gate drive circuit 1 drives the power transistor 2 by charging and discharging the gate capacitance of the power transistor 2. Therefore, the gate drive circuit 1 includes an input terminal T1, a control circuit 4, a first circuit path 5, a second circuit path 6, and a third circuit path 7.
  • the gate capacitance of the power transistor 2 also includes a parasitic capacitance such as a gate-drain parasitic capacitance.
  • the control circuit 4 generates a gate signal which is a rectangular wave signal for switching the power transistor 2, and is a parallel circuit of the input terminal T1 and the first circuit path 5, the second circuit path 6, and the third circuit path 7. It is supplied to the gate of the power transistor 2 via and.
  • the first circuit path 5 is inserted into the wiring connecting the input terminal T1 and the gate of the power transistor 2.
  • the first circuit path 5 has a diode D1 and a gate resistor Rgon connected in series.
  • the first circuit path 5 mainly contributes to the turn-on and on-states of the power transistor 2, and hardly contributes to the turn-off of the power transistor 2.
  • the second circuit path 6 is connected in parallel to the first circuit path 5.
  • the second circuit path 6 has a first capacitance C1 and a first resistor R1 connected in series.
  • the second circuit path 6 has a lower capacitance and a lower resistance than the third circuit path 7. Since the first resistor R1 has a low resistance, the second circuit path 6 first receives a part of the electric charge from the gate capacitance of the power transistor 2 in the turn-off process of the power transistor 2 as compared with the third circuit path 7. Discharge at high speed.
  • the high-speed discharge of the second circuit path 6 can shorten the mirror period. Further, by appropriately setting the capacitance value of the first capacitance C1, the charge amount of high-speed discharge can be limited.
  • the second circuit path 6 discharges the first charge amount from the gate capacitance of the power transistor 2 in the process of turning off the power transistor 2.
  • This first charge amount is set to be smaller than the second charge amount emitted from the gate capacitance of the power transistor 2 from the start of the turn-off of the power transistor 2 to the completion of the mirror period of the power transistor 2. ..
  • the third circuit path 7 is connected in parallel to the second circuit path 6.
  • the third circuit path 7 has a second capacitance C2 and a second resistor R2 connected in series.
  • the capacitance value of the second capacitance C2 is larger than that of the first capacitance C1.
  • the resistance value of the second resistor R2 is larger than that of the first resistor R1.
  • the resistance value of the gate resistor Rgon is larger than that of the second resistor R2.
  • FIG. 2B is a waveform diagram showing a gate voltage Vgs, a gate current iG, and a source current Ids in the gate drive circuit according to the comparative example and the embodiment.
  • the column of (a) comparative example of FIG. 2B corresponds to the gate drive circuit 11 of FIG. 1A.
  • the column of the embodiment (b) of FIG. 2B corresponds to the gate drive circuit 1 of FIG. 2A.
  • time t1 indicates the turn-off start point
  • time t5 indicates the turn-off completion point
  • Time t2 to time t3 indicate a mirror period
  • the time t4 indicates the time when the gate voltage Vgs reaches the threshold voltage Vth. That is, after the time t4, the power transistor 2 is turned off.
  • the gate drive circuit 1 As shown in FIG. 2B (b), the gate drive circuit 1 according to the present embodiment has a shorter mirror period and a current cutoff speed of di / dt as compared with the gate drive circuit 11 of the comparative example of FIG. 1A. Is getting smaller. When the current cutoff speed di / dt is small, it means that the surge voltage is suppressed.
  • the second circuit path 6 contributed to the shortening of the mirror period.
  • the capacitance value of the first capacitance C1 of the second circuit path 6 is set to a size that allows the gate capacitance to absorb the discharged charge from the start of the turn-off at time t1 to the completion of the mirror period at time t3. ..
  • the first resistor R1 is set to a relatively small resistance value capable of high-speed movement of electric charges.
  • the second circuit path 6 discharges the gate capacitance at high speed from the start of the turn-off at time t1 to the completion of the mirror period. In this way, the mirror period is shortened.
  • the above “before the mirror period is completed” may be "before the time t3 when the gate voltage Vgs reaches the threshold voltage Vth".
  • the third circuit path 7 discharges the gate capacitance at a low speed.
  • the gate capacitance is discharged at a low speed, so that the change in drain current Ids is mitigated.
  • the current cutoff speed di / dt becomes small, and the surge voltage can be suppressed.
  • FIG. 3 is a diagram showing an example of the gate charge characteristic of the power transistor 2 at the time of turn-off.
  • the horizontal axis in the figure shows the time axis.
  • the vertical axis represents the gate voltage Vg.
  • Qgs1 indicates the parasitic capacitance between the gate and the source corresponding to the gate voltage smaller than the threshold value.
  • Qgd indicates the parasitic capacitance between the gate and drain.
  • Qgs2 indicates the parasitic capacitance between the gate and the source corresponding to the gate voltage larger than the threshold value.
  • the capacitance value of the first capacitance C1 is set so as to satisfy the following equation. C1 ⁇ (Qgs2 + Qgd)
  • the first capacitance C1 is set to satisfy the following equation.
  • C1 Vg (t1) -Vg (t2)) ⁇ (Qgs2 + Qgd)
  • Vg (t1) indicates the gate voltage at time t1 in FIG.
  • Vg (t2) indicates the gate voltage at time t2 in FIG.
  • the left side of this equation shows the amount of charge indicated by the product of the difference between the gate voltage Vg at time t1 and the gate voltage Vg at time t2 and the first car quantity C1.
  • the first capacitance C1 is set so that the amount of charge indicated on the left side is smaller than (Qgs2 + Qgd) on the right side.
  • the amount of charge charged to the first capacitance C1 when the power transistor 2 is in the ON state is set to be less than or equal to (Qgs2 + Qgd) of the amount of charge Qg of the gate capacitance of the power transistor 2.
  • the gate charge of the power transistor 2 can be discharged at high speed by the low resistance second circuit path 6 until the middle of the mirror period, and the mirror period can be shortened.
  • the amount of charge Q (C1_ON) charged in the first capacitance C1 when the power transistor 2 is on is defined by the following equation.
  • Q (C1_ON) capacity value of C1 ⁇ (Vdd-Vgs (ON))
  • Vdd is the gate drive power supply
  • Vgs (ON) is the gate-source voltage when the power transistor 2 is ON.
  • the capacitance value of the second capacitance C2 is set so as to satisfy the following equation. C2> (Qgs1 + Qgd + Qgs2)
  • the second capacitance C2 is set to satisfy the following equation.
  • C2 Vg (t1) -Vg (t5)) ⁇ (Qgs1 + Qgd + Qgs2)
  • Vg (t1) indicates the gate voltage at time t1 in FIG.
  • Vg (t5) indicates the gate voltage at time t5 in FIG.
  • the voltage applied to both ends of the first capacitance C1 becomes smaller, and the amount of current flowing through the first capacitance C1 flows through the second capacitance C2. It is smaller than the amount of current.
  • the amount of current flowing through the second capacitance C2 can be adjusted by the size of the second resistor R2, and the current cutoff speed di / dt can be adjusted.
  • the gate resistor Rgon is necessary to determine the gate voltage at the time of turning on when the power transistor 2 is a p-type gate.
  • the gate resistance Rgon needs to be larger than the second resistance R2. This is because if the gate resistance Rgon is smaller than the second resistance R2, the adjustment of the current cutoff speed di / dt by the resistance value of the second resistance R2 becomes complicated or difficult.
  • the gate resistor Rgon can be disabled by the diode D1, and the current cutoff speed di / dt can be easily adjusted by the second resistor R2.
  • C1 ⁇ R1 is the time constant of the second circuit path 6
  • C2 ⁇ R2 is the time constant of the third circuit path 7.
  • FIG. 4 is an explanatory diagram showing a state of the gate current in the gate drive circuit 1 according to the embodiment.
  • FIG. 4A shows the gate current immediately after the start of turn-on of the power transistor 2.
  • the thick arrow line in the figure shows the main gate current path.
  • the dotted arrow indicates the path of the gate current, which has a smaller amount of current than the thick arrow.
  • most of the gate current passes through the second circuit path 6 to charge the gate capacitance of the power transistor 2.
  • a part of the gate current passes through the first circuit path 5 and the third circuit path 7 to charge the gate capacitance of the power transistor 2.
  • FIG. 4 shows a steady on state of the power transistor 2.
  • the main gate current can pass through the first circuit path 5 and be supplied to the gate.
  • the second circuit path 6 and the third circuit path 7 do not pass a direct current gate current.
  • FIG. 4 shows the state of the gate current immediately after the start of turn-off of the power transistor 2, for example, from time t1 to time t3 of (b) of FIG. 2B.
  • the gate current flows through the first resistor R1 and the first capacitance C1 in the second circuit path 6, and a small part of the gate current flows through the second resistor R2 and the second resistor R2 in the third circuit path 7. It flows through the capacity C2. This is because the resistance value of the first resistor R1 is smaller than that of the second resistor R2. Since the gate capacitance is discharged at high speed by the gate current indicated by the thick arrow, the mirror period can be shortened.
  • the capacitance value of the first capacitance C1 is set to be full before time t3 in FIG. 2B (b), that is, at the completion time or the middle of the mirror period.
  • FIG. 4D shows the state of the gate current in the period following (c).
  • the gate voltage decreases as the gate capacitance is discharged.
  • the first capacitance C1 is in the full state, no gate current flows through the second circuit path 6.
  • the main gate current flows through the second resistor R2 and the second capacitance C2 in the third circuit path 7. Since the resistance value of the second resistor R2 is larger than that of the first resistor R1, the gate current flowing through the third circuit path 7 is limited as compared with (c). As a result, the current cutoff speed di / dt can be reduced and the surge voltage can be suppressed.
  • FIG. 5 is a diagram showing the experimental results of the gate drive circuit 1 according to the comparative example and the embodiment.
  • FIG. 5B shows the gate drive circuit 1 shown in FIG. 2A.
  • FIG. 5A shows a configuration in which the second circuit path 6 is deleted from the gate drive circuit 1 of FIG. 5B as a comparative example.
  • the deleted second circuit path 6 is composed of a first capacitance C1 and a first resistor R1 and is a circuit for discharging the gate capacitance of the power transistor 2 at high speed in the process of turning off the power transistor 2.
  • the constants of each circuit element in FIGS. 5A and 5B are set as follows.
  • the gate resistor Rgon in the first circuit path 5 is set to 330 ⁇ .
  • the first capacitance C1 in the second circuit path 6 is set to 2nF, and the first resistor R1 is set to 10 ⁇ .
  • the second capacitance C2 in the third circuit path 7 is set to 4.7 nF, and the second resistor R2 is set to 4.7 k ⁇ .
  • the power transistor 2 in the experiment of FIG. 5 is a GaN bidirectional switch having a P-type dual gate structure.
  • the waveforms on the right side of FIGS. 5A and 5 show the gate voltage Vg1, the drain-source current Is, and the drain-source voltage Vs2s1 as simulated experimental results.
  • the mirror period from the turn-off start time at time t1 to the time t2a in the comparative example of FIG. 5A is 20 ⁇ sec.
  • the mirror period from the turn-off start time at time t1 to the time t2b in the gate drive circuit 1 of the embodiment (b) of FIG. 5 is 5 ⁇ sec.
  • the second circuit path 6 in FIG. 5B has the effect of shortening the mirror period to 1/4 as compared with FIG. 5A. Further, as shown in the waveform of FIG. 5B, the shortening of the mirror period suppresses the amount of the drain-source current Is during the mirror period, and also suppresses the drain-source voltage Vs2s1. That is, the overcurrent of the drain-source current Is during the mirror period suppresses the possibility of destroying the power transistor 2.
  • FIG. 6 is a diagram showing other experimental results of the gate drive circuit according to the comparative example and the embodiment.
  • the circuit configurations in (b) and (a) of FIG. 6 are the same as those of (b) and (a) of FIG. However, the constants of each circuit element in FIG. 6 are different from those in FIG.
  • the constants of each circuit element in FIGS. 6A and 6B are set as follows.
  • the gate resistor Rgon in the first circuit path 5 is set to 330 ⁇ .
  • the first capacitance C1 in the second circuit path 6 is set to 1.5 nF, and the first resistor R1 is set to 7.5 ⁇ .
  • the second capacitance C2 in the third circuit path 7 is set to 4.7 nF, and the second resistor R2 is set to 2.2 k ⁇ .
  • the power transistor 2 in the experiment of FIG. 6 is a GaN bidirectional switch having a P-type dual gate structure, as in FIG.
  • the mirror period of FIG. 6B is shortened to about 1/4 of that of FIG. 6A.
  • the drain-source current Is is 8A at the start of the mirror period in FIG. 6A, and increases to 18A at the end of the mirror period.
  • the drain-source current Is is 8A at the start of the mirror period and 9A at the end of the mirror period in FIG. 6B, and the amount of increase is small.
  • the current amount of the drain-source current Is during the mirror period is greatly suppressed by shortening the mirror period. That is, the overcurrent of the drain-source current Is during the mirror period greatly suppresses the possibility of destroying the power transistor 2.
  • FIG. 7A is a diagram showing a configuration example of a power switching system including a first modification of the gate drive circuit according to the embodiment.
  • FIG. 7A is different from FIG. 2A in that the diode D1 in the first circuit path 5 is deleted.
  • different points will be mainly described while avoiding duplication of explanations of the same points.
  • the gate current due to the discharge of the gate capacitance of the power transistor 2 will pass through in the turn-off process.
  • the resistance value of the gate resistor Rgon is sufficiently larger than that of the second resistor R2
  • the gate current flowing through the first circuit path 5 may be ignored as compared with the gate current flowing through the second circuit path 6. Therefore, the same operation and effect as in FIG. 2A can be obtained by the gate drive circuit 1 in the first modification of FIG. 7A.
  • FIG. 7B is an operation explanatory diagram of the gate drive circuit in the first modification example and the comparative example.
  • FIG. 7B (a) shows the gate voltage Vg and the gate current Ig at the start of turn-off (that is, at the end of the on state) of the gate drive circuit 1 in the first modification.
  • (B) and (c) of FIG. 7B correspond to the low gate capacitance discharge period by the third circuit path 7. That is, FIG. 7B (b) shows the gate voltage Vg and the gate current Ig immediately after the high-speed discharge by the second circuit path 6 is completed.
  • FIG. 7B (c) shows the gate voltage Vg and the gate current Ig during the period of low-speed discharge by the third circuit path 7. Note that Ig @ R2 in FIG. 7B means the gate current Ig flowing through the second resistor R2.
  • FIG. 7B shows the gate voltage Vg and the gate current Ig at the start of turn-off (that is, at the end of the on state) of the gate drive circuit in the comparative example.
  • (B1) and (c1) of FIG. 7B correspond to a low gate capacitance discharge period due to the second resistor R2. That is, FIG. 7B (b1) shows the gate voltage Vg and the gate current Ig immediately after the high-speed discharge by the second circuit path 6 is completed.
  • FIG. 7B (c1) shows the gate voltage Vg and the gate current Ig during the period of low-speed discharge by the third circuit path 7.
  • the gate current Ig @ R2 changes from 11V / R2 to 10V / R2 during the low-speed discharge period (period (b) to (c)) of the first modification. That is, the rate of change of Ig is about 9%. That is, the current cutoff speed di / dt is relatively small. As a result, the surge voltage can be suppressed, and the possibility of destruction of the power transistor 2 can be suppressed.
  • the gate current Ig @ R2 changes from 2V / R2 to 1V / R2 during the low-speed discharge period (period from (b1) to (c1)) of the comparative example. That is, the rate of change of Ig is about 50%. That is, the current cutoff speed di / dt is relatively large. As a result, the effect of suppressing the surge voltage is small, and the effect of suppressing the possibility of destruction of the power transistor 2 is also small.
  • FIG. 8A is a diagram showing a configuration example of a power switching system including a second modification of the gate drive circuit according to the embodiment.
  • FIG. 8A is different from FIG. 7A in that the power transistor 2 is a MOSFET. That is, the power transistor 2 in FIG. 8A is not a GIT (Gate Insulated Transistor) whose gate is a diode, but a MOSFET with an insulated gate. In this case, the gate voltage when the power transistor 2 is on rises to the voltage of the input terminal T1 because the gate resistor Rgon exists in FIG. 8A.
  • GIT Gate Insulated Transistor
  • the gate voltage of the power transistor 2 in the on state depends on the capacitance ratio of the first capacitance C1 and the second capacitance C2 to the gate capacitance, and the input terminal.
  • the voltage of T1 becomes the divided voltage value.
  • FIG. 8B shows an example in which the gate voltage is 6V as a result of dividing the 12V of the input terminal T1.
  • the diode D1 is connected in series to the gate resistor Rgon as shown in FIG. 8C, there may be a problem that the gate voltage Vg of the MOSFET cannot be zero because there is no discharge path of the electric charge accumulated in the gate capacitance. However, if there is no second capacitance C2 in FIG. 8C, the charge of the gate capacitance can be discharged.
  • the configuration shown in FIG. 8A and the configuration without the second capacitance C2 shown in FIG. 8C are suitable.
  • the gate itself is a pn diode, and the gate charge can be naturally discharged through the on diode, which is also suitable for the configuration shown in FIG. 8C.
  • FIG. 9A is a diagram showing a configuration example of a power switching system including a third modification of the gate drive circuit according to the embodiment.
  • FIG. 9A is different from FIG. 2A in that the diode D2 is provided instead of the first resistor R1.
  • the differences will be mainly described.
  • the diode D2 is provided in place of the low resistance first resistor R1 for high-speed discharge, and like the first resistor R1, enables high-speed discharge at turn-off.
  • the ringing of the source current and the gate voltage generated at the time of turn-on can be suppressed.
  • the third modification by providing the diode D2, almost no current for charging the gate capacitance flows from the first capacitance C1 in the turn-on process, and the gate current in the turn-on process flows through the diode D1 and the gate resistor Rgon.
  • the turn-on speed can be adjusted independently of the current cutoff speed di / dt at the time of turn-off.
  • the main path of the gate current in the turn-on process is the one with the smaller resistance value of the second resistor R2 and the gate resistor Rgon. Since the diode D2 itself has a capacitance, a current flows instantaneously, but it is usually negligible because the capacitance value is smaller than that of the first capacitance C1.
  • FIG. 9B is an operation explanatory view of a third modification of the gate drive circuit according to the embodiment.
  • FIG. 9B shows the waveforms of the gate voltage Vgs, the drain voltage Vds, and the drain current Ids in the turn-on process of the power transistor 2.
  • the diode D2 is provided instead of the first resistor R1, high-speed charging of the gate capacitance by the first capacitance C1 and the first resistor R1 at the time of turn-on is prohibited. This facilitates the adjustment of the turn-on speed by setting the resistance value of the gate resistance Rgon.
  • FIG. 10 is a diagram showing a configuration example of a power switching system including a fourth modification of the gate drive circuit according to the embodiment.
  • FIG. 10 is different from FIG. 2A in that the second capacitance C2 is deleted.
  • the differences will be mainly described.
  • the third circuit path 7 does not have the second capacitance C2 and is composed of the second resistor R2.
  • the gate current is always conductive between the input terminal T1 and the gate without being affected by the DC cutoff action of the second capacitance C2.
  • the third circuit path 7 can be discharged in the off state of the power transistor 2 without leaving the gate charge. Therefore, the gate drive circuit 1 of FIG. 10 is suitable, for example, when the power transistor 2 is a MOSFET having an insulated gate. As shown in FIG. 10, even without the second capacitance C2, it is possible to shorten the mirror period and reduce the current cutoff speed di / dt as in FIG. 2A.
  • FIG. 11A is a diagram showing a configuration example of a power switching system including a fifth modification of the gate drive circuit according to the embodiment. Further, FIG. 11B is an operation explanatory view of a fifth modification of the gate drive circuit according to the embodiment.
  • FIG. 11A is different from FIG. 2A in that the fourth circuit path 8 is added.
  • the differences will be mainly described.
  • the fourth circuit path 8 is connected in parallel to the third circuit path 7.
  • the fourth circuit path 8 has a third capacitance C3 and a third resistor R3 connected in series.
  • the capacitance value of the third capacitance C3 is larger than that of the second capacitance C2.
  • the resistance value of the third resistor R3 is larger than that of the second resistor R2.
  • the second circuit path 6 mainly discharges the gate capacitance at the maximum speed in the period from the start of the turn-off to the beginning of the mirror period.
  • the third circuit path 7 discharges the gate capacitance at high speed mainly during the mirror period.
  • the fourth circuit path 8 discharges the gate capacitance at a low speed mainly in the period from the end of the mirror period to the completion of the turn-off. Therefore, the capacitance value and the resistance value may satisfy the following equations.
  • the main gate current flows in the order of the first capacitance C1, the second capacitance C2, and the third capacitance C3, and is cut off in this order in a full state. Even if the mirror period cannot be sufficiently shortened by the first capacitance C1, it can be sufficiently shortened or adjusted by the second capacitance C2.
  • the current cutoff speed di / dt after the mirror period can be easily adjusted by the third capacitance C3.
  • C1 ⁇ R1 is the time constant of the second circuit path 6
  • C2 ⁇ R2 is the time constant of the third circuit path 7
  • C3 ⁇ R3 is the time constant of the fourth circuit path 8.
  • the gate drive circuit 1 includes the input terminal T1 and the first circuit path 5 inserted in the wiring connecting the input terminal T1 and the gate of the power transistor 2.
  • a second circuit path 6 connected in parallel to the first circuit path 5 and a third circuit path 7 connected in parallel to the second circuit path 6 are provided, and the first circuit path 5 has a gate resistance Rgon.
  • the second circuit path 6 has a first capacitance C1 and a first resistance R1 connected in series
  • the third circuit path 7 has a second capacitance C2 and a second resistance R2 connected in series.
  • the capacitance value of the second capacitance C2 is larger than that of the first capacitance C1
  • the resistance value of the second resistance R2 is larger than that of the first resistance R1
  • the resistance value of the gate resistance Rgon is larger than that of the second resistance R2.
  • the mirror period can be shortened and the surge voltage can be suppressed (that is, the current cutoff speed di / dt can be reduced). That is, the reliability of the power transistor 2 can be improved.
  • the second circuit path 6 discharges a part of the electric charge from the gate capacitance of the power transistor 2 in the process of turning off the power transistor 2, and the third circuit path 7 follows the discharge of the second circuit path 6. Some other charge from the gate capacitance may be discharged at a lower speed than the second circuit path 6.
  • the mirror period can be shortened by high-speed discharge by the second circuit path 6. Since the current cutoff speed di / dt is reduced by the low-speed discharge by the third circuit path 7, the surge voltage can be suppressed.
  • the second circuit path 6 discharges the first charge amount from the gate capacitance of the power transistor 2 in the turn-off process of the power transistor 2, and the first charge amount is the power from the start of the turn-off of the power transistor 2. It may be set to be smaller than the amount of second charge emitted from the gate capacitance of the power transistor 2 by the time the mirror period of the transistor 2 is completed.
  • the period during which the high-speed discharge by the second circuit path 6 is performed can be set within the range of the mirror period.
  • the first circuit path 5 includes a diode D1 connected in series with the gate resistor Rgon, and the forward direction of the diode D1 may be a direction from the input terminal to the gate of the power transistor.
  • the resistance value of the gate resistor Rgon of the first circuit path 5 is larger than that of the second resistor R2, it hardly contributes to the discharge at the turn-off of the power transistor 2. Therefore, the operation setting or adjustment at the turn-off can be performed exclusively in the second circuit path 6 and the third circuit path 7.
  • a fourth circuit path 8 connected in parallel to the third circuit path 7 is provided, and the fourth circuit path 8 has a third capacitance C3 and a third resistor R3 connected in series, and has a third capacitance.
  • the capacitance value of C3 may be larger than that of the second capacitance C2, and the resistance value of the third resistor R3 may be larger than that of the second resistor R2.
  • the shortening of the mirror period can be easily adjusted by the third circuit path 7, and the current cutoff speed di / dt can be easily adjusted by the fourth circuit path 8.
  • the power transistor 2 may have a P-type gate structure.
  • the power transistor 2 may be a GaN bidirectional switch having a P-type dual gate structure.
  • the power transistor 2 may be a MOSFET.
  • the gate drive circuit 1 includes a first circuit path 5 inserted in a wiring connecting the input terminal T1, the input terminal T1 and the gate of the power transistor 2, and a first circuit path.
  • the second circuit path 6 connected in parallel to the fifth circuit path 6 and the third circuit path 7 connected in parallel to the second circuit path 6 are provided, and the first circuit path 5 has a gate resistor diode and is a second circuit.
  • the path 6 has a first capacitance C1 and a diode D2 connected in series
  • the third circuit path 7 has a second capacitance C2 and a second resistor R2 connected in series, and has a second capacitance.
  • the capacitance value of C2 is larger than that of the first capacitance C1, and the resistance value of the gate resistor Rgon is larger than that of the second resistor R2.
  • the mirror period can be shortened and the surge voltage can be suppressed (that is, the current cutoff speed di / dt can be reduced). That is, the reliability of the power transistor 2 can be improved.
  • the second circuit path 6 discharges the first charge amount from the gate capacitance of the power transistor 2 in the turn-off process of the power transistor 2, and the first charge amount is the power from the start of the turn-off of the power transistor 2. It may be set to be smaller than the second charge amount emitted from the gate capacitance of the power transistor 2 by the time the mirror period of the transistor 2 is completed.
  • the period during which the high-speed discharge by the second circuit path 6 is performed can be set within the range of the mirror period.
  • the first circuit path 5 may include a diode D1 connected in series with the gate resistor Rgon.
  • the resistance value of the gate resistor Rgon of the first circuit path 5 is larger than that of the second resistor R2, it hardly contributes to the discharge at the turn-off of the power transistor 2. Therefore, the operation setting or adjustment at the turn-off can be performed exclusively in the second circuit path 6 and the third circuit path 7.
  • the forward direction of the diode D1 in the first circuit path 5 is the direction from the input terminal T1 toward the gate of the power transistor
  • the forward direction of the diode D2 in the second circuit path 6 is from the gate of the power transistor.
  • the direction may be toward the input terminal T1.
  • the gate drive circuit 1 includes a first circuit path 5 inserted in a wiring connecting the input terminal T1, the input terminal T1 and the gate of the power transistor 2, and a first circuit path.
  • a second circuit path 6 connected in parallel to the fifth circuit path 6 and a third circuit path 7 connected in parallel to the second circuit path 6 are provided, and the first circuit path 5 includes a diode D1 connected in series and a gate resistor Rgon.
  • the second circuit path 6 has a first capacitance C1 and a first resistor R1 connected in series
  • the third circuit path 7 has a second resistor R2 and a resistance value of the second resistor R2. Is larger than the first resistance R1, and the resistance value of the gate resistance Rgon is larger than the second resistance R2.
  • the mirror period can be shortened and the surge voltage can be suppressed (that is, the current cutoff speed di / dt can be reduced). That is, the reliability of the power transistor 2 can be improved.
  • the second circuit path 6 discharges the first charge amount from the gate capacitance of the power transistor 2 in the turn-off process of the power transistor 2, and the first charge amount is the power from the start of the turn-off of the power transistor 2. It may be set to be smaller than the amount of second charge emitted from the gate capacitance of the power transistor 2 by the time the mirror period of the transistor 2 is completed.
  • the period during which the high-speed discharge by the second circuit path 6 is performed can be set within the range of the mirror period.
  • the semiconductor circuit breaker includes the above-mentioned gate drive circuit 1 and a power transistor 2.
  • the mirror period can be shortened and the surge voltage can be suppressed (that is, the current cutoff speed di / dt can be reduced). That is, the reliability of the power transistor 2 can be improved.
  • the gate drive circuit according to one or more embodiments has been described above based on the embodiment, but the present disclosure is not limited to this embodiment. As long as the purpose of the present disclosure is not deviated, various modifications that can be conceived by those skilled in the art are applied to the present embodiment, and a form constructed by combining components in different embodiments is also within the scope of one or more embodiments. May be included within.
  • the gate drive circuit and semiconductor circuit breaker according to the present disclosure can be used, for example, in a power switching system.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Power Conversion In General (AREA)

Abstract

ゲート駆動回路（１）は、入力端子（Ｔ１）と、入力端子（Ｔ１）とパワートランジスタ（２）のゲートとを接続する配線に挿入された第１回路パス（５）と、第１回路パス（５）に並列接続された第２回路パス（６）と、第２回路パス（６）に並列接続された第３回路パス（７）と、を備え、第１回路パス（５）は、ゲート抵抗（Ｒｇｏｎ）を有し、第２回路パス（６）は、直列接続された第１容量（Ｃ１）および第１抵抗（Ｒ１）を有し、第３回路パス（７）は、直列接続された第２容量（Ｃ２）および第２抵抗（Ｒ２）を有し、第２容量（Ｃ２）の容量値は第１容量（Ｃ１）より大きく、第２抵抗（Ｒ２）の抵抗値は第１抵抗（Ｒ１）より大きく、ゲート抵抗（Ｒｇｏｎ）の抵抗値は第２抵抗（Ｒ２）より大きい。

Description

ゲート駆動回路および半導体遮断器
　本開示は、パワートランジスタを駆動するゲート駆動回路および半導体遮断器に関する。
　データセンターや通信局舎では、高信頼・高品質なシステムが求められている。このようなシステムで用いられている直流給電システムは、上位の電源装置から供給される電力を、電流分配装置にて分岐し、多数の負荷へ電力を供給している。この電流分配装置には、短絡時の保護装置が具備されている。保護装置の種類は、ヒューズ、ＭＣＣＢ（Molded-Case Circuit Breaker；配線用遮断器）、半導体パワートランジスタを用いた保護装置（以下、半導体遮断器という。）等がある。例えば、半導体遮断器は、過電流を検出すると、半導体パワートランジスタのゲート電圧を制御し、半導体パワートランジスタをターンオフすることで過電流を限流する動作を行う。
　半導体パワートランジスタは、スイッチング動作を駆動する信号をゲートに供給するゲート駆動回路によって制御される。ゲート駆動回路は、例えば、特許文献１～７、非特許文献１に開示されたものがある。
特許第３９６４８３３号公報 特許第５９２５４３４号公報 特開平１０－３２７０５９号公報 特開２０１０－２２０３２５号公報 特開２００３－２８４３１８号公報 特開２０００－２３２３４７号公報 特開平１－１８３２１４号公報
"Double-stage Gate Drive Circuit for Parallel Connected IGBT Modules " D. Bortis, P. Steiner, J. Biela and J. W. Kolar, Published in: IEEE Transactions on Dielectrics and Electrical Insulation ( Volume: 16 , Issue: 4 , August 2009)
　しかしながら、半導体遮断器において、高速に電流遮断すると、負荷回路の寄生インダクタンスに蓄積されたエネルギーによるサージ電圧がデバイスに印加される。サージ電圧が耐圧を超える場合、半導体遮断器を壊す可能性がある。このように、高速な電流遮断は、半導体遮断器の信頼性を損ねるという問題がある。
　逆に、低速で電流遮断すると、半導体パワートランジスタのゲート電圧がフラットになるミラー期間が長くなる。ミラー期間ではドレイン－ソース電流が遮断されないため、過電流により半導体遮断器を壊す可能性がある。このように、低速な電流遮断も、半導体遮断器の信頼性を損ねるという問題がある。
　そこで、本開示は、サージ電圧を抑制しかつミラー期間を短くすることにより信頼性を高めるゲート駆動回路および半導体遮断器を提供することを目的とする。
　上記課題を解決するために、本開示の一態様に係るゲート駆動回路は、入力端子と、前記入力端子とパワートランジスタのゲートとを接続する配線に挿入された第１回路パスと、前記第１回路パスに並列接続された第２回路パスと、前記第２回路パスに並列接続された第３回路パスと、を備え、前記第１回路パスは、ゲート抵抗を有し、前記第２回路パスは、直列接続された第１容量および第１抵抗を有し、前記第３回路パスは、直列接続された第２容量および第２抵抗を有し、前記第２容量の容量値は前記第１容量より大きく、前記第２抵抗の抵抗値は前記第１抵抗より大きく、前記ゲート抵抗の抵抗値は前記第２抵抗より大きい。
　また、本開示の一態様に係る半導体遮断器は、上記のゲート駆動回路と、前記パワートランジスタとを備える。
　本開示のゲート駆動回路および半導体遮断器によれば、サージ電圧を抑制しかつミラー期間を短くすることにより信頼性を高めることができる。
図１Ａは、比較例におけるゲート駆動回路を含むパワースイッチングシステムを示す回路図である。 図１Ｂは、比較例におけるゲート駆動回路におけるゲート－ソース間電圧、ドレイン－ソース間電圧、ドレイン－ソース間電流の波形を示す図である。 図１Ｃは、比較例におけるゲート抵抗の大きさに対するゲート－ソース間電圧、ドレイン－ソース間電流の特性を示す図である。 図２Ａは、実施の形態に係るゲート駆動回路を含むパワースイッチングシステムの構成例を示す図である。 図２Ｂは、比較例および実施の形態に係るゲート駆動回路におけるゲート電圧、ゲート電流およびソース電流を示す波形図である。 図３は、ターンオフ時のパワートランジスタのゲートチャージ特性の一例を示す図である。 図４は、実施の形態に係るゲート駆動回路におけるゲート電流の様子を示す説明図である。 図５は、比較例および実施の形態に係るゲート駆動回路の実験結果を示す図である。 図６は、比較例および実施の形態に係るゲート駆動回路の他の実験結果を示す図である。 図７Ａは、実施の形態に係るゲート駆動回路の第１変形例を含むパワースイッチングシステムの構成例を示す図である。 図７Ｂは、第１変形例および比較例におけるゲート駆動回路の動作説明図である。 図８Ａは、実施の形態に係るゲート駆動回路の第２変形例を含むパワースイッチングシステムの構成例を示す図である。 図８Ｂは、パワートランジスタとしてＦＥＴを備える比較例の動作説明図である。 図８Ｃは、実施の形態に係るパワートランジスタとしてＦＥＴを備えるゲート駆動回路の動作説明図である。 図９Ａは、実施の形態に係るゲート駆動回路の第３変形例を含むパワースイッチングシステムの構成例を示す図である。 図９Ｂは、実施の形態に係るゲート駆動回路の第３変形例の動作説明図である。 図１０は、実施の形態に係るゲート駆動回路の第４変形例を含むパワースイッチングシステムの構成例を示す図である。 図１１Ａは、実施の形態に係るゲート駆動回路の第５変形例を含むパワースイッチングシステムの構成例を示す図である。 図１１Ｂは、実施の形態に係るゲート駆動回路の第５変形例の動作説明図である。
　（本開示の一態様を得るに至った経緯）
　本発明者は、「背景技術」の欄において記載した、ゲート駆動回路に関し、上記の課題が生じることを見出した。以下では、この課題について図１Ａ～図１Ｃを用いて説明する。
　図１Ａは、比較例におけるゲート駆動回路を含むパワースイッチングシステムを示す回路図である。同図のパワースイッチングシステムは、負荷回路１３、パワートランジスタ１２、およびゲート駆動回路１１を備える。
　負荷回路１３は、ダイオードＤ０および寄生インダクタＬｓを含む模式的な等価回路である。
　パワートランジスタ１２は、電力制御用のパワーデバイスである。
　ゲート駆動回路１１は、制御回路１４とゲート抵抗Ｒｇとを備える。
　制御回路１４は、パワートランジスタ１２をスイッチングさせるための矩形波信号であるゲート信号を生成し、ゲート抵抗Ｒｇを介してパワートランジスタ１２のゲートに供給する。
　ゲート抵抗Ｒｇは、ゲート信号の急峻な変化を緩和する。ゲート抵抗Ｒｇは、立ち上がり時間および立ち下がり時間を増加させる。言い換えれば，立ち上がりエッジおよび立下りエッジのスルーレートを大きくする調整をするための抵抗である。
　図１Ｂは、比較例におけるゲート駆動回路におけるゲート－ソース間電圧Ｖｇｓ、ドレイン－ソース間電圧Ｖｄｓ、ドレイン－ソース間電流Ｉｄｓの波形を模式的に示す図である。同図の上段および下段の横軸は時間軸である。上段の縦軸は、パワートランジスタ１２のターンオフ時のゲート－ソース間電圧を示す。以下では、ゲート－ソース間電圧Ｖｇｓを単にゲート電圧Ｖｇｓと呼ぶことがある。下段の縦軸は、ドレイン－ソース間電圧Ｖｄｓと、ドレイン－ソース間電流Ｉｄｓとを示す。以下では、ドレイン－ソース間電圧Ｖｄｓを単にドレイン電圧Ｖｄｓと、ドレイン－ソース間電流Ｉｄｓを単にドレイン電流Ｉｄｓと呼ぶことがある。Ｖｔｈは、パワートランジスタ１２のしきい値電圧を示す。
　時刻ｔ１は、制御回路１４からのゲート信号の立ち下りを開始点、つまり、パワートランジスタ１２のターンオフ開始点であるものとする。時刻ｔ４でターンオフ完了点である。時刻ｔ１から時刻ｔ４は、単調に変化するのではなく、ゲート電圧Ｖｇｓがフラットになるミラー期間が発生する。
　ここで、ミラー期間について説明する。パワートランジスタ１２がターンオンもしくはターンオフするときにゲート電圧Ｖｇｓがしきい値電圧Ｖｔｈ近傍になると、ゲート－ドレイン間の寄生容量Ｃｇｄ（ミラー効果により実際の容量値より大きな効果を有している。）を充放電するためにゲート電圧Ｖｇｓがフラットになる期間が発生する。これがミラー期間である。ミラー電圧Ｖｇｍとはこのミラー期間中のゲート電圧Ｖｇｓのことである。ミラー期間はドレイン－ソース間電圧Ｖｄｓが変化する期間であり、ドレインーソース間電圧Ｖｄｓが最終値に達すると終了する。
　図１Ｂのように、ミラー期間終了からの電流変化を電流遮断速度ｄｉ／ｄｔと呼ぶと、寄生インダクタＬｓに起因するサージ電圧は、Ｌｓ（ｄｉ／ｄｔ）に比例する。すなわち、サージ電圧の大きさは、寄生インダクタＬｓのインダンクタンスに比例し、かつ、電流遮断速度ｄｉ／ｄｔに比例する。サージ電圧が耐圧を超える場合、半導体遮断器を壊す可能性があるため、電流遮断速度ｄｉ／ｄｔを小さくする必要がある。
　図１Ｃは、比較例におけるゲート抵抗Ｒｇの大きさに対するゲート－ソース間電圧Ｖｇｓ、ドレイン－ソース間電流Ｉｄｓの特性を示す図である。図中の二点鎖線、点線、一点鎖線、破線、実線は、この順にゲート抵抗Ｒｇの抵抗値の大きさに対応する。図１Ｃに示すように、ゲート抵抗Ｒｇの抵抗値が小さいとミラー期間が短く、ゲート抵抗Ｒｇの抵抗値が大きいとミラー期間が長くなる。ミラー期間ではドレイン電流Ｉｄｓが遮断されないので、過電流により半導体遮断器を壊す可能性があるため、ミラー期間は短くする必要がある。
　ただし、図１Ｃに示すように、ゲート抵抗Ｒｇの抵抗値が小さいと電流遮断速度ｄｉ／ｄｔが大きくなるので、サージ電圧の抑制とミラー期間の短縮とはトレードオフの関係にある。
　そこで、本開示は、サージ電圧の抑制とミラー期間の短縮とを両立させて、信頼性を高めたゲート駆動回路および半導体遮断器を提供する。
　この問題を解決するため、本開示の一態様に係るゲート駆動回路は、入力端子と、前記入力端子とパワートランジスタのゲートとを接続する配線に挿入された第１回路パスと、前記第１回路パスに並列接続された第２回路パスと、前記第２回路パスに並列接続された第３回路パスと、を備え、前記第１回路パスは、ゲート抵抗を有し、前記第２回路パスは、直列接続された第１容量および第１抵抗を有し、前記第３回路パスは、直列接続された第２容量および第２抵抗を有し、前記第２容量の容量値は前記第１容量より大きく、前記第２抵抗の抵抗値は前記第１抵抗より大きく、前記ゲート抵抗の抵抗値は前記第２抵抗より大きい。
　これによれば、ミラー期間を短縮しかつサージ電圧を抑制（つまり電流遮断速度ｄｉ／ｄｔを小さく）することができる。つまり、パワートランジスタの信頼性を高めることができる。
　例えば、前記パワートランジスタのターンオフの過程において、まず、第２回路パスは、パワートランジスタ２のゲート容量から一部の電荷を高速にディスチャージする。これによりミラー期間を短縮することができる。
　例えば、前記第３回路パスは、前記第２回路パスのディスチャージに続いて前記ゲート容量から他の一部の電荷を、前記第２回路パスよりも低速でディスチャージする。これにより、電流遮断速度を小さくするのでサージ電圧を抑制することができる。
　なお、第１回路パスのゲート抵抗の抵抗値は、第２抵抗よりも大きいので、前記パワートランジスタのターンオフ時のディスチャージにはほとんど寄与しない。
　また、本開示の一態様に係る半導体遮断器は、上記のゲート駆動回路と、前記パワートランジスタとを備える。
　これによれば、ミラー期間を短縮しかつサージ電圧を抑制することができる。つまり、パワートランジスタの信頼性を高めることができる。
　以下、実施の形態について、図面を参照しながら具体的に説明する。
　なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　（実施の形態）
　［１．構成］
　図２Ａは、実施の形態に係るゲート駆動回路を含むパワースイッチングシステムの構成例を示す図である。同図のパワースイッチングシステムは、例えば、半導体遮断器である。図２Ａのパワースイッチングシステムは、負荷回路３、パワートランジスタ２、およびゲート駆動回路１を備える。
　負荷回路３は、ダイオードＤ０および寄生インダクタＬｓを含む模式的な等価回路である。
　パワートランジスタ２は、電力制御用のパワーデバイスであり、例えば数百Ｖの耐圧を持つ半導体スイッチング素子である。例えば、パワートランジスタ２は、ＩＧＢＴ（Insulated Gate Bipolar Transistors）やＳｉＣ ＦＥＴ（Field Effect Transistor）や窒化ガリウム（ＧａＮ）トランジスタであってもよい。また、パワートランジスタ２は、Ｐ型ゲート構造を有していてもよいし、Ｐ型デュアルゲート構造のＧａＮ双方向スイッチであってもよいし、ＭＯＳＦＥＴであってもよい。
　ゲート駆動回路１は、パワートランジスタ２のゲート容量を充電および放電することによりパワートランジスタ２を駆動する。そのため、ゲート駆動回路１は、入力端子Ｔ１、制御回路４、第１回路パス５、第２回路パス６、および第３回路パス７を備える。なお、パワートランジスタ２のゲート容量は、ゲート－ドレイン間寄生容量等の寄生容量も含む。
　制御回路４は、パワートランジスタ２をスイッチングさせるための矩形波信号であるゲート信号を生成し、入力端子Ｔ１と、第１回路パス５、第２回路パス６、および第３回路パス７の並列回路とを介してパワートランジスタ２のゲートに供給する。
　第１回路パス５は、入力端子Ｔ１とパワートランジスタ２のゲートとを接続する配線に挿入される。第１回路パス５は、直列接続されたダイオードＤ１およびゲート抵抗Ｒｇｏｎを有する。第１回路パス５は、主にパワートランジスタ２のターンオンおよびオン状態に寄与し、パワートランジスタ２のターンオフにはほとんど寄与しない。
　第２回路パス６は、第１回路パス５に並列接続される。第２回路パス６は、直列接続された第１容量Ｃ１および第１抵抗Ｒ１を有する。第２回路パス６は、第３回路パス７よりも低容量、低抵抗である。第１抵抗Ｒ１が低抵抗であることにより、第２回路パス６は、パワートランジスタ２のターンオフの過程において、まず、パワートランジスタ２のゲート容量から一部の電荷を、第３回路パス７よりも高速にディスチャージする。第２回路パス６の高速ディスチャージにより、ミラー期間を短縮することができる。また、第１容量Ｃ１の容量値を適切に設定することによって、高速なディスチャージの電荷量を限定することができる。例えば、第２回路パス６は、パワートランジスタ２のターンオフの過程においてパワートランジスタ２のゲート容量から第１の電荷量をディスチャージする。この第１の電荷量は、パワートランジスタ２のターンオフの開始からパワートランジスタ２のミラー期間が完了するまでにパワートランジスタ２のゲート容量から放出される第２の電荷量より小さくなるように設定される。
　第３回路パス７は、第２回路パス６に並列接続される。第３回路パス７は、直列接続された第２容量Ｃ２および第２抵抗Ｒ２を有する。ここで、第２容量Ｃ２の容量値は第１容量Ｃ１より大きい。第２抵抗Ｒ２の抵抗値は第１抵抗Ｒ１より大きい。また、ゲート抵抗Ｒｇｏｎの抵抗値は第２抵抗Ｒ２より大きい。第３回路パス７は、パワートランジスタ２のターンオフの過程において、第２回路パス６のディスチャージに続いてゲート容量から他の一部の電荷を、第２回路パス６よりも低速でディスチャージする。これにより、電流遮断速度ｄｉ／ｄｔを小さくするのでサージ電圧を抑制することができる。
　次に、パワートランジスタ２のターンオフの過程における信号波形について説明する。
　図２Ｂは、比較例および実施の形態に係るゲート駆動回路におけるゲート電圧Ｖｇｓ、ゲート電流ｉＧおよびソース電流Ｉｄｓを示す波形図である。図２Ｂの（ａ）比較例の欄は、図１Ａのゲート駆動回路１１に対応する。図２Ｂの（ｂ）実施形態の欄は、図２Ａのゲート駆動回路１に対応する。
　図２Ｂの（ａ）および（ｂ）において時刻ｔ１はターンオフ開始点を、時刻ｔ５はターンオフ完了点を示す。時刻ｔ２から時刻ｔ３は、ミラー期間を示す。時刻ｔ４は、ゲート電圧Ｖｇｓがしきい値電圧Ｖｔｈに達した時刻を示す。つまり、時刻ｔ４以降パワートランジスタ２はオフ状態になる。
　図２Ｂの（ｂ）に示すように本実施の形態に係るゲート駆動回路１は、図１Ａの比較例のゲート駆動回路１１と比べて、ミラー期間が短縮され、かつ、電流遮断速度ｄｉ／ｄｔが小さくなっている。電流遮断速度ｄｉ／ｄｔが小さくなっていることは、サージ電圧を抑制していることを意味する。
　ミラー期間の短縮は、第２回路パス６が寄与している。例えば、第２回路パス６の第１容量Ｃ１の容量値は、時刻ｔ１のターンオフ開始から時刻ｔ３のミラー期間が完了する前までに、ゲート容量が放電する電荷を吸収する大きさに設定される。かつ、第１抵抗Ｒ１は、電荷の高速移動が可能な比較的小さい抵抗値に設定される。これにより、第２回路パス６は、時刻ｔ１のターンオフ開始からミラー期間の完了前まで、高速にゲート容量をディスチャージする。こうして、ミラー期間が短縮される。
　なお、上記の「ミラー期間が完了する前まで」は、「ゲート電圧Ｖｇｓがしきい値電圧Ｖｔｈに達する時刻ｔ３の前まで」でもよい。
　また、時刻ｔ３または第２回路パス６のディスチャージ終了後に、第３回路パス７は、低速にゲート容量をディスチャージする。時刻ｔ３から時刻ｔ５の期間内でゲート電圧Ｖｇｓがしきい値電圧を下回る時刻ｔ４では、ゲート容量が低速で放電されるのでドレイン電流Ｉｄｓの変化が緩和される。これにより、電流遮断速度ｄｉ／ｄｔが小さくなり、サージ電圧を抑制することができる。
　図３は、ターンオフ時のパワートランジスタ２のゲートチャージ特性の一例を示す図である。同図の横軸は、時間軸を示す。縦軸は、ゲート電圧Ｖｇを示す。
　パワートランジスタ２がオン状態であるときにゲート容量に充電された電荷量Ｑｇ（ＯＮ）を次式で表すものとする。
Ｑｇ（ＯＮ）＝Ｑｇｓ１＋Ｑｇｄ＋Ｑｇｓ２
　ここで、Ｑｇｓ１は、しきい値より小さいゲート電圧に対応するゲート－ソース間の寄生容量を示す。Ｑｇｄは、ゲート－ドレイン間の寄生容量を示す。Ｑｇｓ２は、しきい値より大きいゲート電圧に対応するゲート－ソース間の寄生容量を示す。
　第１容量Ｃ１の容量値は、次式を満たすように設定される。
Ｃ１＜（Ｑｇｓ２＋Ｑｇｄ）
　より正確には、第１容量Ｃ１は次式を満たすように設定される。
Ｃ１（Ｖｇ（ｔ１）－Ｖｇ（ｔ２））＜（Ｑｇｓ２＋Ｑｇｄ）
　ここで、Ｖｇ（ｔ１）は、図３の時刻ｔ１におけるゲート電圧を示す。Ｖｇ（ｔ２）は、図３の時刻ｔ２におけるゲート電圧を示す。この式の左辺は、時刻ｔ１のときのゲート電圧Ｖｇと時刻ｔ２のときのゲート電圧Ｖｇとの差と、第１両量Ｃ１との積で示される電荷量を示す。第１容量Ｃ１は、左辺で示される電荷量が右辺の（Ｑｇｓ２＋Ｑｇｄ）より小さくなるように設定される。これにより、ミラー期間が終わるより先に第１容量Ｃ１および第１抵抗Ｒ１による高速放電が終了することができる。
　つまり、パワートランジスタ２がオン状態であるときの第１容量Ｃ１に充電される電荷量が、パワートランジスタ２のゲート容量の電荷量Ｑｇのうち（Ｑｇｓ２＋Ｑｇｄ）以下になるように設定される。これによりターンオフ開始後、ミラー期間の途中までは、低抵抗な第２回路パス６によって高速にパワートランジスタ２のゲート電荷を放電でき、ミラー期間を短くできる。
　パワートランジスタ２がオン状態のときの第１容量Ｃ１に充電された電荷量Ｑ（Ｃ１＿ＯＮ）は次式で定義される。
Ｑ（Ｃ１＿ＯＮ）＝Ｃ１の容量値×（Ｖｄｄ－Ｖｇｓ（ＯＮ））
　ここで、Ｖｄｄはゲート駆動電源電、Ｖｇｓ（ＯＮ）はパワートランジスタ２のオンのときのゲート－ソース間電圧である。
　第２容量Ｃ２の容量値は、次式を満たすように設定される。
Ｃ２＞（Ｑｇｓ１＋Ｑｇｄ＋Ｑｇｓ２）
　つまり、第２容量Ｃ２の容量値は、パワートランジスタ２がオン状態のときのゲート容量の電荷量Ｑｇ（ＯＮ）＝Ｑｇｓ１＋Ｑｇｄ＋Ｑｇｓ２より大きくなるように設定される。
　より正確には、第２容量Ｃ２は次式を満たすように設定される。
Ｃ２（Ｖｇ（ｔ１）－Ｖｇ（ｔ５））＜（Ｑｇｓ１＋Ｑｇｄ＋Ｑｇｓ２）
　ここで、Ｖｇ（ｔ１）は、図３の時刻ｔ１におけるゲート電圧を示す。Ｖｇ（ｔ５）は、図３の時刻ｔ５におけるゲート電圧を示す。
　ターンオフの過程で第１容量Ｃ１がＱ（Ｃ１＿ＯＮ）の電荷量を吸収した後は、第１容量Ｃ１の両端にかかる電圧が小さくなり、第１容量Ｃ１を流れる電流量は第２容量Ｃ２を流れる電流量より小さくなる。第２容量Ｃ２を流れる電流量は第２抵抗Ｒ２の大きさによって調整でき、電流遮断速度ｄｉ／ｄｔを調整できる。
　また、ゲート抵抗Ｒｇｏｎは、パワートランジスタ２がｐ型ゲートの場合にオン時のゲート電圧を決めるために必要である。ただし、ゲート抵抗Ｒｇｏｎは第２抵抗Ｒ２より大きいことが必要である。というのは、ゲート抵抗Ｒｇｏｎが第２抵抗Ｒ２より小さいと、第２抵抗Ｒ２の抵抗値による電流遮断速度ｄｉ／ｄｔの調整が複雑または困難になるからである。
　また、ダイオードＤ１によりパワートランジスタ２のオフ時はゲート抵抗Ｒｇｏｎを通電不可にしておくことができ、第２抵抗Ｒ２で電流遮断速度ｄｉ／ｄｔの調整を容易にできる。
　なお、図２Ａにおいて、Ｃ１＜Ｃ２、および、Ｒ１＜Ｒ２を満たす代わりに、Ｃ１×Ｒ１＜Ｃ２×Ｒ２を満たすようにしてもよい。ここで、Ｃ１×Ｒ１は第２回路パス６の時定数、Ｃ２×Ｒ２は第３回路パス７の時定数である。
　［２．動作］
　次に、ゲート駆動回路１の動作について説明する。
　図４は、実施の形態に係るゲート駆動回路１におけるゲート電流の様子を示す説明図である。図４の（ａ）は、パワートランジスタ２のターンオン開始直後のゲート電流を示す。図中の太い矢線は主なゲート電流の経路を示す。点線の矢線は太い矢線よりも電流量が少ないゲート電流の経路を示す。ターンオン開始直後において、ゲート電流の大部分は第２回路パス６を通過してパワートランジスタ２のゲート容量をチャージする。同時に、ゲート電流の一部分は第１回路パス５および第３回路パス７を通過してパワートランジスタ２のゲート容量をチャージする。
　図４の（ｂ）は、パワートランジスタ２の定常的なオン状態を示す。パワートランジスタ２がオン状態にあるとき、主なゲート電流は第１回路パス５を通過してゲートに供給可能である。このとき、第２回路パス６および第３回路パス７は、直流的なゲート電流を通さない。
　図４の（ｃ）は、パワートランジスタ２のターンオフ開始直後、例えば、図２Ｂの（ｂ）の時刻ｔ１から時刻ｔ３におけるゲート電流の様子を示す。ターンオフ開始直後において、大部分のゲート電流が第２回路パス６内の第１抵抗Ｒ１および第１容量Ｃ１を流れ、小部分のゲート電流が第３回路パス７内の第２抵抗Ｒ２および第２容量Ｃ２を流れる。これは、第１抵抗Ｒ１の抵抗値が第２抵抗Ｒ２より小さいからである。太い矢線で示したゲート電流により、ゲート容量を高速にディスチャージするので、ミラー期間を短縮することができる。また、太い矢線で示したゲート電流は、第１容量Ｃ１がフルの状態なると流れなくなる。第１容量Ｃ１の容量値は、図２Ｂの（ｂ）では時刻ｔ３以前、つまりミラー期間の完了時点または途中の時点でフルになるように設定される。
　図４の（ｄ）は、（ｃ）に後続する期間におけるゲート電流の様子を示す。図４の（ｄ）では、ミラー期間が完了しているので、ゲート容量のディスチャージに伴ってゲート電圧が低下していく。このとき、第１容量Ｃ１はフルの状態なので第２回路パス６にゲート電流は流れない。主なゲート電流は、第３回路パス７内の第２抵抗Ｒ２および第２容量Ｃ２を流れる。第２抵抗Ｒ２の抵抗値は、第１抵抗Ｒ１よりも大きいので、第３回路パス７を流れるゲート電流は、（ｃ）と比べて制限されている。これにより、電流遮断速度ｄｉ／ｄｔを小さくし、サージ電圧を抑制することができる。
　［３．実験結果］
　次に、実施の形態に係るゲート駆動回路１の動作をシミュレーションした実験結果について説明する。
　図５は、比較例および実施の形態に係るゲート駆動回路１の実験結果を示す図である。図５の（ｂ）は、図２Ａに示したゲート駆動回路１を示す。これに対して図５の（ａ）は、比較例として、図５の（ｂ）のゲート駆動回路１から、第２回路パス６を削除した構成を示す。削除された第２回路パス６は、第１容量Ｃ１および第１抵抗Ｒ１からなり、パワートランジスタ２のターンオフの過程においてパワートランジスタ２のゲート容量を高速にディスチャージするための回路である。
　図５の（ａ）および（ｂ）における各回路素子の定数は次のように設定されている。第１回路パス５内のゲート抵抗Ｒｇｏｎが３３０Ωに設定されている。第２回路パス６内の第１容量Ｃ１が２ｎＦ、第１抵抗Ｒ１が１０Ωに設定されている。第３回路パス７内の第２容量Ｃ２が４．７ｎＦ、第２抵抗Ｒ２が４．７ｋΩに設定されている。また、図５の実験におけるパワートランジスタ２は、Ｐ型デュアルゲート構造のＧａＮ双方向スイッチである。
　図５の（ａ）および（ｂ）の右側の波形は、シミュレーションした実験結果として、ゲート電圧Ｖｇ１、ドレイン－ソース間電流Ｉｓ、ドレイン－ソース間電圧Ｖｓ２ｓ１を示している。
　図５の（ａ）の比較例における時刻ｔ１のターンオフ開始時点から時刻ｔ２ａまでのミラー期間は２０μ秒である。これに対して、図５の（ｂ）の実施形態のゲート駆動回路１における時刻ｔ１のターンオフ開始時点から時刻ｔ２ｂまでのミラー期間は５μ秒である。
　図５の（ｂ）の第２回路パス６は、図５の（ａ）と比べてミラー期間を１／４に短縮する効果があることが確認できた。また、図５の（ｂ）の波形に示されるように、ミラー期間の短縮により、ミラー期間におけるドレイン－ソース間電流Ｉｓの電流量を抑制し、ドレイン－ソース間電圧Ｖｓ２ｓ１も抑制されている。つまり、ミラー期間におけるドレイン－ソース間電流Ｉｓの過電流が、パワートランジスタ２を破壊する可能性を抑制している。
　さらに、実施の形態に係るゲート駆動回路１の動作をシミュレーションした他の実験結果について説明する。
　図６は、比較例および実施の形態に係るゲート駆動回路の他の実験結果を示す図である。図６の（ｂ）および（ａ）における回路構成は、図５の（ｂ）および（ａ）と同じである。ただし、図６の各回路素子の定数は、図５とは異なっている。図６の（ａ）および（ｂ）における各回路素子の定数は次のように設定されている。第１回路パス５内のゲート抵抗Ｒｇｏｎが３３０Ωに設定されている。第２回路パス６内の第１容量Ｃ１が１．５ｎＦ、第１抵抗Ｒ１が７．５Ωに設定されている。第３回路パス７内の第２容量Ｃ２が４．７ｎＦ、第２抵抗Ｒ２が２．２ｋΩに設定されている。また、図６の実験におけるパワートランジスタ２は、図５と同様に、Ｐ型デュアルゲート構造のＧａＮ双方向スイッチである。
　図６の（ｂ）のミラー期間は、図６の（ａ）と比べて、約１／４に短縮されている。
　また、ドレイン－ソース間電流Ｉｓは、図６の（ａ）においてミラー期間の開始時に８Ａであり、ミラー期間の終了時に１８Ａまで増加している。これに対して、ドレイン－ソース間電流Ｉｓは、図６の（ｂ）においてミラー期間の開始時に８Ａであり、ミラー期間の終了時に９Ａであり、増加量が少ない。このように、図６の（ｂ）では、ミラー期間の短縮により、ミラー期間におけるドレイン－ソース間電流Ｉｓの電流量を大きく抑制している。つまり、ミラー期間におけるドレイン－ソース間電流Ｉｓの過電流が、パワートランジスタ２を破壊する可能性を大きく抑制している。
　［第１変形例］
　次に、ゲート駆動回路１の第１変形例について説明する。
　図７Ａは、実施の形態に係るゲート駆動回路の第１変形例を含むパワースイッチングシステムの構成例を示す図である。図７Ａは、図２Ａと比べて、第１回路パス５内のダイオードＤ１が削除された点が異なっている。以下同じ点の説明の重複を避けて、異なる点を中心に説明する。
　第１回路パス５は、ダイオードＤ１が削除されたので、ターンオフの過程においてパワートランジスタ２のゲート容量のディスチャージによるゲート電流を通すようになる。しかし、ゲート抵抗Ｒｇｏｎの抵抗値が第２抵抗Ｒ２よりも十分に大きいので、第２回路パス６の流れるゲート電流に比べて、第１回路パス５に流れるゲート電流は無視してもよい。従って、図７Ａの第１変形例におけるゲート駆動回路１によっても、図２Ａと同様の作用および効果を得ることができる。
　さらに、１変形例におけるゲート駆動回路１の動作例について説明する。
　図７Ｂは、第１変形例および比較例におけるゲート駆動回路の動作説明図である。図７Ｂの（ａ）は、第１変形例におけるゲート駆動回路１のターンオフ開始時（つまりオン状態の終了時）のゲート電圧Ｖｇおよびゲート電流Ｉｇを示す。図７Ｂの（ｂ）および（ｃ）は、第３回路パス７による低速なゲート容量のディスチャージ期間に対応する。すなわち、図７Ｂの（ｂ）は、第２回路パス６による高速ディスチャージが完了した直後のゲート電圧Ｖｇおよびゲート電流Ｉｇを示す。図７Ｂの（ｃ）は、第３回路パス７による低速なディスチャージの期間におけるゲート電圧Ｖｇおよびゲート電流Ｉｇを示す。なお、図７Ｂ中のＩｇ＠Ｒ２は、第２抵抗Ｒ２に流れるゲート電流Ｉｇを意味する。
　また、図７Ｂの比較例は、図７Ａの第１変形例におけるゲート駆動回路１から第２容量Ｃ２を削除した回路例を前提としている。図７Ｂの（ａ１）は、比較例におけるゲート駆動回路のターンオフ開始時（つまりオン状態の終了時）のゲート電圧Ｖｇおよびゲート電流Ｉｇを示す。図７Ｂの（ｂ１）および（ｃ１）は、第２抵抗Ｒ２による低速なゲート容量のディスチャージ期間に対応する。すなわち、図７Ｂの（ｂ１）は、第２回路パス６による高速ディスチャージが完了した直後のゲート電圧Ｖｇおよびゲート電流Ｉｇを示す。図７Ｂの（ｃ１）は、第３回路パス７による低速なディスチャージの期間におけるゲート電圧Ｖｇおよびゲート電流Ｉｇを示す。
　第１変形例の低速放電期間（（ｂ）から（ｃ）の期間）においてゲート電流Ｉｇ＠Ｒ２は、１１Ｖ／Ｒ２から１０Ｖ／Ｒ２に変化している。つまり、Ｉｇの変化率は約９パーセントである。つまり、電流遮断速度ｄｉ／ｄｔが比較的小さい。これによりサージ電圧を抑制でき、パワートランジスタ２の破壊の可能性を抑制することができる。
　これに対して比較例の低速放電期間（（ｂ１）から（ｃ１）の期間）においてゲート電流Ｉｇ＠Ｒ２は、２Ｖ／Ｒ２から１Ｖ／Ｒ２に変化している。つまり、Ｉｇの変化率は約５０パーセントである。つまり、電流遮断速度ｄｉ／ｄｔが比較的大きい。これによりサージ電圧を抑制効果が小さく、パワートランジスタ２の破壊の可能性を抑制する効果も小さい。
　［第２変形例］
　次に、ゲート駆動回路１の第２変形例について説明する。
　図８Ａは、実施の形態に係るゲート駆動回路の第２変形例を含むパワースイッチングシステムの構成例を示す図である。図８Ａは、図７Ａと比べて、パワートランジスタ２がＭＯＳＦＥＴである点が異なっている。つまり、図８Ａのパワートランジスタ２は、ゲート部がダイオードのＧＩＴ（Gate Insulated Transistor）ではなく、絶縁ゲートのＭＯＳＦＥＴである。この場合、パワートランジスタ２がオン状態のときのゲート電圧は、図８Ａでは、ゲート抵抗Ｒｇｏｎが存在するので、入力端子Ｔ１の電圧にまで上昇する。
　もし、図８Ｂのようにゲート抵抗Ｒｇｏｎが存在しなければ、パワートランジスタ２のオン状態のゲート電圧は、第１容量Ｃ１、第２容量Ｃ２とゲート容量との容量比に依存して、入力端子Ｔ１の電圧が分圧された電圧値になる。図８Ｂでは、入力端子Ｔ１の１２Ｖが分圧された結果、ゲート電圧が６Ｖの例を示している。
　もし、図８Ｃのように、ゲート抵抗ＲｇｏｎにダイオードＤ１が直列接続されていれば、ゲート容量に溜まった電荷の放電経路がないためＭＯＳＦＥＴのゲート電圧Ｖｇはゼロになれないという不具合が起こり得る。ただし、図８Ｃで第２容量Ｃ２がなければ、ゲート容量の電荷を放電可能になる。
　したがって、パワートランジスタ２がＭＯＳＦＥＴである場合は、図８Ａの構成、および図８Ｃの第２容量Ｃ２のない構成が適している。
　なお、双方向ＧａＮのようなｐ型ゲートの場合はゲート自体がｐｎダイオードとなっており、自然にゲート電荷はｏｎダイオードを通じて放電可能であり、図８Ｃの構成でも適している。
　［第３変形例］
　次に、ゲート駆動回路１の第３変形例について説明する。
　図９Ａは、実施の形態に係るゲート駆動回路の第３変形例を含むパワースイッチングシステムの構成例を示す図である。図９Ａは、図２Ａと比べて、第１抵抗Ｒ１の代わりにダイオードＤ２を備える点が異なっている。以下、異なる点を中心に説明する。
　ダイオードＤ２は、高速放電用の低抵抗の第１抵抗Ｒ１の代わりに備えられ、第１抵抗Ｒ１と同様に、ターンオフ時の高速放電を可能にする。
　さらに、第３変形例によれば、ターンオン時に発生するソース電流やゲート電圧のリンギングを抑制できる。また、第３変形例では、ダイオードＤ２を設けることでターンオンの過程において第１容量Ｃ１からゲート容量を充電する電流はほとんど流れず、ターンオンの過程におけるゲート電流はダイオードＤ１，ゲート抵抗Ｒｇｏｎを流れる。ゲート抵抗Ｒｇｏｎの抵抗値の設定によって、ターンオフ時の電流遮断速度ｄｉ／ｄｔとは独立してターンオンの速度を調整することができる。
　また、ターンオン過程におけるゲート電流の主経路は、第２抵抗Ｒ２とゲート抵抗Ｒｇｏｎの抵抗値が小さい方となる。なお、ダイオードＤ２自体も容量を持っているので瞬時的に電流は流れるが、通常は第１容量Ｃ１に対して容量値が小さいため無視できる。
　図９Ｂは、実施の形態に係るゲート駆動回路の第３変形例の動作説明図である。図９Ｂは、パワートランジスタ２のターンオン過程におけるゲート電圧Ｖｇｓ、ドレイン電圧Ｖｄｓ、ドレイン電流Ｉｄｓの波形を示している。第３変形例では、第１抵抗Ｒ１の代わりにダイオードＤ２を備えるので、ターンオン時の第１容量Ｃ１および第１抵抗Ｒ１によるゲート容量の高速チャージを禁止する。これにより、ゲート抵抗Ｒｇｏｎの抵抗値の設定による、ターンオン速度の調整を容易にする。
　［第４変形例］
　次に、ゲート駆動回路１の第４変形例について説明する。
　図１０は、実施の形態に係るゲート駆動回路の第４変形例を含むパワースイッチングシステムの構成例を示す図である。図１０は、図２Ａと比べて、第２容量Ｃ２が削除された点が異なっている。以下、異なる点を中心に説明する。
　第３回路パス７は、第２容量Ｃ２を有せず、第２抵抗Ｒ２で構成される。ゲート電流は、第２容量Ｃ２による直流遮断作用を受けずに、入力端子Ｔ１とゲート間で常時導通可能になっている。第３回路パス７は、パワートランジスタ２のオフ状態でゲート電荷を残留させることなくディスチャージできる。それゆえ、図１０のゲート駆動回路１は、例えば、パワートランジスタ２が絶縁ゲートを有するＭＯＳＦＥＴである場合に適している。図１０のように、第２容量Ｃ２がなくても、図２Ａと同様に、ミラー期間を短縮することと、電流遮断速度ｄｉ／ｄｔを小さくすることとを実現することができる。
　［第５変形例］
　次に、ゲート駆動回路１の第５変形例について説明する。
　図１１Ａは、実施の形態に係るゲート駆動回路の第５変形例を含むパワースイッチングシステムの構成例を示す図である。また、図１１Ｂは、実施の形態に係るゲート駆動回路の第５変形例の動作説明図である。
　図１１Ａは、図２Ａと比べて、第４回路パス８が追加されている点が異なっている。以下、異なる点を中心に説明する。
　第４回路パス８は、第３回路パス７に並列接続される。第４回路パス８は、直列接続された第３容量Ｃ３および第３抵抗Ｒ３を有する。ここで、第３容量Ｃ３の容量値は第２容量Ｃ２より大きい。第３抵抗Ｒ３の抵抗値は第２抵抗Ｒ２より大きい。
　図１１Ｂの動作例では、第２回路パス６は、主に、ターンオフの開始からミラー期間の先頭までの期間において、最高速にゲート容量をディスチャージする。第３回路パス７は、主にミラー期間において、高速にゲート容量をディスチャージする。第４回路パス８は、主にミラー期間の末尾からターンオフ完了までの期間において、低速にゲート容量をディスチャージする。そのため、容量値および抵抗値は、次式を満たせばよい。
　Ｃ１＜Ｃ２＜Ｃ３
　Ｒ１＜Ｒ２＜Ｒ３＜Ｒｇｏｎ
　これにより、ターンオフの過程において主なゲート電流は、第１容量Ｃ１、第２容量Ｃ２、第３容量Ｃ３の順に流れ、かつ、この順にフル状態になって遮断される。ミラー期間が第１容量Ｃ１だけでは十分に短縮できない場合でも、第２容量Ｃ２により十分に短縮または調整することができる。ミラー期間後の電流遮断速度ｄｉ／ｄｔは、第３容量Ｃ３により容易に調整することができる。
　なお、図１１Ａにおいて、Ｃ１＜Ｃ２＜Ｃ３、および、Ｒ１＜Ｒ２＜Ｒ３を満たす代わりに、Ｃ１×Ｒ１＜Ｃ２×Ｒ２＜Ｃ３×Ｒ３を満たすようにしてもよい。ここで、Ｃ１×Ｒ１は第２回路パス６の時定数、Ｃ２×Ｒ２は第３回路パス７の時定数、Ｃ３×Ｒ３は第４回路パス８の時定数である。
　以上説明してきたように、実施の形態の一態様に係るゲート駆動回路１は、入力端子Ｔ１と、入力端子Ｔ１とパワートランジスタ２のゲートとを接続する配線に挿入された第１回路パス５と、第１回路パス５に並列接続された第２回路パス６と、第２回路パス６に並列接続された第３回路パス７と、を備え、第１回路パス５は、ゲート抵抗Ｒｇｏｎを有し、第２回路パス６は、直列接続された第１容量Ｃ１および第１抵抗Ｒ１を有し、第３回路パス７は、直列接続された第２容量Ｃ２および第２抵抗Ｒ２を有し、第２容量Ｃ２の容量値は第１容量Ｃ１より大きく、第２抵抗Ｒ２の抵抗値は第１抵抗Ｒ１より大きく、ゲート抵抗Ｒｇｏｎの抵抗値は第２抵抗Ｒ２より大きい。
　これによれば、ミラー期間を短縮しかつサージ電圧を抑制（つまり電流遮断速度ｄｉ／ｄｔを小さく）することができる。つまり、パワートランジスタ２の信頼性を高めることができる。
　ここで、第２回路パス６は、パワートランジスタ２のターンオフの過程においてパワートランジスタ２のゲート容量から一部の電荷をディスチャージし、第３回路パス７は、第２回路パス６のディスチャージに続いてゲート容量から他の一部の電荷を、第２回路パス６よりも低速でディスチャージしてもよい。
　これによれば、第２回路パス６による高速のディスチャージによりミラー期間を短縮することができる。第３回路パス７による低速のディスチャージにより、電流遮断速度ｄｉ／ｄｔを小さくするのでサージ電圧を抑制することができる。
　ここで、第２回路パス６は、パワートランジスタ２のターンオフの過程においてパワートランジスタ２のゲート容量から第１の電荷量をディスチャージし、第１の電荷量は、パワートランジスタ２のターンオフの開始からパワートランジスタ２のミラー期間が完了するまでにパワートランジスタ２のゲート容量から放出される第２の電荷量より小さくなるように設定されてもよい。
　これによれば、第２回路パス６による高速のディスチャージが行われる期間を、ミラー期間の範囲内に設定することができる。
　ここで、第１回路パス５は、ゲート抵抗Ｒｇｏｎに直列接続されたダイオードＤ１を備え、ダイオードＤ１の順方向は、入力端子からパワートランジスタのゲートに向う方向であってもよい。
　これによれば、第１回路パス５のゲート抵抗Ｒｇｏｎの抵抗値は、第２抵抗Ｒ２よりも大きいので、パワートランジスタ２のターンオフにおけるのディスチャージにはほとんど寄与しない。それゆえ、ターンオフにおける動作設定または調整は、専ら第２回路パス６および第３回路パス７で行うことができる。
　ここで、さらに、第３回路パス７に並列接続された第４回路パス８を備え、第４回路パス８は、直列接続された第３容量Ｃ３および第３抵抗Ｒ３を有し、第３容量Ｃ３の容量値は第２容量Ｃ２より大きく、第３抵抗Ｒ３の抵抗値は第２抵抗Ｒ２より大きくてもよい。
　これによれば、例えば、第３回路パス７によりミラ－期間の短縮を容易に調整でき、第４回路パス８により電流遮断速度ｄｉ／ｄｔを容易に調整することができる。
　ここで、パワートランジスタ２は、Ｐ型ゲート構造を有していてもよい。
　ここで、パワートランジスタ２は、Ｐ型デュアルゲート構造のＧａＮ双方向スイッチであってもよい。
　ここで、パワートランジスタ２は、ＭＯＳＦＥＴであってもよい。
　また、実施の形態の一態様に係るゲート駆動回路１は、入力端子Ｔ１と、入力端子Ｔ１とパワートランジスタ２のゲートとを接続する配線に挿入された第１回路パス５と、第１回路パス５に並列接続された第２回路パス６と、第２回路パス６に並列接続された第３回路パス７と、を備え、第１回路パス５は、ゲート抵抗Ｒｇｏｎを有し、第２回路パス６は、直列に接続された第１容量Ｃ１とダイオードＤ２とを有し、第３回路パス７は、直列に接続された第２容量Ｃ２と第２抵抗Ｒ２とを有し、第２容量Ｃ２の容量値は第１容量Ｃ１より大きく、ゲート抵抗Ｒｇｏｎの抵抗値は第２抵抗Ｒ２より大きい。
　これによれば、ミラー期間を短縮しかつサージ電圧を抑制（つまり電流遮断速度ｄｉ／ｄｔを小さく）することができる。つまり、パワートランジスタ２の信頼性を高めることができる。
　ここで、第２回路パス６は、パワートランジスタ２のターンオフの過程においてパワートランジスタ２のゲート容量から第１の電荷量をディスチャージし、第１の電荷量は、パワートランジスタ２のターンオフの開始からパワートランジスタ２のミラー期間が完了するまでにパワートランジスタ２のゲート容量から放出される第２の電荷量より小さくなるように設定されていてもよい。
　これによれば、第２回路パス６による高速のディスチャージが行われる期間を、ミラー期間の範囲内に設定することができる。
　ここで、第１回路パス５は、ゲート抵抗Ｒｇｏｎと直列に接続されたダイオードＤ１を備えていてもよい。
　これによれば、第１回路パス５のゲート抵抗Ｒｇｏｎの抵抗値は、第２抵抗Ｒ２よりも大きいので、パワートランジスタ２のターンオフにおけるのディスチャージにはほとんど寄与しない。それゆえ、ターンオフにおける動作設定または調整は、専ら第２回路パス６および第３回路パス７で行うことができる。
　ここで、第１回路パス５内のダイオードＤ１の順方向は、入力端子Ｔ１からパワートランジスタのゲートに向う方向であり、第２回路パス６内のダイオードＤ２の順方向は、パワートランジスタのゲートから入力端子Ｔ１に向う方向であってもよい。
　また、実施の形態の一態様に係るゲート駆動回路１は、入力端子Ｔ１と、入力端子Ｔ１とパワートランジスタ２のゲートとを接続する配線に挿入された第１回路パス５と、第１回路パス５に並列接続された第２回路パス６と、第２回路パス６に並列接続された第３回路パス７と、を備え、第１回路パス５は、直列接続されたダイオードＤ１およびゲート抵抗Ｒｇｏｎを有し、第２回路パス６は、直列接続された第１容量Ｃ１および第１抵抗Ｒ１を有し、第３回路パス７は、第２抵抗Ｒ２を有し、第２抵抗Ｒ２の抵抗値は第１抵抗Ｒ１より大きく、ゲート抵抗Ｒｇｏｎの抵抗値は第２抵抗Ｒ２より大きい。
　これによれば、ミラー期間を短縮しかつサージ電圧を抑制（つまり電流遮断速度ｄｉ／ｄｔを小さく）することができる。つまり、パワートランジスタ２の信頼性を高めることができる。
　ここで、第２回路パス６は、パワートランジスタ２のターンオフの過程においてパワートランジスタ２のゲート容量から第１の電荷量をディスチャージし、第１の電荷量は、パワートランジスタ２のターンオフの開始からパワートランジスタ２のミラー期間が完了するまでにパワートランジスタ２のゲート容量から放出される第２の電荷量より小さくなるように設定されてもよい。
　これによれば、第２回路パス６による高速のディスチャージが行われる期間を、ミラー期間の範囲内に設定することができる。
　また、実施の形態の一態様に係る半導体遮断器は、上記のゲート駆動回路１と、パワートランジスタ２と、を備える。
　これによれば、ミラー期間を短縮しかつサージ電圧を抑制（つまり電流遮断速度ｄｉ／ｄｔを小さく）することができる。つまり、パワートランジスタ２の信頼性を高めることができる。
　以上、１つまたは複数の態様に係るゲート駆動回路について、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、一つまたは複数の態様の範囲内に含まれてもよい。
　本開示に係るゲート駆動回路および半導体遮断器は、例えば、パワースイッチングシステムに利用可能である。
　　１　ゲート駆動回路
　　２　パワートランジスタ
　　３　負荷回路
　　４　制御回路
　　５　第１回路パス
　　６　第２回路パス
　　７　第３回路パス
　　８　第４回路パス
　Ｃ１　第１容量
　Ｃ２　第２容量
　Ｃ３　第３容量
　Ｄ１、Ｄ２　ダイオード
　Ｒ１　第１抵抗
　Ｒ２　第２抵抗
　Ｒ３　第３抵抗
　Ｒｇｏｎ　ゲート抵抗
　Ｔ１　入力端子

Claims (15)

  1. 　入力端子と、
    　前記入力端子とパワートランジスタのゲートとを接続する配線に挿入された第１回路パスと、
    　前記第１回路パスに並列接続された第２回路パスと、
    　前記第２回路パスに並列接続された第３回路パスと、を備え、
    　前記第１回路パスは、ゲート抵抗を有し、
    　前記第２回路パスは、直列接続された第１容量および第１抵抗を有し、
    　前記第３回路パスは、直列接続された第２容量および第２抵抗を有し、
    　前記第２容量の容量値は前記第１容量より大きく、
    　前記第２抵抗の抵抗値は前記第１抵抗より大きく、
    　前記ゲート抵抗の抵抗値は前記第２抵抗より大きい
    ゲート駆動回路。
  2. 　前記第２回路パスは、前記パワートランジスタのターンオフの過程において前記パワートランジスタのゲート容量から一部の電荷をディスチャージし、
    　前記第３回路パスは、前記第２回路パスのディスチャージに続いて前記ゲート容量から他の一部の電荷を、前記第２回路パスよりも低速でディスチャージする
    請求項１に記載のゲート駆動回路。
  3. 　前記第２回路パスは、前記パワートランジスタのターンオフの過程において前記パワートランジスタのゲート容量から第１の電荷量をディスチャージし、
    　前記第１の電荷量は、前記パワートランジスタのターンオフの開始から前記パワートランジスタのミラー期間が完了するまでに前記パワートランジスタのゲート容量から放出される第２の電荷量より小さくなるように設定される
    請求項１または２に記載のゲート駆動回路。
  4. 　前記第１回路パスは、前記ゲート抵抗に直列接続されたダイオードを備え、
    　前記ダイオードの順方向は、前記入力端子から前記パワートランジスタのゲートに向う方向である
    請求項１から３の何れか１項に記載のゲート駆動回路。
  5. 　さらに、前記第３回路パスに並列接続された第４回路パスを備え、
    　前記第４回路パスは、直列接続された第３容量および第３抵抗を有し、
    　前記第３容量の容量値は前記第２容量より大きく、
    　前記第３抵抗の抵抗値は前記第２抵抗より大きい
    請求項１から４の何れか１項に記載のゲート駆動回路。
  6. 　前記パワートランジスタは、Ｐ型ゲート構造を有する
    請求項１から５の何れか１項に記載のゲート駆動回路。
  7. 　前記パワートランジスタは、Ｐ型デュアルゲート構造のＧａＮ双方向スイッチである
    請求項１から５の何れか１項に記載のゲート駆動回路。
  8. 　前記パワートランジスタは、ＭＯＳＦＥＴである
    請求項１から５の何れか１項に記載のゲート駆動回路。
  9. 　入力端子と、
    　前記入力端子とパワートランジスタのゲートとを接続する配線に挿入された第１回路パスと、
    　前記第１回路パスに並列接続された第２回路パスと、
    　前記第２回路パスに並列接続された第３回路パスと、を備え、
    　前記第１回路パスは、ゲート抵抗を有し、
    　前記第２回路パスは、直列に接続された第１容量とダイオードとを有し、
    　前記第３回路パスは、直列に接続された第２容量と第２抵抗とを有し、
    　前記第２容量の容量値は前記第１容量より大きく、
    　前記ゲート抵抗の抵抗値は前記第２抵抗より大きい
    ゲート駆動回路。
  10. 　前記第２回路パスは、前記パワートランジスタのターンオフの過程において前記パワートランジスタのゲート容量から第１の電荷量をディスチャージし、
    　前記第１の電荷量は、前記パワートランジスタのターンオフの開始から前記パワートランジスタのミラー期間が完了するまでに前記パワートランジスタのゲート容量から放出される第２の電荷量より小さくなるように設定される
    請求項９に記載のゲート駆動回路。
  11. 　前記第１回路パスは、前記ゲート抵抗と直列に接続されたダイオードを備える
    請求項９または１０記載のゲート駆動回路。
  12. 　前記第１回路パス内の前記ダイオードの順方向は、前記入力端子から前記パワートランジスタのゲートに向う方向であり、
    　前記第２回路パス内の前記ダイオードの順方向は、前記パワートランジスタのゲートから前記入力端子に向う方向である
    請求項１１に記載のゲート駆動回路。
  13. 　入力端子と、
    　前記入力端子とパワートランジスタのゲートとを接続する配線に挿入された第１回路パスと、
    　前記第１回路パスに並列接続された第２回路パスと、
    　前記第２回路パスに並列接続された第３回路パスと、を備え、
    　前記第１回路パスは、直列接続されたダイオードおよびゲート抵抗を有し、
    　前記第２回路パスは、直列接続された第１容量および第１抵抗を有し、
    　前記第３回路パスは、第２抵抗を有し、
    　前記第２抵抗の抵抗値は前記第１抵抗より大きく、
    　前記ゲート抵抗の抵抗値は前記第２抵抗より大きい
    ゲート駆動回路。
  14. 　前記第２回路パスは、前記パワートランジスタのターンオフの過程において前記パワートランジスタのゲート容量から第１の電荷量をディスチャージし、
    　前記第１の電荷量は、前記パワートランジスタのターンオフの開始から前記パワートランジスタのミラー期間が完了するまでに前記パワートランジスタのゲート容量から放出される第２の電荷量より小さくなるように設定される
    請求項１３に記載のゲート駆動回路。
  15. 　請求項１から１４の何れか１項に記載のゲート駆動回路と、
    　前記パワートランジスタと、を備える
    半導体遮断器。
PCT/JP2020/027153 2019-07-17 2020-07-10 ゲート駆動回路および半導体遮断器 WO2021010353A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN202080050512.2A CN114097168A (zh) 2019-07-17 2020-07-10 栅极驱动电路以及半导体断路器
US17/626,296 US11791803B2 (en) 2019-07-17 2020-07-10 Gate drive circuit, and semiconductor breaker
JP2021533057A JPWO2021010353A1 (ja) 2019-07-17 2020-07-10
US18/461,119 US20230412153A1 (en) 2019-07-17 2023-09-05 Gate drive circuit, and semiconductor breaker
US18/461,126 US20230412154A1 (en) 2019-07-17 2023-09-05 Gate drive circuit, and semiconductor breaker

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201962875334P 2019-07-17 2019-07-17
US62/875,334 2019-07-17

Related Child Applications (3)

Application Number Title Priority Date Filing Date
US17/626,296 A-371-Of-International US11791803B2 (en) 2019-07-17 2020-07-10 Gate drive circuit, and semiconductor breaker
US18/461,119 Division US20230412153A1 (en) 2019-07-17 2023-09-05 Gate drive circuit, and semiconductor breaker
US18/461,126 Division US20230412154A1 (en) 2019-07-17 2023-09-05 Gate drive circuit, and semiconductor breaker

Publications (1)

Publication Number Publication Date
WO2021010353A1 true WO2021010353A1 (ja) 2021-01-21

Family

ID=74209887

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2020/027153 WO2021010353A1 (ja) 2019-07-17 2020-07-10 ゲート駆動回路および半導体遮断器

Country Status (4)

Country Link
US (3) US11791803B2 (ja)
JP (1) JPWO2021010353A1 (ja)
CN (1) CN114097168A (ja)
WO (1) WO2021010353A1 (ja)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05336732A (ja) * 1992-06-02 1993-12-17 Toshiba Corp Ｉｇｂｔゲート回路
JPH10163838A (ja) * 1996-11-28 1998-06-19 Toshiba Lighting & Technol Corp 電源装置、発光装置及び画像表示装置
JP2016158126A (ja) * 2015-02-25 2016-09-01 トヨタ自動車株式会社 遮断回路
JP2016226108A (ja) * 2015-05-28 2016-12-28 ニチコン株式会社 ゲート駆動回路
US20170179944A1 (en) * 2015-12-16 2017-06-22 Virginia Tech Intellectual Properties, Inc. Power Switch Drivers with Equalizers for Paralleled Switches
WO2018043039A1 (ja) * 2016-08-31 2018-03-08 パナソニックＩｐマネジメント株式会社 スイッチング回路
JP2019004636A (ja) * 2017-06-16 2019-01-10 株式会社デンソー 電力変換装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01183214A (ja) 1988-01-16 1989-07-21 Toyota Autom Loom Works Ltd パワースイッチング素子のオフゲート回路
JP3655049B2 (ja) 1997-05-23 2005-06-02 株式会社ルネサステクノロジ 静電誘導トランジスタの駆動方法
US6180959B1 (en) 1997-04-17 2001-01-30 Hitachi, Ltd. Static induction semiconductor device, and driving method and drive circuit thereof
JP2000232347A (ja) 1999-02-08 2000-08-22 Toshiba Corp ゲート回路及びゲート回路制御方法
JP3886876B2 (ja) 2002-01-17 2007-02-28 三菱電機株式会社 電力用半導体素子の駆動回路
JP3964833B2 (ja) 2003-06-30 2007-08-22 株式会社オートネットワーク技術研究所 インテリジェントパワーデバイス及びその負荷短絡保護方法
JP5235151B2 (ja) 2009-03-13 2013-07-10 株式会社Ｎｔｔファシリティーズ トランジスタ駆動回路、半導体遮断器及びトランジスタ駆動方法
JP4968487B2 (ja) * 2010-03-08 2012-07-04 サンケン電気株式会社 ゲートドライブ回路
JP5925434B2 (ja) 2011-05-13 2016-05-25 東洋電機製造株式会社 ゲート駆動回路
KR101444543B1 (ko) * 2012-11-26 2014-09-24 삼성전기주식회사 구동 회로, 구동 모듈 및 모터 구동 장치
US9859732B2 (en) * 2014-09-16 2018-01-02 Navitas Semiconductor, Inc. Half bridge power conversion circuits using GaN devices
JP2017212870A (ja) * 2016-05-20 2017-11-30 株式会社デンソー スイッチング素子の駆動制御装置
EP3270513B1 (en) * 2016-07-11 2019-07-03 NXP USA, Inc. Igbt gate current slope measure to estimate miller plateau
KR101794998B1 (ko) * 2016-07-27 2017-11-08 현대오트론 주식회사 절연 게이트 드라이버 및 그를 포함하는 전력 소자 구동 시스템
US10218258B1 (en) * 2018-01-09 2019-02-26 Dialog Semiconductor (Uk) Limited Apparatus and method for driving a power stage

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05336732A (ja) * 1992-06-02 1993-12-17 Toshiba Corp Ｉｇｂｔゲート回路
JPH10163838A (ja) * 1996-11-28 1998-06-19 Toshiba Lighting & Technol Corp 電源装置、発光装置及び画像表示装置
JP2016158126A (ja) * 2015-02-25 2016-09-01 トヨタ自動車株式会社 遮断回路
JP2016226108A (ja) * 2015-05-28 2016-12-28 ニチコン株式会社 ゲート駆動回路
US20170179944A1 (en) * 2015-12-16 2017-06-22 Virginia Tech Intellectual Properties, Inc. Power Switch Drivers with Equalizers for Paralleled Switches
WO2018043039A1 (ja) * 2016-08-31 2018-03-08 パナソニックＩｐマネジメント株式会社 スイッチング回路
JP2019004636A (ja) * 2017-06-16 2019-01-10 株式会社デンソー 電力変換装置

Also Published As

Publication number Publication date
US11791803B2 (en) 2023-10-17
US20230412154A1 (en) 2023-12-21
JPWO2021010353A1 (ja) 2021-01-21
US20230412153A1 (en) 2023-12-21
US20220271738A1 (en) 2022-08-25
CN114097168A (zh) 2022-02-25

Similar Documents

Publication Publication Date Title
JP4804142B2 (ja) 高速ゲート駆動回路
US7514967B2 (en) Driver for voltage driven type switching element
CN107980199B (zh) 电源开关装置
JP7069283B2 (ja) 過電流保護装置
EP3537604B1 (en) Solid state power controller gate control
US9048829B2 (en) Power semiconductor device driving circuit
JP6645924B2 (ja) 半導体装置及び電力変換装置
US9025294B2 (en) System and method for controlling solid state circuit breakers
US9337625B2 (en) Semiconductor device for use in an ignition system of an internal combustion engine
EP3832866B1 (en) Overcurrent protection circuit and switching circuit
JP4952112B2 (ja) 電圧駆動型素子の駆動回路
KR101329610B1 (ko) 반도체장치
WO2021010353A1 (ja) ゲート駆動回路および半導体遮断器
JP6706876B2 (ja) パワーモジュール
JP6847641B2 (ja) ゲート駆動回路
CN210578242U (zh) 一种电源缓起电路
JP6734007B2 (ja) パワーモジュール
US20230053929A1 (en) Driving apparatus
JP2020027949A (ja) スイッチング回路
US10027218B2 (en) Power semiconductor element driving circuit
US20240097671A1 (en) Semiconductor device
US20220209645A1 (en) Driving apparatus
US20230421151A1 (en) Gate driving circuit
JP2022181238A (ja) アクティブクランプ回路
JP2004079892A (ja) 絶縁ゲート型半導体装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20841533

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2021533057

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 20841533

Country of ref document: EP

Kind code of ref document: A1