JP2022181238A - アクティブクランプ回路 - Google Patents
アクティブクランプ回路 Download PDFInfo
- Publication number
- JP2022181238A JP2022181238A JP2021088056A JP2021088056A JP2022181238A JP 2022181238 A JP2022181238 A JP 2022181238A JP 2021088056 A JP2021088056 A JP 2021088056A JP 2021088056 A JP2021088056 A JP 2021088056A JP 2022181238 A JP2022181238 A JP 2022181238A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- voltage
- time
- capacitor
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 37
- 239000004065 semiconductor Substances 0.000 claims description 19
- 230000010355 oscillation Effects 0.000 claims description 3
- 239000008186 active pharmaceutical agent Substances 0.000 description 18
- 230000007423 decrease Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 5
- 206010014357 Electric shock Diseases 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000020169 heat generation Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000001629 suppression Effects 0.000 description 3
- 235000010724 Wisteria floribunda Nutrition 0.000 description 2
- 230000003313 weakening effect Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Images
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
Landscapes
- Power Conversion In General (AREA)
- Electronic Switches (AREA)
Abstract
Description
本発明は、スイッチング制御が行われる半導体バルブデバイスのスイッチングサージの抑制に関する。
スイッチング制御がなされる半導体デバイスのアクティブクランプ回路の従来例を図4に示す。図4において、(a)は例えばnチャネル型MOSFETで構成されたスイッチング素子SWに接続されたアクティブクランプ回路の回路図であり、(b)はその動作原理を表すタイムチャートである。
スイッチング素子SWのドレインは直流電圧源Edに接続されている。
スイッチング素子SWのドレイン-ゲート間には、ダイオードDiのアノード、カソード、ツェナーダイオードZDのカソード、アノードおよび抵抗Rが順次直列に接続されている。
図4(b)において、時刻t1に至るまでの期間は、図示省略のゲート駆動回路から供給されるオンゲート信号により、ゲート-ソース間電圧VGSがオンゲート電圧閾値Vth以上であるためスイッチング素子SWがオンされており、ドレイン電流IDが流れている。
時刻t1において、ゲート-ソース間電圧VGSがオンゲート電圧閾値Vth以下になると、スイッチング素子SWはターンオフする。ゲート-ソース間電圧VGSが零になる時刻t2において、ドレイン-ソース間電圧VDSが立上がり、それ以降ドレイン電流IDは減少する。
時刻t3において、ドレイン電流IDが零になり、スイッチングによるサージによってドレイン-ソース間電圧VDSがツェナーダイオードZDの降伏電圧VBRを超えると、ダイオードDi、ツェナーダイオードZD、抵抗Rを介してゲート(G)にクランプ電流Iclampが流れる。このクランプ電流Iclampにより時刻t4までの微小期間、スイッチング素子SWのゲート-ソース間電圧VGSが持ち上がってオンゲート電圧閾値Vthを超え、スイッチング素子SWがサージを吸収する。
時刻t4以降、ドレイン-ソース間電圧VDSはツェナーダイオードZDの降伏電圧VBR以下に抑えられ、ゲート-ソース間電圧VGSは負電圧に維持される。
図4(b)のドレイン-ソース間電圧VDSの波形において、破線で示す波形はアクティブクランプ回路がない場合の波形を示している。
尚、従来のアクティブクランプ回路の構成は例えば非特許文献1に記載されている。
富士IGBTモジュールアプリケーションマニュアル、2017年1月、富士電機(株)、文書番号RH984e、P.5-15
図4の回路では、スイッチングによるサージがツェナーダイオードZDの降伏電圧VBR以上になると電流が流れるが、降伏電圧未満では完全には0Aではない。定常的に微弱な電流が流れてしまうため、高周波駆動を行う電力変換装置に適用した場合、低電圧品のツェナーダイオードを多数直列接続しなければ、発熱が問題となり回路の大型化、配線インダクタンスによる回路機能の低下を生じ、部品コストも上昇する。
また、ツェナーダイオード自身の寄生容量によって、降伏電圧VBRを超えてからクランプ回路電流Iclampが流れるまで、遅延が発生する。
本発明は、上記課題を解決するものであり、その目的は、ツェナーダイオードを用いることなくスイッチングサージを抑制することができるアクティブクランプ回路を提供することにある。
上記課題を解決するための請求項1に記載のアクティブクランプ回路は、
直流電圧源に接続され、スイッチング制御が行われる半導体デバイスのドレイン-ゲート間に、ダイオード、キャパシタ、第1の抵抗を直列に接続したことを特徴とする。
直流電圧源に接続され、スイッチング制御が行われる半導体デバイスのドレイン-ゲート間に、ダイオード、キャパシタ、第1の抵抗を直列に接続したことを特徴とする。
請求項2に記載のアクティブクランプ回路は、請求項1において、
前記キャパシタおよび第1の抵抗による時定数は過電流保護が動作する時間よりも長く設定され、前記第1の抵抗は電流の振動が発生しない抵抗値に設定されていることを特徴とする。
前記キャパシタおよび第1の抵抗による時定数は過電流保護が動作する時間よりも長く設定され、前記第1の抵抗は電流の振動が発生しない抵抗値に設定されていることを特徴とする。
請求項3に記載のアクティブクランプ回路は、請求項1又は2において、
前記キャパシタに並列に接続した第2の抵抗を備えたことを特徴とする。
前記キャパシタに並列に接続した第2の抵抗を備えたことを特徴とする。
請求項4に記載のアクティブクランプ回路は、請求項3において、
前記半導体デバイスのゲートとゲート駆動電源のターンオフ側の間に接続され、半導体デバイスのゲート-ソース間電圧がオンゲート電圧閾値よりも低くなってから、半導体デバイスのオンゲート信号供給開始時刻までの期間オン制御されるスイッチを備えたことを特徴とする。
前記半導体デバイスのゲートとゲート駆動電源のターンオフ側の間に接続され、半導体デバイスのゲート-ソース間電圧がオンゲート電圧閾値よりも低くなってから、半導体デバイスのオンゲート信号供給開始時刻までの期間オン制御されるスイッチを備えたことを特徴とする。
請求項5に記載のアクティブクランプ回路は、請求項3又は4において、
前記キャパシタおよび第2の抵抗による時定数は、前記半導体デバイスのスイッチングの周期よりも短く設定されていることを特徴とする。
前記キャパシタおよび第2の抵抗による時定数は、前記半導体デバイスのスイッチングの周期よりも短く設定されていることを特徴とする。
(1)請求項1~5に記載の発明によれば、ツェナーダイオードを用いることなくスイッチングサージを抑制することができる。ツェナーダイオードを用いないので、高周波駆動を行う電力変換装置に適用した場合、定常的に流れる微弱電流による発熱を回避することができ、また寄生容量によるクランプ回路電流の遅延を回避することができ、さらに部品コストを低減することができる。
(2)請求項2に記載の発明によれば、サージ抑制効果が持続される。
(3)請求項3に記載の発明によれば、キャパシタの放電を行うことができるので、人体接触時の感電の危険を回避し、また定常的なサージ電圧から半導体デバイスを保護することができる。
(4)請求項4に記載の発明によれば、ゲート電圧の持ち上がりによる誤点弧への耐性の弱まりを防止することができる。
(5)請求項5に記載の発明によれば、サージ抑制効果が持続される。
以下、図面を参照しながら本発明の実施の形態を説明するが、本発明は下記の実施形態例に限定されるものではない。直流電圧源に接続される半導体デバイスのターンオフ動作時に、ドレイン-ソース間電圧VDSには、回路の入力直流電圧に加えて、サージ電圧ΔVが生じる。このサージ電圧が半導体デバイスの定格電圧を超過すると、デバイスの破壊につながる。
本発明では、サージによるエネルギーの一部をゲート駆動および微小時間のターンオン動作により、素子自身で吸収することで、過電圧を抑制する。
図1は、スイッチング制御がなされる半導体デバイス、例えばnチャネル型MOSFETで構成されたスイッチング素子SWに設けた、実施例1によるアクティブクランプ回路を表し、(a)は回路図、(b)は動作原理を示すタイムチャートである。
図1(a)において、スイッチング素子SWのドレインは直流電圧源Edに接続されている。
スイッチング素子SWのドレイン-ゲート間には、ダイオードDiのアノード、カソード、キャパシタCおよび抵抗R1(第1の抵抗)が順次直列に接続されている。
図1(b)において、時刻t1に至るまでの期間は、図示省略のゲート駆動回路から供給されるオンゲート信号により、ゲート-ソース間電圧VGSがオンゲート電圧閾値Vth以上であるためスイッチング素子SWがオンされており、ドレイン電流IDが流れている。
時刻t1において、ゲート-ソース間電圧VGSがオンゲート電圧閾値Vth以下になると、スイッチング素子SWはターンオフする。ゲート-ソース間電圧VGSが零になる時刻t2において、ドレイン-ソース間電圧VDSが立上がり、それ以降ドレイン電流IDは減少する。
キャパシタCは主回路の直流電圧(Ed)により充電されており、時刻t3においてドレイン電流IDが零になり、サージ電圧ΔVによりドレイン-ソース間電圧VDSがキャパシタ電圧VCを超えると、直ちにクランプ電流IclampがダイオードDi、キャパシタCおよび抵抗R1を介してゲート(G)に流れる。
クランプ電流Iclampが流れることでゲート-ソース間電圧VGSが持ち上がってオンゲート電圧閾値Vthを超える。これによって、スイッチング素子SWが微小時間ターンオンすることでデバイス自身がサージ電圧の原因となるエネルギーを吸収し、過電圧を抑制する。また従来のツェナーダイオードの代替としてキャパシタCを用いることで部品コストを低減できる。
時刻t4以降、ドレイン-ソース間電圧VDSはキャパシタ電圧VC以下に抑えられ、ゲート-ソース間電圧VGSは負電圧に維持される。
図1(b)のドレイン-ソース間電圧VDSの波形において、破線で示す波形はアクティブクランプ回路がない場合の波形を示している。
過電流による過大なサージ電圧の保護として本発明を用いる場合、キャパシタCと抵抗R1の積である時定数は、過電流保護が動作する時間より十分長くする必要がある。キャパシタCの静電容量が小さい場合、サージ電圧によってキャパシタCが直ちに充電されてしまい、サージ抑制効果が持続しなくなる。キャパシタCの静電容量を大きくすると、キャパシタが充電された状態でもC(dv/dt)にしたがって電流が流れるため、サージ抑制効果が持続する。また、抵抗R1の値は電流の振動が発生しないように設定する。
以上のように本実施例1によれば、ツェナーダイオードを用いることなくスイッチングサージを抑制することができる。ツェナーダイオードを用いないので、高周波駆動を行う電力変換装置に適用した場合、定常的に流れる微弱電流による発熱を回避することができ、また寄生容量によるクランプ回路電流の遅延を回避することができ、さらに部品コストを低減することができる。
実施例1の回路では、キャパシタCは常に充電された状態にあり、人体が接触した際に感電の危険が伴う。そこで本実施例2では、図2に示すように、装置が停止した際に、キャパシタCの放電を行うための放電用の抵抗R2を設けることで、感電の防止を行った。
図2において図1と同一部分は同一符号をもって示している。回路図を示す図2(a)において図1(a)と異なる点は、キャパシタCに抵抗R2(第2の抵抗)を並列に接続したことにあり、その他の部分は図1と同一に構成されている。
図2(b)において、時刻t1に至るまでの期間は、図示省略のゲート駆動回路から供給されるオンゲート信号により、ゲート-ソース間電圧VGSがオンゲート電圧閾値Vth以上であるためスイッチング素子SWがオンされており、ドレイン電流IDが流れている。
時刻t1において、ゲート-ソース間電圧VGSがオンゲート電圧閾値Vth以下になると、スイッチング素子SWはターンオフする。ゲート-ソース間電圧VGSが零になる時刻t2において、ドレイン-ソース間電圧VDSが立上がり、それ以降ドレイン電流IDは減少する。
キャパシタCは主回路の直流電圧(Ed)により充電されており、時刻t3においてドレイン電流IDが零になり、サージ電圧ΔVによりドレイン-ソース間電圧VDSがキャパシタ電圧VC(入力直流電圧Ed)を超えると、直ちにクランプ電流IclampがダイオードDi、キャパシタCおよび抵抗R1を介してゲート(G)に流れる。
クランプ電流Iclampが流れることでゲート-ソース間電圧VGSが持ち上がってオンゲート電圧閾値Vthを超える。これによって、スイッチング素子SWが微小時間ターンオンすることでデバイス自身がサージ電圧の原因となるエネルギーを吸収し、過電圧を抑制する。
ゲート-ソース間電圧VGSが零以下となる時刻t4以降、ドレイン-ソース間電圧VDSは入力直流電圧Ed以下にクランプされ、ゲート-ソース間電圧VGSは負電圧に維持される。
また、キャパシタCの電荷が抵抗R2を介して放電されるためキャパシタ電圧VCは徐々に低下していく。
次にスイッチング素子SWのターンオフ期間が終了してターンオン期間がスタートする時刻t5から、ゲート-ソース間電圧VGSはオンゲート電圧閾値Vth以上となり、ドレイン-ソース間電圧VDSは低下し始める。
ドレイン-ソース間電圧VDSが零となる時刻t6からドレイン電流IDが増加する。
時刻t7において、ゲート-ソース間電圧VGSがオンゲート電圧閾値Vth以下になるとスイッチング素子SWはターンオフする。またこの時刻t7において、抵抗R2による放電が終了し、キャパシタ電圧VCは入力直流電圧Edとなる。
ゲート-ソース間電圧VGSが零になる時刻t8において、ドレイン-ソース間電圧VDSが立上がり、それ以降ドレイン電流IDは減少する。
時刻t9において、ドレイン電流IDが零になり、サージ電圧ΔVによりドレイン-ソース間電圧VDSがキャパシタ電圧VC(入力直流電圧Ed)を超えると、直ちにクランプ電流IclampがダイオードDi、キャパシタCおよび抵抗R1を介してゲート(G)に流れる。
クランプ電流Iclampが流れることでゲート-ソース間電圧VGSが持ち上がってオンゲート電圧閾値Vthを超える。これによって、スイッチング素子SWが微小時間ターンオンすることでデバイス自身がサージ電圧の原因となるエネルギーを吸収し、過電圧を抑制する。
時刻t10以降、ドレイン-ソース間電圧VDSは入力直流電圧Ed以下に抑えられ、ゲート-ソース間電圧VGSは負電圧に維持される。
図2(b)のドレイン-ソース間電圧VDSの波形において、破線で示す波形はアクティブクランプ回路がない場合の波形を示している。
実施例1および2においては、キャパシタCはサージ電圧によって充電され、充電電流が流れないため、スイッチング素子SWのスイッチング毎にサージ抑制効果は低下する。そこで、キャパシタCと放電用の抵抗R2の時定数をスイッチングの周期より短くすることで、キャパシタCの充電電流によるサージ抑制効果を持続することができる。
すなわち、図2(b)の時刻t4~時刻t7で定義されるCとR2の時定数(期間)を、時刻t1~時刻t7で定義されるスイッチング周期よりも短く設定している。
以上のように本実施例2によれば、キャパシタCの放電を行うことができるので、人体接触時の感電の危険を回避し、また定常的なサージ電圧から半導体デバイスを保護することができ、さらにサージ抑制効果が持続できる。
実施例2は、ターンオフ動作以外の状態においても、クランプ回路には常に電流が流れ、その電流がゲート抵抗RGを流れることで、ゲート電圧の持ち上げが生じ、誤点弧への耐性が弱まる。それを防ぐために本実施例3では、図3のようにスイッチング素子SWのゲート端子(G)とゲート駆動電源のターンオフ側Vssに接続されたスイッチを設け、ゲート抵抗を介さずにクランプ回路の電流を流すことによって、ゲート電圧の持ち上げを防ぐように構成した。
図3(a)は実施例3によるアクティブクランプ回路の構成を示し、図2(a)と同一部分は同一符号をもって示している。図3(a)においてRGは、一端がゲートドライバ10の出力側に接続され、他端が抵抗R1およびスイッチング素子SWのゲート(G)の共通接続点に接続されたゲート抵抗である。
スイッチング素子SWのゲート、抵抗R1、ゲート抵抗RGの共通接続点とゲート駆動電源のターンオフ側VSSとの間には、スイッチ20が接続されている。
実施例3における図3(b)の動作は、時刻t1~時刻t10に示すように、図2(b)の時刻t1~時刻t10の動作と同様であるが、さらに以下のような動作が加わる。
すなわち、ゲート-ソース間電圧VGSがオンゲート電圧閾値Vth以下となる時刻t1(ターンオフ期間の始まり)から、ターンオフ期間が終了してターンオン期間がスタートする時刻t5(VGSが立ち上がる時刻)又は時刻t5よりも若干早い時刻までの期間、スイッチ20をオンとする。
これによって、ターンオフ期間中に、ゲート抵抗RGを介さずにクランプ電流Iclampを流すことが可能となり、図3(b)のゲート-ソース間電圧VGSの破線の波形のようなゲート電圧の持ち上がりを防ぐことができ、誤点弧への耐性の弱まりを防止できる。
尚、前記ゲートドライバ10のゲート駆動電源のターンオフ側VSSは、0V以下(素子のG-S間の定格電圧(素子の機能に異常をきたさないとされる電圧)の範囲内にて、負電圧が好ましい)とする。
ゲート駆動電源のターンオン側VDDは、スイッチングが十分に行われる電圧(オンゲート電圧閾値Vthより大幅に大きい程度であるが、素子のG-S間の定格電圧よりは低い値が好ましい)とする。
10…ゲートドライバ
20…スイッチ
SW…スイッチング素子
Di…ダイオード
C…キャパシタ
R1…第1の抵抗
R2…第2の抵抗
RG…ゲート抵抗
20…スイッチ
SW…スイッチング素子
Di…ダイオード
C…キャパシタ
R1…第1の抵抗
R2…第2の抵抗
RG…ゲート抵抗
Claims (5)
- 直流電圧源に接続され、スイッチング制御が行われる半導体デバイスのドレイン-ゲート間に、ダイオード、キャパシタ、第1の抵抗を直列に接続したことを特徴とするアクティブクランプ回路。
- 前記キャパシタおよび第1の抵抗による時定数は過電流保護が動作する時間よりも長く設定され、前記第1の抵抗は電流の振動が発生しない抵抗値に設定されていることを特徴とする請求項1に記載のアクティブクランプ回路。
- 前記キャパシタに並列に接続した第2の抵抗を備えたことを特徴とする請求項1又は2に記載のアクティブクランプ回路。
- 前記半導体デバイスのゲートとゲート駆動電源のターンオフ側の間に接続され、半導体デバイスのゲート-ソース間電圧がオンゲート電圧閾値よりも低くなってから、半導体デバイスのオンゲート信号供給開始時刻までの期間オン制御されるスイッチを備えたことを特徴とする請求項3に記載のアクティブクランプ回路。
- 前記キャパシタおよび第2の抵抗による時定数は、前記半導体デバイスのスイッチングの周期よりも短く設定されていることを特徴とする請求項3又は4に記載のアクティブクランプ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021088056A JP2022181238A (ja) | 2021-05-26 | 2021-05-26 | アクティブクランプ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021088056A JP2022181238A (ja) | 2021-05-26 | 2021-05-26 | アクティブクランプ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2022181238A true JP2022181238A (ja) | 2022-12-08 |
Family
ID=84328056
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021088056A Pending JP2022181238A (ja) | 2021-05-26 | 2021-05-26 | アクティブクランプ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2022181238A (ja) |
-
2021
- 2021-05-26 JP JP2021088056A patent/JP2022181238A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6402591B2 (ja) | 半導体装置 | |
US9366717B2 (en) | Device and procedure for the detection of a short circuit or overcurrent situation in a power semiconductor switch | |
US9397658B2 (en) | Gate drive circuit and a method for controlling a power transistor | |
JP3812353B2 (ja) | 半導体電力変換装置 | |
US9595949B2 (en) | Control of a clamp circuit during transient conditions | |
AU2012364264B2 (en) | Apparatus and method for control of semiconductor switching devices | |
JP5344005B2 (ja) | スイッチング回路 | |
US10620650B2 (en) | Semiconductor device | |
US8503146B1 (en) | Gate driver with short-circuit protection | |
US10243356B2 (en) | Overvoltage protection device | |
JP2012191408A (ja) | ゲート駆動回路、およびパワー半導体モジュール | |
JP2017220861A (ja) | ゲート駆動回路 | |
JP6122542B1 (ja) | アクティブクランプ回路 | |
JP4003833B2 (ja) | 電界制御型半導体素子の駆動回路 | |
JP6847641B2 (ja) | ゲート駆動回路 | |
JP2022181238A (ja) | アクティブクランプ回路 | |
JP2020096444A (ja) | スイッチング回路 | |
JP5563050B2 (ja) | ゲート駆動回路、およびパワー半導体モジュール | |
JP2018098849A (ja) | パワーモジュール | |
JP2013207552A (ja) | 半導体装置 | |
Bisi et al. | Short-circuit protection for GaN power devices with integrated current limiter and commercial gate driver | |
JP6910115B2 (ja) | アクティブスナバ回路 | |
JP5772308B2 (ja) | スイッチング素子の保護回路 | |
CN215934718U (zh) | 一种吸收电路及电子设备 | |
WO2021010353A1 (ja) | ゲート駆動回路および半導体遮断器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20230830 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20240522 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20240604 |