JP2016226108A - ゲート駆動回路 - Google Patents

Abstract

【課題】ノーマリオフ型のスイッチング素子のターンオフ動作の高速化のために与える逆バイアス電圧の安定化およびオン動作時の駆動電流の安定化を図りつつ、オフ状態での漏れ電流を確実に抑制するとともに、駆動電圧の低減化を図る。
【解決手段】相補型ハイサイド・ローサイドのスイッチング回路２２，２３の接続ノードＮ２１とノーマリオフ型のスイッチング素子Ｑ１１のゲートとの間に介装された駆動信号伝達回路１０が、電圧調整回路部１１と逆バイアス制御・定電流回路部１２の並列接続で構成されている。電圧調整回路部１１は、ターンオン時にスイッチング素子のゲート電圧を低減し、ターンオフ時にゲートに逆バイアス電圧を印加するためのコンデンサＣ１１を含む。逆バイアス制御・定電流回路部１２は、ターンオフ時の電圧調整回路部の逆バイアス電圧の大きさを制御し、オン動作時にゲートに一定の駆動電流を供給する。
【選択図】図１

Description

本発明は、オンゲート電圧の低電圧化に有利なノーマリオフ型のスイッチング素子を主スイッチとするゲート駆動回路に関する。

ノーマリオフ型のパワートランジスタはゲート電圧を印加しない状態では電流が流れないため、機器の安全性を確保する上で優れた特性をもっている。近時、ノーマリオフ型のトランジスタとしてＧａＮ（窒化ガリウム）が着目されている。ＧａＮはバンドギャップが広いことからワイドギャップ半導体とも呼ばれ、絶縁破壊強度が高く、スイッチング電源や電力変換装置などの小型・高周波用途に優れたパワーデバイスである。

＜第１の従来例＞
図５は特許文献１（特開２０１０−５１１６５号公報）に開示されたゲート駆動回路の回路構成図、図６はそのゲート駆動回路の動作において想定される波形図である。ハイサイドのＮＰＮトランジスタ１０２とローサイドのＰＮＰトランジスタ１０３は直列接続されて、スイッチング制御回路１０１の制御信号によってオン／オフが交互に行われる相補型に構成されている。これら両トランジスタ１０２，１０３の接続ノードとゲート駆動型のスイッチング素子１００のゲート端子Ｇとを結ぶ駆動信号線路に、抵抗素子１０４とコンデンサ１０５からなる抵抗コンデンサ並列回路が挿入されている。スイッチング素子１００はオンゲート電圧の低電圧化に有利なＧａＮ（窒化ガリウム）で構成されたノーマリオフ型のスイッチング素子である。スイッチング素子１００のスイッチング時にコンデンサ１０５を介して、スイッチング素子１００のゲート入力容量（Ｃiss）１０６に対して充放電が行われる。抵抗素子１０４はスイッチング素子１００のオン状態でゲートへ流入する電流に伝導度変調効果を与える。すなわち、スイッチング素子１００のオン抵抗を小さくして、導通時の損失を少なくする。

ハイサイドのトランジスタ１０２がオンし、同時にローサイドのトランジスタ１０３がオフすると、スイッチング制御回路１０１による駆動電流がオン状態にあるハイサイドのトランジスタ１０２からコンデンサ１０５を介してスイッチング素子１００のゲート端子Ｇに流入し、スイッチング素子１００が高速にターンオンする。このターンオン動作において、スイッチング制御回路１０１からの駆動電圧は、スイッチング素子１００のゲート入力容量（Ｃiss）１０６とコンデンサ１０５とで分圧される。その結果、スイッチング素子１００のゲート端子Ｇに印加される駆動電圧は、コンデンサ１０５がない場合に比べて大きく低下する。このことは、スイッチング素子１００をＧａＮでノーマリオフ型に構成することに良好に対応し、消費電力の削減に有利となっている。また、コンデンサ１０５の存在によりターンオン動作が高速化され、抵抗素子１０４の存在によりターンオン後におけるスイッチング素子１００のオン動作が安定化する。すなわち、抵抗素子１０４とコンデンサ１０５からなる抵抗コンデンサ並列回路は、ノーマリオフ型のスイッチング素子１００の高速動作と動作安定化に有効なものとなっている。

図６（ａ）は図５のゲート駆動回路におけるスイッチング素子１００のゲート・ソース間の電圧波形を示し、図６（ｂ）はローサイドのトランジスタ１０３のコレクタ・エミッタ間の電圧波形を示す。ハイサイドのトランジスタ１０２がオフし、同時にローサイドのトランジスタ１０３がオンすると、両トランジスタ１０２，１０３の接続ノードの電位が瞬間的に０［Ｖ］まで低下するため、連動して図６（ａ）に示すスイッチング素子１００のゲート・ソース間電圧がマイナス電圧まで急降下する（タイミングｔ１１）。その後、ゲート入力容量１０６から抵抗コンデンサ並列回路を介して放電が行われて、ゲート・ソース間電圧は、最初は比較的急勾配で増加し、次第に勾配を減じながら、最終的には０［Ｖ］へ収束する（タイミングｔ１２）。つまり、スイッチング素子１００のオフ状態でゲート端子に印加される電圧は０［Ｖ］であり、逆バイアス電圧の印加とはならない。

＜第２の従来例＞
図７は同じく特許文献１に開示された別のゲート駆動回路の回路構成図、図８はそのゲート駆動回路の動作において想定される波形図である。このゲート駆動回路は、図５において抵抗コンデンサ並列回路の抵抗素子１０４を定電流ダイオード（ＣＲＤ）１１７に置き換えたものに相当する。スイッチング素子（ＧＩＴトランジスタ）１１０のゲート・ソース間にはゲート電圧制限用のツェナーダイオード１２０が接続されている。ハイサイドのゲート駆動スイッチ１１５がオンし、同時にローサイドのゲート駆動スイッチ１１６がオフすると、駆動電圧がスイッチング素子１１０のゲートに印加される。その際に駆動電圧はコンデンサ１１９を介して印加されるので、スイッチング素子１１０のターンオン動作は高速に行われる。また、スイッチング素子１１０の定常オン状態ではスイッチング素子１１０に対するゲート駆動電流が定電流ダイオード１１７を介して流れるので、スイッチング素子１１０の定電流駆動が適切に行われる。

図８（ａ）は図７のゲート駆動回路におけるスイッチング素子１１０のゲート・ソース間の電圧波形を示し、図８（ｂ）はローサイドのゲート駆動スイッチ１１６のコレクタ・エミッタ間の電圧波形を示す。ハイサイドのゲート駆動スイッチ１１５がオフし、同時にローサイドのゲート駆動スイッチ１１６がオンすると、両ゲート駆動スイッチ１１５，１１６の接続ノードの電位が瞬間的に０［Ｖ］まで低下するため、連動して図８（ａ）に示すスイッチング素子１１０のゲート・ソース間電圧がマイナス電圧まで急降下する（タイミングｔ２１）。その後、ゲート入力容量（不図示）からコンデンサ１１９、ツェナーダイオード１２０を介して放電が行われて、ゲート・ソース間電圧は一定の勾配で増加し、最終的には０［Ｖ］へ収束する（タイミングｔ２２）。この場合もスイッチング素子１１０のオフ状態でゲート端子に印加される電圧は０［Ｖ］であり、逆バイアス電圧の印加とはならない。

ＧａＮなどによるノーマリオフ型のトランジスタは、その良好な高周波特性と低オン抵抗特性から将来有力なパワーデバイスになると見なされている。しかし一方で、ノーマリオフ型デバイスは閾値電圧が小さく、ゲート電圧０［Ｖ］でもオフ時の漏れ電流が大きく、電力を無駄に消費するという課題がある。その対策として、オフ時に逆バイアスを印加して漏れ電流を小さくするという技術が提案されている。その一例を第３の従来例として以下に説明する。

＜第３の従来例＞
図５、図７のゲート駆動回路にあっては、スイッチング素子のオフ時におけるゲート電圧は０［Ｖ］になるだけであって、ゲート端子を逆バイアスすることはできない。ターンオフ動作の高速化のために、スイッチング素子をターンオフ時に逆バイアスするようにしたゲート駆動回路が図９に示す第３の従来例である。図９は特許文献２（特開平８−１４９７９６号公報）に記載されたゲート駆動回路の構成を示す回路構成図である。

図９に示すように、ノードＡ′とスイッチング素子Ｑ１のゲートとの間に、スイッチング素子Ｑ１への逆バイアス印加用のコンデンサＣ１と、ゲートに流れる電流を制限する抵抗素子Ｒ３が接続されているとともに、コンデンサＣ１と抵抗素子Ｒ３の接続ノードＮ１とグランドラインＬＧとの間に抵抗素子Ｒ１とダイオードＤ１の直列回路３２が接続されている。ダイオードＤ１のアノードは抵抗素子Ｒ１に接続され、カソードはグランドラインＬＧに接続されている。この抵抗素子Ｒ１とダイオードＤ１の直列回路３２は、それに電流を流すことによって逆バイアス印加用のコンデンサＣ１の両端間に直流電圧を発生させる機能を有する。コンデンサＣ１の両端間にツェナーダイオードＺＤ１と抵抗素子Ｒ２の直列回路が接続され、並列回路３３を構成している。ツェナーダイオードＺＤ１のアノードと抵抗素子Ｒ２の一端が接続され、ツェナーダイオードＺＤ１のカソードがノードＡ′に接続され、抵抗素子Ｒ２の他端が抵抗素子Ｒ１と抵抗素子Ｒ３の接続ノードＮ１に接続されている。ツェナーダイオードＺＤ１と抵抗素子Ｒ２の直列回路は、逆バイアス印加用のコンデンサＣ１の両端間に発生する直流電圧値（逆バイアス電圧）を一定に制御する機能を有している。抵抗素子Ｒ２はツェナーダイオードＺＤ１に流れる電流のピークを抑えるので、ツェナーダイオードＺＤ１としては電力容量の小さいものの採用を可能とする。

図９に示すゲート駆動回路３１において、その入力段にオン信号が入力されると、コンデンサＣ１を介してスイッチング素子Ｑ１のゲートに電流が流れ、スイッチング素子Ｑ１がターンオンするとともに、抵抗素子Ｒ１とダイオードＤ１からなる直列回路３２に直流電流Ｉが流れ、接続ノードＮ１とノードＡ′との間に電位差が生じるため、コンデンサＣ１に直流電圧が発生する。この直流電圧は、並列回路３３におけるツェナーダイオードＺＤ１のツェナー電圧Ｖ_ZDとなる。スイッチング素子Ｑ１のゲート電圧は、電源電圧Ｖ_DDからツェナー電圧Ｖ_ZDを差し引いた電圧（Ｖ_DD−Ｖ_ZD）となる（特許文献３（特開２００９−２００８９１号公報）の段落［０００７］参照）。

一方、入力段にオフ信号が入力されると、ノードＡ′−Ｂ′間が短絡されてコンデンサＣ１の正極側とスイッチング素子Ｑ１のソースが接続され、コンデンサＣ１に蓄積された電荷によりスイッチング素子Ｑ１のゲート容量が放電される。このターンオフのタイミングにスイッチング素子Ｑ１のゲート・ソース間に印加される電圧は、コンデンサＣ１の充電電圧（−Ｖ_ZD）となる（特許文献３の段落［０００８］参照）。

上記において、スイッチング素子Ｑ１のターンオン時にコンデンサＣ１に発生した直流電圧は、スイッチング素子Ｑ１のターンオフ時にスイッチング素子Ｑ１のゲートに対する逆バイアス電圧となる。したがって、ターンオフ時にスイッチング素子Ｑ１はその逆バイアス電圧によって高速にターンオフする。スイッチング素子Ｑ１のオフ時において、ゲート端子に逆バイアスを印加するので、０［Ｖ］印加の場合に比べて、漏れ電流を低減することが可能となる。

特開２０１０−５１１６５号公報 特開平８−１４９７９６号公報 特開２００９−２００８９１号公報

上記で説明したように、図５や図７に示すゲート駆動回路は逆バイアス電圧安定化のための回路構成を有していないために、スイッチング素子のオフ時にそのゲート端子に逆バイアス電圧を印加することができず、ターンオフ動作の高速化や漏れ電流の低減化に限界があった。そこで、逆バイアス電圧を印加することができるようにするため、図９に示す構成のゲート駆動回路が提案された（特許文献２（特開平８−１４９７９６号公報）参照）。

図９のゲート駆動回路では、スイッチング素子Ｑ１にオン電圧を印加している状態でツェナーダイオードＺＤ１および抵抗素子Ｒ２の直列回路を流れる電流は、駆動電圧Ｖ_DDの変動や、図１０に示すようなスイッチング素子Ｑ１のＩ_G −Ｖ_GS特性の温度変化による影響を受ける。それらの影響を避けてゲート電流Ｉ_G を定電流化するには電圧余裕をみて設計する必要、つまり、入力に印加する駆動電圧Ｖ_DDを大きくする必要がある。しかしそのようにすると、駆動損失が大きくなりやすいという問題が新たに生じる。

ノーマリオフ型のスイッチング素子Ｑ１のターンオフ動作を高速化するためにはツェナー電圧Ｖ_ZDの設定を上げ、ターンオフ時のゲート印加電圧を下げる必要がある。しかし、ツェナー電圧Ｖ_ZDを上げるとオン期間中のゲート電圧（Ｖ_DD−Ｖ_ZD）が低下し、スイッチング素子Ｑ１に対する必要なオン電圧が上昇する。必要なオン電圧が上昇すると、スイッチング素子Ｑ１においてオン期間中に発生する導通損失が増加する。スイッチング素子Ｑ１のターンオフ動作を高速化しスイッチング損失を低減するために、スイッチング素子Ｑ１のゲートに負電圧を印加してゲートに蓄えられた電荷を高速に引き抜くことが行なわれる。しかし、オフ期間に印加される負電圧を大きくするように回路定数を選定すると、オン期間に印加する正電圧が低くなり、オン期間にスイッチング素子で発生する損失が増大するという問題がある（特許文献３の段落［０００９〜００１０］参照）。

本発明はこのような事情に鑑みて創作したものであり、ノーマリオフ型のスイッチング素子を主スイッチとするゲート駆動回路に関して、ノーマリオフ型のスイッチング素子のターンオフ動作の高速化のために与える逆バイアス電圧の安定化およびオン動作時の駆動電流の安定化を図りつつ、オフ状態での漏れ電流を確実に抑制するとともに、駆動電圧の低減化を図ることを目的としている。

本発明は、次の手段を講じることにより上記の課題を解決する。

本発明によるゲート駆動回路は、
ノーマリオフ型のスイッチング素子を主スイッチとしてオン／オフ制御するゲート駆動回路であって、
直列接続されて交互にオン／オフする相補型のハイサイドおよびローサイドの一対のスイッチング回路の接続ノードと前記ノーマリオフ型のスイッチング素子の駆動制御端子との間に駆動信号伝達回路が介装され、
前記駆動信号伝達回路は、
前記スイッチング素子のターンオン時にその駆動制御端子電圧を低減するとともにターンオフ時に前記駆動制御端子に逆バイアス電圧を印加するためのコンデンサを含む電圧調整回路部と、
前記電圧調整回路部に並列に接続され、前記ターンオフ時における前記電圧調整回路部の逆バイアス電圧の大きさを制御するとともに、前記スイッチング素子のオン動作時に前記スイッチング素子の駆動制御端子に対して所定の駆動電流を供給する逆バイアス制御・定電流回路部とを有している。

上記の構成において、電圧調整回路部における電圧低減・逆バイアス電圧印加用のコンデンサは、このコンデンサの静電容量とノーマリオフ型のスイッチング素子の入力容量（寄生容量）とで電圧分割を行ってスイッチング素子の見かけ上の入力容量を小さくする機能を有し、スイッチング素子のターンオン時の必要な制御端子電圧を低電圧化する。この制御端子電圧の低電圧化によって、スイッチング素子のターンオン動作を高速かつ効率化することが可能となる。しかも、スイッチング素子のオン動作安定状態において、ターンオフ時の逆バイアス電圧の準備として、上記コンデンサは駆動制御端子側の負極端子に負極性の電荷を蓄積しておく機能を有している。

加えて、相補型一対のスイッチング回路の接続ノードとノーマリオフ型のスイッチング素子の駆動制御端子との間で前述の電圧調整回路部に対して並列に接続された逆バイアス制御・定電流回路部は、次の２つの機能を有している。電圧低減・逆バイアス電圧印加用のコンデンサは、ノーマリオフ型のスイッチング素子のターンオン時において、ターンオフ時のための逆バイアス電圧に対応する電荷を蓄積するが、逆バイアス制御・定電流回路部の機能の１つは、スイッチング素子のターンオフ時において駆動制御端子に印加させる逆バイアス電圧の大きさを制御する機能である。もう１つはスイッチング素子のオン動作安定期にその駆動制御端子に対して所定の駆動電流を供給する機能である。

逆バイアス電圧を制御する機能要素は、電圧調整回路部における電圧低減・逆バイアス電圧印加用のコンデンサの両端電圧を制御する。このコンデンサ両端電圧はスイッチング素子のオフ時における逆バイアス電圧に対応するものであり、したがって、オフ時における逆バイアス電圧を一定電圧に安定化させることが可能となる。その結果として、ノーマリオフ型のスイッチング素子のターンオフ動作の高速化に加えて、駆動電圧（駆動制御回路の電源電圧）の変動やスイッチング素子のＩ_G −Ｖ_GS特性の温度変化などにかかわらず、漏れ電流が生じることを確実に抑制することが可能となる。

さらに、逆バイアス制御・定電流回路部はスイッチング素子の駆動制御端子に対し一定の駆動電流を供給する機能を有するものであり、駆動電圧を低くしても、スイッチング素子の駆動制御端子に対する駆動電流を安定化させることが可能となる。すなわち、駆動電圧をことさら高電圧化する必要がなくなり、回路構成の簡素化と省電力化とを実現することが可能となる。

上記構成においては、次のようないくつかの好ましい態様がある。

（ａ）上記の構成における前記逆バイアス制御・定電流回路部の好ましい態様として、定電圧素子と定電流素子とを含み、前記定電圧素子はその陰極端子が前記一対のスイッチング回路の接続ノードに接続され、前記定電流素子はその陰極端子が前記スイッチング素子の駆動制御端子に接続され、前記定電圧素子の陽極端子と前記定電流素子の陽極端子が互いに接続されているという態様がある。

この場合、定電圧素子は、ノーマリオフ型のスイッチング素子のオン状態において電圧調整回路部における電圧低減・逆バイアス電圧印加用のコンデンサの両端間電圧を一定の電圧値に制御する機能を有し、もってスイッチング素子のターンオフ時に駆動制御端子に対して印加することとなる逆バイアス電圧の大きさを制御する。また、定電流素子は、スイッチング素子のオン動作時にその駆動制御端子に対して所定の駆動電流を供給する機能を有し、スイッチング素子のオン動作を安定化させる。

（ｂ）また、前記逆バイアス制御・定電流回路部の好ましい別の態様として、定電圧素子と定電流制御回路から構成され、前記定電流制御回路は電流制御素子とバイアス用の抵抗素子と限流用の抵抗素子を含み、前記定電圧素子はその陽極端子が前記スイッチング素子の駆動制御端子に接続され、その陰極端子が前記バイアス用の抵抗素子を介して前記一対のスイッチング回路の接続ノードに接続され、前記電流制御素子はその制御端子が前記定電圧素子と前記バイアス用の抵抗素子との接続点に接続され、そのハイサイド端子が前記接続ノードに接続され、そのローサイド端子が前記限流用の抵抗素子を介して前記スイッチング素子の駆動制御端子に接続されているという態様がある。

この場合も、上記（ａ）の場合と同様に、定電圧素子は、ノーマリオフ型のスイッチング素子のターンオフ時に駆動制御端子に対して印加することとなる逆バイアス電圧の大きさを一定の電圧値に制御する。また、電流制御素子とバイアス用の抵抗素子と限流用の抵抗素子とを備えた定電流制御回路は、上記（ａ）の場合よりも大きな駆動電流でスイッチング素子を駆動することを可能とする。すなわち、電圧調整回路部におけるコンデンサに逆バイアス電圧として印加する電圧の大きさが、定電圧素子の両端電圧とバイアス用の抵抗素子の両端電圧の和となるため、逆バイアス電圧をより高くすることが可能となる。したがって、定電圧素子の電流容量に比較してより大きな逆バイアス電圧を生成することが可能である。そして、スイッチング素子のオン状態では、電流制御素子の働きによりスイッチング素子の駆動制御端子に対して安定した駆動電流を供給することが可能となっている。

（ｃ）さらに、前記逆バイアス制御・定電流回路部の好ましい別の態様として、定電圧素子と定電流制御回路から構成され、前記定電流制御回路は電流制御素子と定電流素子と限流用の抵抗素子を含み、前記定電圧素子はその陽極端子が前記スイッチング素子の駆動制御端子に接続され、その陰極端子が前記定電流素子を介して前記一対のスイッチング回路の接続ノードに接続され、前記電流制御素子はその制御端子が前記定電圧素子と前記定電流素子との接続点に接続され、そのハイサイド端子が前記接続ノードに接続され、そのローサイド端子が前記限流用の抵抗素子を介して前記スイッチング素子の駆動制御端子に接続されているという態様がある。

この場合も、上記（ａ）の場合と同様に、定電圧素子は、ノーマリオフ型のスイッチング素子のターンオフ時に駆動制御端子に対して印加することとなる逆バイアス電圧の大きさを一定の電圧値に制御する。また、この態様では前記（ｂ）の態様におけるバイアス用の抵抗素子に代えて定電流素子を用いている。ここで、電流制御素子から限流用の抵抗素子を介してスイッチング素子の駆動制御端子に供給する定電流を所期の大きさで確保する場合、定電流素子を介して電流制御素子を駆動するのに必要な電圧は、バイアス用の抵抗素子を介して電流制御素子を駆動するのに必要な電圧に比べて充分に小さなものでよい。したがって、駆動制御回路における電源電圧はより低いもので済み、損失を低減化することが可能となる。

また、上記の構成における前記電圧調整回路部の好ましい態様として、前記電圧低減・逆バイアス電圧印加用のコンデンサの負極端子と前記スイッチング素子の駆動制御端子との間に過電流防止用の抵抗素子が接続されているという態様がある。ノーマリオフ型のスイッチング素子のターンオン時、ターンオフ時には、瞬間的（過渡的）に電圧低減・逆バイアス電圧印加用のコンデンサに過大電流が流れる傾向があるが、過電流防止用の抵抗素子はその過大電流の影響を緩和する。

また、好ましい別の態様として、前記スイッチング素子の駆動制御端子とローサイド端子との間に、このスイッチング素子の誤動作防止用の抵抗素子が接続されているという態様がある。ノーマリオフ型のスイッチング素子がオフ状態にあるときに、そのスイッチング素子のハイサイド端子に大きな電圧が印加されると、ハイサイド端子から駆動制御端子にオン電圧が印加されてしまいスイッチング素子が不測にオン動作するおそれがあるが、誤動作防止用の抵抗素子はそのときの駆動電流をスイッチング素子のローサイド端子に逃がし、不測の誤動作を防止する。

本発明によれば、ノーマリオフ型のスイッチング素子を主スイッチとするゲート駆動回路に関して、ノーマリオフ型のスイッチング素子のターンオフ動作の高速化のために与える逆バイアス電圧の安定化およびオン動作時の駆動電流の安定化を図りつつ、オフ状態での漏れ電流を確実に抑制するとともに、駆動電圧の低減化を図ることができる。

本発明の第１の実施例におけるゲート駆動回路の構成を示す回路構成図 本発明の第１の実施例におけるゲート駆動回路でのスイッチング素子のゲート・ソース間の電圧波形図（ａ）と、ローサイドのトランジスタのドレイン・ソース間の電圧波形図（ｂ） 本発明の第２の実施例におけるゲート駆動回路の構成を示す回路構成図 本発明の第３の実施例におけるゲート駆動回路の構成を示す回路構成図 第１の従来例のゲート駆動回路の構成を示す回路構成図 第１の従来例のゲート駆動回路でのスイッチング素子のゲート・ソース間の電圧波形図（ａ）と、ローサイドのトランジスタのコレクタ・エミッタ間の電圧波形図（ｂ） 第２の従来例のゲート駆動回路の構成を示す回路構成図 第２の従来例のゲート駆動回路でのスイッチング素子のゲート・ソース間の電圧波形図（ａ）と、ローサイドのトランジスタのコレクタ・エミッタ間の電圧波形図（ｂ） 第３の従来例のゲート駆動回路の構成を示す回路構成図 第３の従来例におけるスイッチング素子のＩ_G −Ｖ_GS特性図

以下、上記構成の本発明のゲート駆動回路につき、その実施の形態を具体的な実施例のレベルで詳しく説明する。

〔第１の実施例〕
図１は本発明の第１の実施例におけるゲート駆動回路Ａ１の構成を示す回路構成図である。図１において、Ａ１はゲート駆動回路、Ｔ１ｐ，Ｔ１ｎは直流入力端子、Ｔ２ｐ，Ｔ２ｎは直流出力端子、１０は駆動信号伝達回路、１１は電圧調整回路部、１２は逆バイアス制御・定電流回路部、Ｑ１１は主スイッチとしてのノーマリオフ型のスイッチング素子、Ｃ１１は電圧低減・逆バイアス電圧印加用のコンデンサ、Ｒ１１は過電流防止用の抵抗素子、ＺＤ１１は定電圧素子（ツェナーダイオード）、ＣＲＤ１１は定電流素子（定電流ダイオード）、Ｒ２１は誤動作防止用の抵抗素子、２０は駆動信号発生回路、２１は駆動制御回路、Ｃ２１は平滑用コンデンサ、２２はハイサイドのスイッチング回路、２３はローサイドのスイッチング回路、Ｑ２２はＰチャネルＭＯＳ型の電界効果トランジスタ、Ｑ２３はＮチャンネルＭＯＳ型の電界効果トランジスタである。

駆動信号発生回路２０は、駆動制御回路２１と平滑用コンデンサＣ２１とハイサイドおよびローサイドの一対のスイッチング回路２２，２３から構成されている。駆動制御回路２１はその電源端子が直流入力端子Ｔ１ｐ，Ｔ１ｎに接続され、その制御出力端子からオン駆動信号とオフ駆動信号を所定のタイミングで交互に切り替えながら出力するように構成されている。平滑用コンデンサＣ２１はその正極端子と負極端子とが直流入力端子Ｔ１ｐ，Ｔ１ｎに接続され、直流駆動信号の安定化された電圧の供給源となっている。ハイサイドのスイッチング回路２２はＰチャネルＭＯＳ型の電界効果トランジスタＱ２２で構成され、ローサイドのスイッチング回路２３はＮチャンネルＭＯＳ型の電界効果トランジスタＱ２３で構成されている。ハイサイドのＰＭＯＳトランジスタＱ２２は、そのソースが高電位側の直流入力端子Ｔ１ｐに接続されている。ローサイドのＮＭＯＳトランジスタＱ２３は、そのソースが低電位側の直流入力端子Ｔ１ｎに接続されている。ハイサイドのＰＭＯＳトランジスタＱ２２のゲートとローサイドのＮＭＯＳトランジスタＱ２３のゲートとが互いに接続され、さらに駆動制御回路２１の制御出力端子に接続されている。ハイサイドのＰＭＯＳトランジスタＱ２２のドレインとローサイドのＮＭＯＳトランジスタＱ２３のドレインとが共通に接続されている（接続ノードＮ２１）。ハイサイドのＰＭＯＳトランジスタＱ２２とローサイドのＮＭＯＳトランジスタＱ２３とは、直列接続されて交互にオン／オフする相補型（コンプリメンタリ）に接続されている。直流出力端子Ｔ２ｐ，Ｔ２ｎ間には主スイッチとしてのノーマリオフ型のスイッチング素子Ｑ１１が接続されている。このノーマリオフ型のスイッチング素子Ｑ１１にはオンゲート電圧が低いＧａＮ（窒化ガリウム）トランジスタが用いられている。スイッチング素子Ｑ１１のソースはグランドラインＬＧおよび低電位側の直流出力端子Ｔ２ｎに接続され、そのドレインは高電位側の直流出力端子Ｔ２ｐに接続されている。

ハイサイドのＰＭＯＳトランジスタＱ２２とローサイドのＮＭＯＳトランジスタＱ２３のドレインどうしの接続ノードＮ２１は駆動信号発生回路２０の駆動信号出力端子に相当するが、この接続ノードＮ２１とノーマリオフ型のスイッチング素子Ｑ１１の駆動制御端子（ゲート）とを結ぶ線路に駆動信号伝達回路１０が介装され、駆動信号伝達回路１０は、電圧調整回路部１１と逆バイアス制御・定電流回路部１２とを並列接続した回路により構成されている。

そして、本実施例においては、電圧調整回路部１１は、電圧低減・逆バイアス電圧印加用のコンデンサＣ１１と過電流防止用の抵抗素子Ｒ１１とで構成されている。コンデンサＣ１１はその正極端子がハイサイドのトランジスタＱ２２とローサイドのトランジスタＱ２３との接続ノードＮ２１に接続され、その負極端子が過電流防止用の抵抗素子Ｒ１１の一端に接続され、抵抗素子Ｒ１１の他端がノーマリオフ型のスイッチング素子Ｑ１１の駆動制御端子（ゲート）に接続されている。

また、逆バイアス制御・定電流回路部１２は、定電圧素子ＺＤ１１と定電流素子ＣＲＤ１１とで構成されている。本実施例では、定電圧素子ＺＤ１１としてツェナーダイオードが用いられ、定電流素子ＣＲＤ１１として定電流ダイオードが用いられている。定電圧素子（ツェナーダイオード）ＺＤ１１は陰極端子（カソード）が両ランジスタＱ２２，Ｑ２３の接続ノードＮ２１に接続され、陽極端子（アノード）が定電流素子（定電流ダイオード）ＣＲＤ１１の陽極端子（アノード）に接続され、定電流素子（定電流ダイオード）ＣＲＤ１１の陰極端子（カソード）がノーマリオフ型のスイッチング素子Ｑ１１の駆動制御端子（ゲート）に接続されている。

電圧調整回路部１１の過電流防止用の抵抗素子Ｒ１１と逆バイアス制御・定電流回路部１２の定電流素子（定電流ダイオード）ＣＲＤ１１との接続点はスイッチング素子Ｑ１１の駆動制御端子（ゲート）に接続されているが、誤動作防止用の抵抗素子Ｒ２１はこの接続点であるスイッチング素子Ｑ１１の駆動制御端子（ゲート）とローサイド端子（ソース）との間に接続されている。なお、後述するように、逆バイアス制御・定電流回路部１２については、他の構成例もある（第２、第３の実施例参照）。

本発明の第１の実施例におけるゲート駆動回路Ａ１は、主スイッチ素子としてノーマリオフ型のスイッチング素子Ｑ１１を採用しているため、消費電力が少なくて済む。

次に、上記のように構成された第１の実施例のゲート駆動回路Ａ１の動作を図２を参照しながら説明する。図２（ａ）はゲート駆動回路Ａ１でのノーマリオフ型のスイッチング素子Ｑ１１のゲート・ソース間の電圧波形図、図２（ｂ）はローサイドのトランジスタＱ２３のドレイン・ソース間の電圧波形図である。

（１）スイッチング素子Ｑ１１のターンオン動作
駆動制御回路２１による制御信号を"Ｈ"レベルから"Ｌ"レベルに切り替えると、ハイサイドのＰチャネル型ＭＯＳ‐ＦＥＴからなるスイッチング素子Ｑ２２が導通し、同時に、ローサイドのＮチャネル型ＭＯＳ‐ＦＥＴからなるスイッチング素子Ｑ２３が非導通となる。そして、オン状態となったスイッチング素子Ｑ２２を介して駆動信号発生回路２０からの駆動信号が駆動信号伝達回路１０に印加されると、初期には電圧低減・逆バイアス電圧印加用のコンデンサＣ１１と過電流防止用の抵抗素子Ｒ１１の直列回路を介してノーマリオフ型のスイッチング素子Ｑ１１の駆動制御端子（ゲート）に対して急速にゲート駆動電圧が印加され、ノーマリオフ型のスイッチング素子Ｑ１１がターンオンする。

ノーマリオフ型のスイッチング素子Ｑ１１のターンオン動作の初期において、駆動信号発生回路２０の出力端子（接続ノードＮ２１）とスイッチング素子Ｑ１１のローサイド端子（ソース）との間に印加される電圧は、スイッチング素子Ｑ１１のゲート入力容量Ｃissと電圧低減・逆バイアス電圧印加用のコンデンサＣ１１とで分圧される。このとき、ゲート電圧Ｖ_G は、駆動電圧（駆動制御回路２１の電源電圧）をＶ_DDとして、
Ｖ_G ＝Ｃ11・Ｖ_DD／（Ｃ11＋Ｃiss）＝Ｖ_DD／（１＋Ｃiss／Ｃ11）＜Ｖ_DD
となる。ここで、電圧低減・逆バイアス電圧印加用のコンデンサＣ１１がない場合のゲート電圧Ｖ_G は駆動電圧Ｖ_DDであるから、コンデンサＣ１１を有する本実施例の場合のゲート電圧Ｖ_G は駆動電圧Ｖ_DDよりも小さくなる。一例であるが、駆動電圧Ｖ_DD＝１２〜１５［Ｖ］に対して、従来例ではゲート電圧Ｖ_G （ゲート・ソース間電圧Ｖ_GS）は６［Ｖ］であるのに対して、本実施例では３．５［Ｖ］となっている。すなわち、電圧低減・逆バイアス電圧印加用のコンデンサＣ１１はノーマリオフ型のスイッチング素子Ｑ１１のゲート・ソース間に過大な電圧が印加されるのを回避する機能を有している。最終的にスイッチング素子Ｑ１１のオン状態でのゲート・ソース間電圧Ｖ_GSは３．５［Ｖ］（一例）となる。また、コンデンサＣ１１の両端電圧は（Ｖ_DD−Ｖ_GS）となる。

ノーマリオフ型のスイッチング素子Ｑ１１がターンオンした直後からは逆バイアス制御・定電流回路部１２の定電圧素子（ツェナーダイオード）ＺＤ１１と定電流素子（定電流ダイオード）ＣＲＤ１１の直列回路を介して流れ込む電流によりスイッチング素子Ｑ１１の電流駆動が維持され、スイッチング素子Ｑ１１のオン状態が保持される。このときスイッチング素子Ｑ１１のゲートに流れ込む電流は定電流素子（定電流ダイオード）ＣＲＤ１１によって一定電流に維持される。その結果、スイッチング素子Ｑ１１のゲートに流れ込む電流値が一定化し、スイッチング素子Ｑ１１のドレイン・ソース間電流が安定化する。

ノーマリオフ型のスイッチング素子Ｑ１１の定常オン状態では、定電流素子（定電流ダイオード）ＣＲＤ１１で決まる電流（ピンチオフ電流）がゲート電流としてスイッチング素子Ｑ１１のゲート・ソース間を流れる。特許文献１（特開２０１０−５１１６５号公報）の図５のＩ_G −Ｖ_GS特性によれば、Ｖ_GS＝３．５［Ｖ］のときに、ゲート電流Ｉ_G ＝０．３ｍＡ程度が必要となる。

また、ノーマリオフ型のスイッチング素子Ｑ１１の定常オン状態で、定電圧素子（ツェナーダイオード）ＺＤ１１の降伏電圧（ツェナー電圧）によって電圧低減・逆バイアス電圧印加用のコンデンサＣ１１に発生する直流電圧が制限される。また、電流の一部は誤動作防止用の抵抗素子Ｒ２１を流れる。

（２）スイッチング素子Ｑ１１のターンオフ動作
駆動制御回路２１による制御信号を"Ｌ"レベルから"Ｈ"レベルに切り替えると（タイミングｔ１）、ローサイドのスイッチング素子Ｑ２３が導通し、同時に、ハイサイドのスイッチング素子Ｑ２２が非導通となる。そして、電圧低減・逆バイアス電圧印加用のコンデンサＣ１１に蓄積されていた電荷がオン状態となったローサイドのスイッチング素子Ｑ２３を介して放電され、ノーマリオフ型のスイッチング素子Ｑ１１のゲート・ソース間に逆バイアス電圧が印加されることになり、スイッチング素子Ｑ１１は急速にターンオフする。このスイッチング素子Ｑ１１のターンオフの初期において、スイッチング素子Ｑ１１のゲート・ソース間にかかる逆バイアス電圧Ｖr_sはＶ_DD−Ｖ_GSとなる。

Ｖr_s＝Ｖ_DD−Ｖ_GS
なお、最終的な逆バイアス電圧Ｖrの大きさはターンオフ初期の逆バイアス電圧Ｖr_sの大きさより小さい（Ｖr＜Ｖr_s）。

ここで、Ｖ_DDは駆動信号発生回路２０における電源電圧（平滑用コンデンサＣ２１の両端間電圧）、Ｖ_GSはノーマリオフ型のスイッチング素子Ｑ１１のゲート・ソース間電圧である。

ノーマリオフ型のスイッチング素子Ｑ１１の定常オフ状態では、定電圧素子（ツェナーダイオード）ＺＤ１１の降伏電圧（ツェナー電圧）Ｖ_ZDと同レベルの電圧が逆バイアス電圧Ｖｒとしてスイッチング素子Ｑ１１のゲート・ソース間に印加される。

以上の一例の動作を図２（ａ），（ｂ）の波形図を参照しながら説明すると、ハイサイドのトランジスタＱ２２がオフし、同時にローサイドのトランジスタＱ２３がオンすると、両トランジスタＱ２２，Ｑ２３の接続ノードＮ２１の電位が瞬間的に０［Ｖ］まで低下するため、連動して図２（ａ）に示すスイッチング素子Ｑ１１のゲート・ソース間電圧がマイナス電圧まで急降下する（タイミングｔ１）。その後、ゲート入力容量から電圧低減・逆バイアス電圧印加用のコンデンサＣ１１と過電流防止用の抵抗素子Ｒ１１の直列回路を介して放電が行われて、ゲート・ソース間電圧は増加し始めるが、定電圧素子（ツェナーダイオード）ＺＤ１１で制御された負レベルの一定電圧に安定する（タイミングｔ２）。つまり、スイッチング素子Ｑ１１のオフ状態でゲート端子に印加される電圧は逆バイアス電圧Ｖｒとなる。

ノーマリオフ型のスイッチング素子であるＧａＮトランジスタの場合には、ターンオフ時のドレイン・ソース電流Ｉ_DSが過剰に大きくなることがある（例えばＩ_DS＝５０〔μＡ〕）。これは、Ｓｉ-ＭＯＳトランジスタの場合の１０〔μＡ〕に比べて相当に大きい。駆動電圧の低減を図りつつターンオフ時において逆バイアス電圧Ｖｒを印加する本実施例のゲート駆動回路Ａ１は、ターンオフ時のドレイン・ソース電流Ｉ_DSが過剰になることを抑制できる高効率な電源にとってきわめて有効である。

誤動作防止用の抵抗素子Ｒ２１を設ける理由は次のとおりである。ノーマリオフ型のスイッチング素子Ｑ１１のオフ時（特にスイッチング素子Ｑ１１がスイッチングしていない停止時）において、もしそのドレインへ過大な電圧が印加されると、ゲート・ドレイン間の寄生容量Ｃ_GDを通して流れる電流により誤ってスイッチング素子Ｑ１１がオンすることがある。誤動作防止用の抵抗素子Ｒ２１はそのゲートに回り込んでくる電流をスイッチング素子Ｑ１１のローサイド端子（ソース）に逃がすことによって誤動作を防止する。このため、スイッチング素子Ｑ１１のオン状態でのゲート・ソース間電圧をＶ_GS、誤動作防止用の抵抗素子Ｒ２１の抵抗値をＲ₂₁として、定電流素子（定電流ダイオード）ＣＲＤ１１に流す電流をＶ_GS／Ｒ₂₁の分だけ余分に大きく設定する。

〔第２の実施例〕
図３は本発明の第２の実施例におけるゲート駆動回路Ａ２の構成を示す回路構成図である。第２の実施例が第１の実施例と相違するのは、逆バイアス制御・定電流回路部１２の構成である。本実施例の逆バイアス制御・定電流回路部１２は、定電圧素子（ツェナーダイオード）ＺＤ１１と定電流制御回路１３とから構成とされている。定電流制御回路１３は電流制御素子（ＮＰＮ型のバイポーラトランジスタ）Ｑ１２とバイアス用の抵抗素子Ｒ１２と限流用の抵抗素子Ｒ１３を含んでいる。定電圧素子（ツェナーダイオード）ＺＤ１１はその陽極端子（アノード）がノーマリオフ型のスイッチング素子Ｑ１１の駆動制御端子（ゲート）に接続され、その陰極端子（カソード）が定電流制御回路１３におけるバイアス用の抵抗素子Ｒ１２を介して一対のスイッチング回路２２，２３の接続ノードＮ２１に接続されている。定電流制御回路１３における電流制御素子（バイポーラトランジスタ）Ｑ１２はその制御端子（ベース）が定電圧素子（ツェナーダイオード）ＺＤ１１とバイアス用の抵抗素子Ｒ１２との接続点に接続され、そのハイサイド端子（コレクタ）が両スイッチング回路２２，２３の接続ノードＮ２１に接続され、そのローサイド端子（エミッタ）が限流用の抵抗素子Ｒ１３を介してノーマリオフ型のスイッチング素子Ｑ１１の駆動制御端子（ゲート）に接続されている。その他の構成については第１の実施例（図１）の場合と同様である。図３において、第１の実施例の図１で用いたのと同一符号は同一の構成要素を指すものとし、詳しい説明は省略する。

第１の実施例（図１）のゲート駆動回路Ａ１においては、ノーマリオフ型のスイッチング素子Ｑ１１が大電力用の素子となって必要なゲート駆動電流が大きくなると、定電流素子（定電流ダイオード）ＣＲＤ１１や定電圧素子（ツェナーダイオード）ＺＤ１１として適切なものの入手が困難になる（高コスト）という新たな課題が生じる。第２の実施例はこのような課題の解決も見込んでいる。

電流制御素子（バイポーラトランジスタ）Ｑ１２に流れる定電流Ｉ_Q12は定電圧素子（ツェナーダイオード）ＺＤ１１の降伏電圧（ツェナー電圧）をＶ_ZD11、電流制御素子（バイポーラトランジスタ）Ｑ１２のベース・エミッタ間電圧をＶbe、限流用の抵抗素子Ｒ１３の抵抗値をＲ₁₃として、
Ｉ_Q12＝（Ｖ_ZD11−Ｖbe）／Ｒ₁₃
で与えられる。すなわち、高価な定電流素子（定電流ダイオード）ＣＲＤ１１を用いなくてもノーマリオフ型のスイッチング素子Ｑ１１の駆動制御端子（ゲート）に対して定電流を供給することが可能である。第１の実施例（図１）のゲート駆動回路Ａ１の場合、定電圧素子（ツェナーダイオード）ＺＤ１１は定電流素子（定電流ダイオード）ＣＲＤ１１と直列であるため、定電圧素子（ツェナーダイオード）ＺＤ１１には定電流素子（定電流ダイオード）ＣＲＤ１１に流れる電流値からの制約を受け、電流容量が大きくなる傾向がある。これに対して、本実施例（図３）のゲート駆動回路Ａ２の場合は、スイッチング素子Ｑ１１の駆動制御端子（ゲート）に対して定電流を供給する経路は定電流素子（定電流ダイオード）ＣＲＤ１１を使用していないため、上記のような制約は受けない。よって、定電圧素子（ツェナーダイオード）ＺＤ１１についても電流容量の比較的小さい安価なものの採用が可能となる。また、バイポーラトランジスタや抵抗素子も安価に済ますことが可能である。結果として、全体として低コスト化が期待できる。

電流制御素子（バイポーラトランジスタ）Ｑ１２の電流増幅率をｈ_feとすると、この電流制御素子（バイポーラトランジスタ）Ｑ１２をオンさせるのに必要なバイアス用の抵抗素子Ｒ１２の両端電圧Ｖ_R12#minは、
Ｖ_R12#min＝Ｒ₁₂×Ｉ_Q12／ｈ_fe ≪ Ｖ_R12
となる。ただし、定常動作時のバイアス用の抵抗素子Ｒ１２の両端電圧をＶ_R12とする。電圧低減・逆バイアス電圧印加用のコンデンサＣ１１の両端電圧Ｖ_C11は、
Ｖ_C11＝Ｖ_R12＋Ｖ_ZD11＞Ｒ₁₂×Ｉ_Q12／ｈ_fe＋Ｖ_ZD11
となる。限流用の抵抗素子Ｒ１３の両端電圧Ｖ_R13＝（Ｖ_ZD11−Ｖbe）は常に一定なので、電流制御素子（バイポーラトランジスタ）Ｑ１２に流れる電流Ｉ_Q12も一定となる。すなわち、ツェナー電圧Ｖ_ZD11と限流用の抵抗素子Ｒ１３の抵抗値（Ｒ₁₃）を調整することで、定電流Ｉ_Q12を大きな値（一定値）として、スイッチング素子Ｑ１１の駆動制御端子（ゲート）に対して大電流のゲート保持電流を供給することができ、しかもその回路構成のゲート駆動回路Ａ２は比較的安価に実現できる。

〔第３の実施例〕
図４は本発明の第３の実施例におけるゲート駆動回路Ａ３の構成を示す回路構成図である。第３の実施例が第２の実施例と相違するのは、逆バイアス制御・定電流回路部１２の構成である。本実施例の逆バイアス制御・定電流回路部１２は、定電圧素子（ツェナーダイオード）ＺＤ１１と定電流制御回路１４とから構成されている。定電流制御回路１４は電流制御素子（ＮＰＮ型のバイポーラトランジスタ）Ｑ１２と定電流素子（定電流ダイオード）ＣＲＤ１１と限流用の抵抗素子Ｒ１３を含んでいる。定電圧素子（ツェナーダイオード）ＺＤ１１はその陽極端子（アノード）がノーマリオフ型のスイッチング素子Ｑ１１の駆動制御端子（ゲート）に接続され、その陰極端子（カソード）が定電流制御回路１４における定電流素子（定電流ダイオード）ＣＲＤ１１を介して一対のスイッチング回路２２，２３の接続ノードＮ２１に接続されている。定電流素子（定電流ダイオード）ＣＲＤ１１の陰極端子（カソード）は定電圧素子（ツェナーダイオード）ＺＤ１１の陰極端子（カソード）に接続され、定電流素子（定電流ダイオード）ＣＲＤ１１の陽極端子（アノード）は両スイッチング回路２２，２３の接続ノードＮ２１に接続されている。定電流制御回路１４における電流制御素子（バイポーラトランジスタ）Ｑ１２はその制御端子（ベース）が定電圧素子（ツェナーダイオード）ＺＤ１１と定電流素子（定電流ダイオード）ＣＲＤ１１との接続点に接続され、そのハイサイド端子（コレクタ）が両スイッチング回路２２，２３の接続ノードＮ２１に接続され、そのローサイド端子（エミッタ）が限流用の抵抗素子Ｒ１３を介してノーマリオフ型のスイッチング素子Ｑ１１の駆動制御端子（ゲート）に接続されている。

本実施例は、第２の実施例（図３）におけるバイアス用の抵抗素子Ｒ１２を定電流素子（定電流ダイオード）ＣＲＤ１１で置き換えたものに相当している。その他の構成については第２の実施例（図３）の場合と同様である。図４において、第１の実施例の図１、第２の実施例の図３で用いたのと同一符号は同一の構成要素を指すものとし、詳しい説明は省略する。

第２の実施例（図３）のゲート駆動回路Ａ２においては、バイアス用の抵抗素子Ｒ１２の両端電圧が３［Ｖ］以上であれば安定な定電流を供給する。しかし、その場合には、駆動電圧（駆動制御回路２１の電源電圧）Ｖ_DDもそれ相応に大きくする必要があり、電力損失が増える。第３の実施例はこのような課題の解決も見込んでいる。

定電流素子（定電流ダイオード）ＣＲＤ１１が電流制御素子（バイポーラトランジスタ）Ｑ１２にベース電流を供給できる最小電圧（０．５［Ｖ］程度）をＶ_CRD11#minとすると、電圧低減・逆バイアス電圧印加用のコンデンサＣ１１の安定電圧は（Ｖ_CRD11#min＋Ｖ_ZD11）となり、定電流Ｉ_Q12のゲート保持電流を供給する大電力のゲート駆動回路を実現できる。本実施例によれば、第２の実施例（図３）の場合よりも小さな駆動電圧でノーマリオフ型のスイッチング素子Ｑ１１を駆動でき、より低損失な駆動回路をもつ大容量電源を安価に実現できるようになる。

本発明は、ノーマリオフ型のスイッチング素子を主スイッチとし、逆バイアス電圧を用いてターンオフ動作を高速化するゲート駆動回路について、オフ状態での漏れ電流の抑制と駆動電圧の低減化を図る技術として有用である。

１０ 駆動信号伝達回路
１１ 電圧調整回路部
１２ 逆バイアス制御・定電流回路部
１３，１４ 定電流制御回路
２１ 駆動制御回路
２２ ハイサイドのスイッチング回路
２３ ローサイドのスイッチング回路
Ａ１，Ａ２，Ａ３ ゲート駆動回路
Ｃ１１ 電圧低減・逆バイアス電圧印加用のコンデンサ
ＣＲＤ１１ 定電流素子（定電流ダイオード）
Ｎ２１ 一対のスイッチング回路の接続ノード
Ｑ１１ ノーマリオフ型のスイッチング素子
Ｑ１２ 電流制御素子（バイポーラトランジスタ）
Ｒ１１ 過電流防止用の抵抗素子
Ｒ１２ バイアス用の抵抗素子
Ｒ１３ 限流用の抵抗素子
Ｒ２１ 誤動作防止用の抵抗素子
ＺＤ１１ 定電圧素子（ツェナーダイオード）

Claims (6)

1. ノーマリオフ型のスイッチング素子を主スイッチとしてオン／オフ制御するゲート駆動回路であって、
   直列接続されて交互にオン／オフする相補型のハイサイドおよびローサイドの一対のスイッチング回路の接続ノードと前記ノーマリオフ型のスイッチング素子の駆動制御端子との間に駆動信号伝達回路が介装され、
   前記駆動信号伝達回路は、
   前記スイッチング素子のターンオン時にその駆動制御端子電圧を低減するとともにターンオフ時に前記駆動制御端子に逆バイアス電圧を印加するためのコンデンサを含む電圧調整回路部と、
   前記電圧調整回路部に並列に接続され、前記ターンオフ時における前記電圧調整回路部の逆バイアス電圧の大きさを制御するとともに、前記スイッチング素子のオン動作時に前記スイッチング素子の駆動制御端子に対して所定の駆動電流を供給する逆バイアス制御・定電流回路部とを有することを特徴とするゲート駆動回路。
2. 前記逆バイアス制御・定電流回路部は、定電圧素子と定電流素子とを含み、前記定電圧素子はその陰極端子が前記一対のスイッチング回路の接続ノードに接続され、前記定電流素子はその陰極端子が前記スイッチング素子の駆動制御端子に接続され、前記定電圧素子の陽極端子と前記定電流素子の陽極端子が互いに接続されている請求項１に記載のゲート駆動回路。
3. 前記逆バイアス制御・定電流回路部は定電圧素子と定電流制御回路から構成され、前記定電流制御回路は電流制御素子とバイアス用の抵抗素子と限流用の抵抗素子を含み、前記定電圧素子はその陽極端子が前記スイッチング素子の駆動制御端子に接続され、その陰極端子が前記バイアス用の抵抗素子を介して前記一対のスイッチング回路の接続ノードに接続され、前記電流制御素子はその制御端子が前記定電圧素子と前記バイアス用の抵抗素子との接続点に接続され、そのハイサイド端子が前記接続ノードに接続され、そのローサイド端子が前記限流用の抵抗素子を介して前記スイッチング素子の駆動制御端子に接続されている請求項１に記載のゲート駆動回路。
4. 前記逆バイアス制御・定電流回路部は定電圧素子と定電流制御回路から構成され、前記定電流制御回路は電流制御素子と定電流素子と限流用の抵抗素子を含み、前記定電圧素子はその陽極端子が前記スイッチング素子の駆動制御端子に接続され、その陰極端子が前記定電流素子を介して前記一対のスイッチング回路の接続ノードに接続され、前記電流制御素子はその制御端子が前記定電圧素子と前記定電流素子との接続点に接続され、そのハイサイド端子が前記接続ノードに接続され、そのローサイド端子が前記限流用の抵抗素子を介して前記スイッチング素子の駆動制御端子に接続されている請求項１に記載のゲート駆動回路。
5. 前記電圧調整回路部は、前記電圧低減・逆バイアス電圧印加用のコンデンサの負極端子と前記スイッチング素子の駆動制御端子との間に過電流防止用の抵抗素子が接続されている請求項１に記載のゲート駆動回路。
6. 前記スイッチング素子の駆動制御端子とローサイド端子との間に、このスイッチング素子の誤動作防止用の抵抗素子が接続されている請求項１に記載のゲート駆動回路。

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