JP2016082335A - 半導体装置 - Google Patents

Abstract

【課題】スイッチング素子の特性を揃えなくてもサージ電圧を低減できる、半導体装置を提供すること。
【解決手段】ワイドバンドギャップ半導体を用いて形成され、互いに並列に接続される第１のスイッチング素子と第２のスイッチング素子とを備え、前記第１のスイッチング素子と前記第２のスイッチング素子は、それぞれ、制御電極と、第１の主電極と、第２の主電極と、前記第１の主電極と前記第２の主電極との間の電圧が増加するにつれて出力容量が減少する出力容量特性とを有し、前記出力容量特性、又はスイッチング素子のオンオフを切り替えるための閾値電圧は、前記第１のスイッチング素子と前記第２のスイッチング素子とで異なる、半導体装置。
【選択図】図１

Description

本発明は、スイッチング素子を備える半導体装置に関する。

従来、炭化珪素を用いて形成されたスイッチング素子を複数並列に接続し、各スイッチング素子の制御電極に接続されるワイヤにより各制御電極への信号伝達をずらすことによって、サージ電圧を低減する技術が知られている（例えば、特許文献１を参照）。

特開２００９−２１３９５号公報

上述の従来技術を用いてサージ電圧を低減するには、各制御電極への信号伝達のタイミングがずれるように各ワイヤのインダクタンスを適切な値に設定する必要がある。そのため、各スイッチング素子の特性が揃っていなければ、サージ電圧を容易に低減することはできない。しかしながら、炭化珪素等のワイドバンドギャップ半導体を用いて形成されるスイッチング素子の特性はばらつきやすいので、各スイッチング素子の特性を揃えることは難しい。

そこで、スイッチング素子の特性を揃えなくてもサージ電圧を低減できる、半導体装置の提供を目的とする。

一つの案では、
ワイドバンドギャップ半導体を用いて形成され、互いに並列に接続される第１のスイッチング素子と第２のスイッチング素子とを備え、
前記第１のスイッチング素子と前記第２のスイッチング素子は、それぞれ、制御電極と、第１の主電極と、第２の主電極と、前記第１の主電極と前記第２の主電極との間の電圧が増加するにつれて出力容量が減少する出力容量特性とを有し、
前記出力容量特性、又はスイッチング素子のオンオフを切り替えるための閾値電圧は、前記第１のスイッチング素子と前記第２のスイッチング素子とで異なる、半導体装置が提供される。

一態様によれば、出力容量特性又は閾値電圧の異なるスイッチング素子が互いに並列に接続されることにより、片方のスイッチング素子の特性をサージ電圧の低減に利用できるので、スイッチング素子の特性を揃えなくてもサージ電圧を低減することができる。

半導体装置の一例を示す構成図である。 半導体装置の動作波形の一例を示すタイミングチャートである。 出力容量特性の一例を示す図である。 出力容量特性の一例を示す図である。 スイッチング素子の並列回路の一例を示す回路図である。 ゲート電荷量とゲート電圧との関係を表す特性カーブの一例を示す図である。 図６に示される遷移状態の時間的変化の一例を示す図である。

以下、本発明の実施形態を図面に従って説明する。

図１は、一実施形態に係る半導体装置の一例を示す構成図である。本実施形態に係る半導体装置は、スイッチング素子をオンオフ駆動することによって、誘導性の負荷７０（例えば、インダクタ、モータなど）を駆動する手段を備える半導体回路の一例である。

半導体装置が単数又は複数使用される装置として、例えば、スイッチング素子のオンオフ駆動によって電力を入出力間で変換する電力変換装置が挙げられる。電力変換装置の具体例として、直流電力を昇圧又は降圧するコンバータ、直流電力と交流電力との間で電力変換するインバータなどが挙げられる。

図１は、半導体装置をハイサイドとローサイドに備える電力変換装置１０１の一例を示す。電力変換装置１０１は、中間ノード６５に対してハイサイドに設けられる半導体装置３Ｈと、中間ノード６５に対してローサイドに設けられる半導体装置３Ｌとを直列に備えるアーム回路６６を有する。電力変換装置１０１は、例えば３相式のモータを駆動するインバータとして使用される場合、３相式のモータの相数と同数の３個のアーム回路６６を並列に有する。負荷７０は、中間ノード６５に接続される。

半導体装置３Ｈは、中間ノード６５と電源ノード６３との間に接続されるスイッチング素子Ｍ１，Ｍ２を備え、半導体装置３Ｌは、中間ノード６５とグランドノード６４との間に接続されるスイッチング素子Ｍ３，Ｍ４を備える。電源ノード６３には、例えば、二次電池等の直流電源の正極側が接続され、グランドノード６４には、例えば、二次電池等の直流電源の負極側が接続される。

スイッチング素子Ｍ１は、ワイドバンドギャップ半導体を用いて形成される第１のスイッチング素子の一例であり、スイッチング素子Ｍ２は、ワイドバンドギャップ半導体を用いて形成される第２のスイッチング素子の一例である。同様に、スイッチング素子Ｍ３は、ワイドバンドギャップ半導体を用いて形成される第１のスイッチング素子の一例であり、スイッチング素子Ｍ４は、ワイドバンドギャップ半導体を用いて形成される第２のスイッチング素子の一例である。

ワイドバンドギャップ半導体は、シリコン（Ｓｉ）のバンドギャップよりも大きなバンドギャップを有する。ワイドバンドギャップ半導体の具体例として、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ_２Ｏ_３）などが挙げられる。

スイッチング素子Ｍ１，Ｍ２，Ｍ３，Ｍ４は、例えば、制御電極と、第１の主電極と、第２の主電極とを有するユニポーラ型の半導体スイッチである。ユニポーラ型の半導体スイッチは、例えば、制御電極の一例であるゲート電極Ｇと、第１の主電極の一例であるドレイン電極Ｄと、第２の主電極の一例であるソース電極Ｓとを有するユニポーラトランジスタである。ユニポーラトランジスタの具体例として、ゲート電極Ｇとドレイン電極Ｄとソース電極Ｓとを有するＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が挙げられる。スイッチング素子Ｍ１，Ｍ２，Ｍ３，Ｍ４は、例えば、Ｎチャネル型のＭＯＳＦＥＴ（ＮＭＯＳトランジスタ）である。

スイッチング素子Ｍ１，Ｍ２は、互いに並列に接続される。つまり、スイッチング素子Ｍ１のドレイン電極Ｄとスイッチング素子Ｍ２のドレイン電極Ｄとが接続され、スイッチング素子Ｍ１のソース電極Ｓとスイッチング素子Ｍ２のソース電極Ｓとが接続される。スイッチング素子Ｍ３，Ｍ４についても同様である。

スイッチング素子Ｍ１，Ｍ２のドレイン電極Ｄは、電源ノード６３に共通に接続され、スイッチング素子Ｍ１，Ｍ２のソース電極Ｓは、中間ノード６５に共通に接続される。スイッチング素子Ｍ３，Ｍ４のドレイン電極Ｄは、中間ノード６５に共通に接続され、スイッチング素子Ｍ３，Ｍ４のソース電極Ｓは、グランドノード６４に共通に接続される。

スイッチング素子Ｍ１のソース電極Ｓとドレイン電極Ｄとの間には、ダイオードＤ１が接続される。ダイオードＤ１のアノードはソース電極Ｓに接続され、ダイオードＤ１のカソードはドレイン電極Ｄに接続される。他のスイッチング素子Ｍ２，Ｍ３，Ｍ４にも、それぞれ、ダイオードＤ２，Ｄ３，Ｄ４が同様に接続される。

半導体装置３Ｈは、中間ノード６５に対してハイサイドのスイッチング素子Ｍ１，Ｍ２のゲート電極Ｇに共通に接続されるゲート駆動端子５１を備える。ゲート駆動端子５１は、スイッチング素子Ｍ１，Ｍ２をオンオフさせるゲート駆動信号Ｖｇｓｈが入力される制御端子の一例である。ゲート駆動信号Ｖｇｓｈは、ゲート駆動基準端子５２をグランド基準とする電圧信号である。ゲート駆動基準端子５２は、中間ノード６５及びスイッチング素子Ｍ１，Ｍ２のソース電極Ｓに接続されるノードである。

スイッチング素子Ｍ１，Ｍ２のゲート電極Ｇがゲート駆動端子５１に共通に接続されることにより、ゲート駆動信号Ｖｇｓｈが入力されるゲート駆動端子の個数を低減可能である。また、スイッチング素子Ｍ１，Ｍ２のゲート電極Ｇがゲート駆動端子５１に共通に接続されることにより、ゲート電極Ｇとソース電極Ｓとの間に印加される電圧Ｖｇｓがスイッチング素子Ｍ１とスイッチング素子Ｍ２とでずれることを抑制することができる。

半導体装置３Ｌは、中間ノード６５に対してローサイドのスイッチング素子Ｍ３，Ｍ４のゲート電極Ｇに共通に接続されるゲート駆動端子５３を備える。ゲート駆動端子５３は、スイッチング素子Ｍ３，Ｍ４をオンオフさせるゲート駆動信号Ｖｇｓｌが入力される制御端子の一例である。ゲート駆動信号Ｖｇｓｌは、ゲート駆動基準端子５４をグランド基準とする電圧信号である。ゲート駆動基準端子５４は、グランドノード６４及びスイッチング素子Ｍ３，Ｍ４のソース電極Ｓに接続されるノードである。

スイッチング素子Ｍ３，Ｍ４のゲート電極Ｇがゲート駆動端子５３に共通に接続されることにより、ゲート駆動信号Ｖｇｓｌが入力されるゲート駆動端子の個数を低減可能である。また、スイッチング素子Ｍ３，Ｍ４のゲート電極Ｇがゲート駆動端子５３に共通に接続されることにより、ゲート電極Ｇとソース電極Ｓとの間に印加される電圧Ｖｇｓがスイッチング素子Ｍ３とスイッチング素子Ｍ４とでずれることを抑制することができる。

図示の場合、ゲート駆動端子５１とスイッチング素子Ｍ１のゲート電極Ｇと間には、ゲート抵抗Ｒｇ１が直列に挿入され、ゲート駆動端子５１とスイッチング素子Ｍ２のゲート電極Ｇと間には、ゲート抵抗Ｒｇ２が直列に挿入される。ゲート抵抗Ｒｇ１の抵抗値とゲート抵抗Ｒｇ２の抵抗値は、等しい。同様に、図示の場合、ゲート駆動端子５３とスイッチング素子Ｍ３のゲート電極Ｇと間には、ゲート抵抗Ｒｇ３が直列に挿入され、ゲート駆動端子５３とスイッチング素子Ｍ４のゲート電極Ｇと間には、ゲート抵抗Ｒｇ４が直列に挿入される。ゲート抵抗Ｒｇ３の抵抗値とゲート抵抗Ｒｇ４の抵抗値は、等しい。

図２は、半導体装置の動作波形の一例を示すタイミングチャートである。ゲート駆動信号Ｖｇｓｌがハイレベルのとき、スイッチング素子Ｍ３，Ｍ４はオン（導通）する。ゲート駆動信号Ｖｇｓｈは、ゲート駆動信号Ｖｇｓｌに対して逆相の信号であるので、スイッチング素子Ｍ１，Ｍ２は、スイッチング素子Ｍ３，Ｍ４がオンのとき、オフし、スイッチング素子Ｍ３，Ｍ４がオフのとき、オンする。

ゲート駆動信号Ｖｇｓｌがローレベルからハイレベルに切り替わると、電圧ＶＨが負荷７０に印加されるので、負荷７０に流れる負荷電流Ｉは、ＶＨ／Ｌの傾きで増加し始める。電圧ＶＨは、電源ノード６３とグランドノード６４との間の電圧値であり、Ｌは、負荷７０のインダクタンスである。ゲート駆動信号Ｖｇｓｌがハイレベルからローレベルに切り替わると、ダイオードＤ１又はダイオードＤ２の順方向電圧ＶＦが負荷７０に印加されるので、負荷電流Ｉは、−ＶＦ／Ｌの傾きで減少し始める。このように、ゲート駆動信号Ｖｇｓｌがハイレベルからローレベルに切り替わるとき、スイッチング素子Ｍ３，Ｍ４はオンからオフに切り替わるので、負荷電流Ｉの変化が生じる。したがって、負荷７０からスイッチング素子Ｍ３，Ｍ４に負荷電流Ｉが流れているときにスイッチング素子Ｍ３，Ｍ４がオンからオフに切り替わる際、寄生インダクタンスＬ３，Ｌ４と負荷電流Ｉの変化率との積に応じたサージ電圧が発生する（図２参照）。寄生インダクタンスＬ３は、スイッチング素子Ｍ３のドレイン電極Ｄと中間ノード６５とを結ぶ配線によるインダクタンスであり、寄生インダクタンスＬ４は、スイッチング素子Ｍ４のドレイン電極Ｄと中間ノード６５とを結ぶ配線によるインダクタンスである。

スイッチング素子Ｍ３とスイッチング素子Ｍ４とは、互いに異なる出力容量特性を有する。出力容量特性とは、第１の主電極と第２の主電極との間の電圧に対する出力容量の特性である。例えばスイッチング素子がユニポーラ型の半導体スイッチである場合、第１の主電極と第２の主電極との間の電圧は、スイッチング素子のドレイン電極Ｄとソース電極Ｓとの間の電圧Ｖｄｓである。また、出力容量は、スイッチング素子の第１の主電極と第２の主電極との間の寄生容量と、スイッチング素子の制御電極と第１の主電極との間の寄生容量との和である。例えばスイッチング素子がユニポーラ型の半導体スイッチである場合、スイッチング素子の出力容量Ｃｏｓｓは、ドレイン電極Ｄとソース電極Ｓとの間の寄生容量Ｃｄｓと、ゲート電極Ｇとドレイン電極Ｄとの間の寄生容量Ｃｇｄとの和である（Ｃｏｓｓ＝Ｃｄｓ＋Ｃｇｄ）。スイッチング素子の出力容量は、第１の主電極と第２の主電極との間の電圧が増加するにつれて減少する特性を有する。

なお、図１において、Ｃｄｓ１，Ｃｄｓ２，Ｃｄｓ３，Ｃｄｓ４は、それぞれ、スイッチング素子Ｍ１，Ｍ２，Ｍ３，Ｍ４の寄生容量Ｃｄｓを表す。Ｃｇｄ１，Ｃｇｄ２，Ｃｇｄ３，Ｃｇｄ４は、それぞれ、スイッチング素子Ｍ１，Ｍ２，Ｍ３，Ｍ４の寄生容量Ｃｇｄを表す。Ｃｇｓ１，Ｃｇｓ２，Ｃｇｓ３，Ｃｇｓ４は、それぞれ、スイッチング素子Ｍ１，Ｍ２，Ｍ３，Ｍ４のゲート電極とソース電極との間の寄生容量Ｃｇｓを表す。

出力容量特性の異なるスイッチング素子Ｍ３，Ｍ４が互いに並列に接続されることより、スイッチング素子Ｍ３，Ｍ４のうちの片方のスイッチング素子の出力容量をサージ電圧の低減に利用することができる。

例えば、スイッチング素子Ｍ３，Ｍ４がターンオフすると、寄生インダクタンスＬ３，Ｌ４に蓄積されたエネルギーにより発生する電流が、スイッチング素子Ｍ３，Ｍ４の出力容量Ｃｏｓｓに流れる。スイッチング素子Ｍ３，Ｍ４の出力容量Ｃｏｓｓは、スイッチング素子Ｍ３，Ｍ４に外付けされるキャパシタのように機能するので、スイッチング素子Ｍ３，Ｍ４の出力容量Ｃｏｓｓに流れる電流によって、スイッチング素子Ｍ３，Ｍ４の電圧Ｖｄｓは上昇する。

スイッチング素子Ｍ３，Ｍ４の出力容量特性は互いに異なるので、同一の電圧Ｖｄｓに対する出力容量Ｃｏｓｓは、スイッチング素子Ｍ３とスイッチング素子Ｍ４とで異なる。そのため、スイッチング素子Ｍ３，Ｍ４の電圧Ｖｄｓが上昇する過程で、スイッチング素子Ｍ３，Ｍ４のうち、一方のスイッチング素子の出力容量Ｃｏｓｓは、他方のスイッチング素子の出力容量Ｃｏｓｓよりも先に小さくなる。

例えば、一方のスイッチング素子Ａの出力容量特性と他方のスイッチング素子Ｂの出力容量特性が図３のように異なる場合、電圧Ｖｄｓが上昇する過程で、スイッチング素子Ｂの出力容量Ｃｏｓｓがスイッチング素子Ａの出力容量Ｃｏｓｓよりも先に小さくなる。図３は、出力容量特性の一例を示すグラフであり、出力容量特性を表す特性カーブの変曲点がスイッチング素子Ａとスイッチング素子Ｂとで異なる場合を示す。

出力容量Ｃｏｓｓが小さくなるにつれて、キャパシタの原理により、電圧Ｖｄｓの上昇率（上昇スピード）が増加する。特に図３の場合、出力容量Ｃｏｓｓが電圧Ｖｄｓの上昇により変曲点に近づくと、出力容量Ｃｏｓｓは急速に低下するため、電圧Ｖｄｓの上昇率は急増する。したがって、スイッチング素子Ｂの出力容量Ｃｏｓｓがスイッチング素子Ａの出力容量Ｃｏｓｓよりも先に小さくなることにより、スイッチング素子Ｂの電圧Ｖｄｓの上昇率がスイッチング素子Ａの電圧Ｖｄｓの上昇率よりも先に急増する。そのため、スイッチング素子Ａの電圧Ｖｄｓが、スイッチング素子Ｂの電圧Ｖｄｓよりも小さくなるタイミングが発生する。

スイッチング素子Ａの電圧Ｖｄｓがスイッチング素子Ｂの電圧Ｖｄｓよりも小さくなるタイミングでスイッチング素子Ｂからスイッチング素子Ａを見ると、キャパシタがスイッチング素子Ａに外付けされている状態と等価な状態が生じているように見える。外付けのキャパシタがある場合のサージ電圧が、外付けのキャパシタが無い場合に比べて低下するのは回路理論上自明である。したがって、スイッチング素子Ａ，Ｂのターンオフ時に発生するサージ電圧を、スイッチング素子Ａの出力容量Ｃｏｓｓを利用して低減することができる。

なお、サージ電圧を低減する上で、スイッチング素子Ａ，Ｂの出力容量特性は互いに異なっていればよく、スイッチング素子Ａ，Ｂの出力容量特性を表す特性カーブは、図３のような変曲点を有さなくてもよい。例えば図４に示されるように、スイッチング素子Ａ，Ｂの出力容量特性を表す特性カーブは、同一の電圧Ｖｄｓで比較すると、一方のスイッチング素子Ａの出力容量Ｃｏｓｓが他方のスイッチング素子Ｂの出力容量Ｃｏｓｓよりも高い関係を有するものでもよい。

このように、並列接続されたスイッチング素子のターンオフ時に発生するサージ電圧を、出力容量が遅れて低下する方のスイッチング素子の出力容量を利用して低減することができる。例えば、スイッチング素子Ｍ３とスイッチング素子Ｍ４の出力容量特性が互いに異なれば、スイッチング素子Ｍ３，Ｍ４のターンオフ時に発生するサージ電圧を低減することができる。同様に、スイッチング素子Ｍ１とスイッチング素子Ｍ２の出力容量特性が互いに異なれば、スイッチング素子Ｍ１，Ｍ２のターンオフ時に発生するサージ電圧を低減することができる。

ところで、ゲート抵抗Ｒｇの抵抗値が不適切な大きさであると、スイッチング素子Ａ，Ｂのうち一方のスイッチング素子の電圧Ｖｄｓ又は電圧Ｖｇｓが変動すると、ドレイン電流Ｉｄが増減する発振現象が発生するおそれがある。この発振現象を図５を用いて説明する。

図５は、スイッチング素子Ａ，Ｂの並列回路の一例を示す回路図である。ｒｄ、ｇｍ、Ｃｒ、Ｃｇの４つの素子が、スイッチング素子のチップの等価回路を表す。ｒｄはドレイン抵抗、ｇｍは相互コンダクタンス、Ｃｒは帰還容量、Ｃｇはゲート容量を表す。Ｒｇはゲート抵抗、Ｌｇはゲート抵抗配線の寄生インダクタンス、ＬＴＢはドレイン配線の寄生インダクタンス、ＬＢＵＳＢは、並列接続のための配線の寄生インダクタンスを表す。

並列接続された２つのスイッチング素子のうち、片方のスイッチング素子Ａの電圧Ｖｄｓ又はゲート電圧Ｖｇが変動すると、スイッチング素子Ａに流れるドレイン電流Ｉｄが変動する。このドレイン電流Ｉｄの変動が「増加」である場合、残りの一方のスイッチング素子Ｂのドレイン電流Ｉｄは減少する。なぜならば、負荷７０に流れる負荷電流がスイッチング素子Ａとスイッチング素子Ｂとに分流するため、スイッチング素子Ａとスイッチング素子Ｂに流れるドレイン電流Ｉｄの合計値は一定になるからである。

スイッチング素子Ｂに流れるドレイン電流Ｉｄが減少することにより、スイッチング素子Ｂの電圧Ｖｄｓも減少する。スイッチング素子Ｂの電圧Ｖｄｓが減少すると、スイッチング素子Ｂの帰還容量Ｃｒによって、スイッチング素子Ｂのゲート電圧Ｖｇも減少する。寄生インダクタンスＬｇとゲート容量の存在により、ある遅延時間経過後に、最初にドレイン電流Ｉｄが増加したスイッチング素子Ａのゲート電圧Ｖｇが低下するため、スイッチング素子Ａのドレイン電流Ｉｄが減少する。

このようにドレイン電流Ｉｄの増加と減少が２つのスイッチング素子間で繰り返される発振現象が発生する。２つのスイッチング素子間で電流がやり取りされるので、負荷７０に流れる負荷電流はほとんど振動しない。このような発振現象を抑えるためには、スイッチング素子Ａとスイッチング素子Ｂとが並列に接続される並列回路のループゲインＧ（ｓ）に関して、位相余裕又はゲイン余裕が所定値以上になるように、ゲート抵抗Ｒｇの抵抗値が設定される。ループゲインＧ（ｓ）は、次式で与えられる。

例えば、ゲート抵抗Ｒｇの抵抗値が無限大であると、スイッチング素子Ａ，Ｂのゲート電極同士が接続されていないことと同じになるので、ゲート抵抗Ｒｇの抵抗値は、実際には、２Ω以上４００Ω以下であることが好ましい。

ところで、制御電極の閾値電圧Ｖｔｈが互いに異なるスイッチング素子Ａ，Ｂが並列に接続されることにより、スイッチング素子Ａ，Ｂが相互に影響するため、片方のスイッチング素子だけが先にターンオフすることを防止することができる。つまり、一方のスイッチング素子が並列相手の他方のスイッチング素子の影響を受けながらターンオフすることが可能となるため、各スイッチング素子が個々に独立にターンオフする場合よりもサージ電圧を低減することができる。なお、スイッチング素子Ａとスイッチング素子Ｂとが並列に接続される並列回路のループゲインＧ（ｓ）の位相余裕又はゲイン余裕が所定値以上になるように、各スイッチング素子のゲート抵抗Ｒｇの抵抗値は、小さく設定される。

図６は、ゲート電荷量Ｑｇとゲート電圧Ｖｇとの関係を表す特性カーブの一例を示す図である。ゲート電荷量Ｑｇは、スイッチング素子の制御電極の一例であるゲート電極に充電された電荷量を表す。図６において、スイッチング素子Ａのゲート電極の閾値電圧Ｖｔｈは、スイッチング素子Ｂのゲート電極の閾値電圧Ｖｔｈよりも高い。

閾値電圧Ｖｔｈは、スイッチング素子のチャネルの形成に必要な電圧であり、ドレイン電流を流すために必要な電圧である。閾値電圧Ｖｔｈは、スイッチング素子の通電のオンオフを切り替えるためにゲート電極に設定される電圧である。ゲート電圧Ｖｇが閾値電圧Ｖｔｈよりも高いとき、スイッチング素子はオンするので、ドレイン電流がスイッチング素子に流れる。ゲート電圧Ｖｇが閾値電圧Ｖｔｈよりも低いとき、スイッチング素子はオフするので、ドレイン電流はスイッチング素子に流れない。

スイッチング素子Ａのゲート電極とスイッチング素子Ｂのゲート電極は、同じ抵抗値の２つのゲート抵抗Ｒｇを介して接続されているので、スイッチング素子Ａのゲート電圧Ｖｇとスイッチング素子Ｂのゲート電圧Ｖｇは、ほぼ同じ電圧値である。このとき、図６に表されるＶｇ−Ｑｇ曲線において、ある瞬間の動作点（ゲート電圧Ｖｇが所定の電圧値Ｖｇ１まで低下したタイミング）では、スイッチング素子Ａのチャネルは消失する寸前であるが、スイッチング素子Ｂのチャネルは形成中である。ｑ１は、スイッチング素子Ａのチャネルが消失する寸前のゲート電荷量であり、ｑ２は、スイッチング素子Ｂのチャネルが形成中のゲート電荷量である。

この瞬間の後、図６に示される横点線で表されるゲート電圧Ｖｇが時々刻々と低下していくが、スイッチング素子Ｂのチャネルが消失側に向かうまで時間がかかる。そのため、スイッチング素子Ａのゲート電圧Ｖｇは一方的に零ボルトに向かって低下せず、スイッチング素子Ａのゲート電圧Ｖｇの低下率は抑制されることになる。

図７は、図６に示される遷移状態のグラフを時間的な変化を示すグラフに書き直した図である。

スイッチング素子Ａのチャネルがスイッチング素子Ｂのチャネルよりも早く消失側に向かうので、ドレイン電流Ｉｃ＿Ａがドレイン電流Ｉｃ＿Ｂよりも早く減少し始める。各スイッチング素子に対して負荷７０から強制的に負荷電流ＩＬが流し込まれるので、スイッチング素子Ａとスイッチング素子Ｂのドレイン電流の合計が負荷電流ＩＬと等しくなるように、スイッチング素子Ｂのドレイン電流Ｉｃ＿Ｂは期間（ｔｍ−ｔｎ）で一時的に増加する。

なお、図６は、ゲート電圧Ｖｇがスイッチング素子Ａとスイッチング素子Ｂとで同じ電圧値で低下するように示しているが、実際は、図７に示されるように、ゲート電圧Ｖｇはスイッチング素子Ａとスイッチング素子Ｂとで若干ずれる。このずれの原因は、スイッチング素子Ａとスイッチング素子Ｂとのゲート電荷量Ｑｇの差によって生ずる。

ゲート電圧Ｖｇは、帰還容量を介して持ち上げられながら低下するが、帰還容量にはばらつきがあるため、スイッチング素子Ａとスイッチング素子Ｂとで同じ持ち上げ方にならない。スイッチング素子Ａ，Ｂの両方に直列に接続される他のスイッチング素子（対向アーム）が転流して、スイッチング素子Ａ，Ｂのドレイン電極−ソース電極間の電圧Ｖｄｓが電圧ＶＨ（図１参照）に固定されると、帰還容量を介してのゲート電極への充電が停止するので、ゲート電圧Ｖｇ＿Ａとゲート電圧Ｖｇ＿Ｂは一致し始める。期間ｔｍは、スイッチング素子Ｂのゲート電圧Ｖｇ＿Ｂがスイッチング素子Ａのゲート電圧Ｖｇ＿Ａよりも高い期間である。ゲート電圧Ｖｇ＿Ａとゲート電圧Ｖｇ＿Ｂが一致すると、ゲート電圧Ｖｇ＿Ａとゲート電圧Ｖｇ＿Ｂは同じ電圧値をとりながら低下する（期間ｔｆ）。

このように、期間ｔｍは、スイッチング素子Ａとスイッチング素子Ｂとのゲート電荷量Ｑｇの差によって生じ、ドレイン電流Ｉｃ＿Ａとドレイン電流Ｉｃ＿Ｂとの差は、閾値電圧Ｖｔｈの差で生じる。

したがって、制御電極の閾値電圧Ｖｔｈが互いに異なるスイッチング素子Ａ，Ｂが並列に接続されることにより、期間ｔｍでは、負荷電流ＩＬがスイッチング素子Ａとスイッチング素子Ｂに分流するため、ドレイン電流Ｉｃ＿Ａ，Ｉｃ＿Ｂの電流値が抑えられる。つまり、ドレイン電流が片方のスイッチング素子のみに集中して流れないため、ドレイン電極−ソース電極間に期間ｔｆで発生するサージ電圧のピーク値を抑えることができる。

このように、本実施形態によれば、出力容量特性又は閾値電圧の異なるスイッチング素子が互いに並列に接続されることにより、片方のスイッチング素子の特性をサージ電圧の低減に利用できるので、スイッチング素子の特性を揃えなくてもサージ電圧を低減することができる。

また、ワイドバンドギャップ半導体を用いて形成されるスイッチング素子の特性はばらつきが大きいため、スイッチング素子の製造時の歩留りは大きくなりやすい。しかし、スイッチング素子の特性を揃える必要がないため、歩留りを向上させることができる。

以上、半導体装置を実施形態により説明したが、本発明は上記実施形態に限定されるものではない。他の実施形態の一部又は全部との組み合わせや置換などの種々の変形及び改良が、本発明の範囲内で可能である。

例えば、本実施形態に係るスイッチング素子は、バイポーラトランジスタ等のバイポーラ型の半導体スイッチでもよい。バイポーラトランジスタの具体例として、絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor：ＩＧＢＴ）が挙げられる。ＩＧＢＴは、制御電極の一例であるゲート電極と、第１の主電極の一例であるコレクタ電極と、第２の主電極の一例であるエミッタ電極とを有する。

また、スイッチング素子の１部品は微小なセルの集合体で構成されることが通例であるため、並列接続とは、セルが複数並列に接続されることを意味してもよいし、スイッチング素子が部品単位で複数並列に接続されることを意味してもよい。

３Ｈ，３Ｌ 半導体装置
５１，５３ ゲート駆動端子
５２，５４ ゲート駆動基準端子
６３ 電源ノード
６４ グランドノード
６５ 中間ノード
６６ アーム回路
１０１ 電力変換装置
Ｌ１，Ｌ２，Ｌ３，Ｌ４ 寄生インダクタンス
Ａ，Ｂ，Ｍ１，Ｍ２，Ｍ３，Ｍ４ スイッチング素子

Claims (3)

1. ワイドバンドギャップ半導体を用いて形成され、互いに並列に接続される第１のスイッチング素子と第２のスイッチング素子とを備え、
   前記第１のスイッチング素子と前記第２のスイッチング素子は、それぞれ、制御電極と、第１の主電極と、第２の主電極と、前記第１の主電極と前記第２の主電極との間の電圧が増加するにつれて出力容量が減少する出力容量特性とを有し、
   前記出力容量特性、又はスイッチング素子のオンオフを切り替えるための閾値電圧は、前記第１のスイッチング素子と前記第２のスイッチング素子とで異なる、半導体装置。
2. 前記出力容量特性を表す特性カーブの変曲点は、前記第１のスイッチングと前記第２のスイッチング素子とで異なる、請求項１に記載の半導体装置。
3. 前記第１のスイッチング素子の前記制御電極と前記第２のスイッチング素子の前記制御電極とに共通に接続されるゲート駆動端子を備える、請求項１又は請求項２に記載の半導体装置。

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