JP2018074669A

JP2018074669A - スイッチング素子の駆動回路

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Publication number: JP2018074669A
Application number: JP2016209305A
Authority: JP
Inventors: 大島　正樹; Masaki Oshima; 正樹大島
Original assignee: Nichicon Corp
Current assignee: Nichicon Corp
Priority date: 2016-10-26
Filing date: 2016-10-26
Publication date: 2018-05-10
Anticipated expiration: 2036-10-26
Also published as: JP6679463B2

Abstract

【課題】スイッチング素子の駆動回路につき、駆動信号として方形波信号を用い、高周波スイッチングノイズや誤動作を生じさせず、高速で安定したスイッチング動作を実現する。
【解決手段】電流通路の一方の端子Ｔ１に接続されたノーマリオン型の第１のスイッチング素子Ｑ１と、他方の端子Ｔ２に接続されたノーマリオフ型の第２のスイッチング素子Ｑ２とが直列に接続されてスイッチ部５１を構成する。第１のスイッチング素子のゲート端子と第２のスイッチング素子のソース端子との間に誘導素子（インダクタ）Ｌ１と一方向通電素子（ダイオード）Ｄ１の並列回路５２が接続される。一方向通電素子の陽極端子が第１のスイッチング素子のゲートに接続され、陰極端子が第２のスイッチング素子のソース端子に接続される。第２のスイッチング素子は、そのゲート端子が駆動信号入力端子Ｔ３に導通接続される。誘導素子はその両端間に容量成分を有している。
【選択図】図１

Description

本発明は、電流通路の一方の端子と前記電流通路の他方の端子と駆動信号入力端子との３つの端子を有し、前記電流通路の一方の端子にハイサイド端子が接続されたノーマリオン型の第１のスイッチング素子と、前記電流通路の他方の端子にローサイド端子が接続されたノーマリオフ型の第２のスイッチング素子とが、前記第１のスイッチング素子のローサイド端子と前記第２のスイッチング素子のハイサイド端子が接続されることにより直列に接続されたスイッチ部を含み、前記スイッチ部を駆動するスイッチング素子の駆動回路に関する。

近時、ＧａＮ（窒化ガリウム）を用いた電界効果トランジスタ（ＦＥＴ）が着目されている。ＧａＮはバンドギャップが広いことからワイドギャップ半導体とも呼ばれる。ＧａＮを用いたトランジスタは良好な高周波特性と低オン抵抗特性とを有し、将来的に有力なパワーデバイスと見なされている。ＧａＮの一般的な性質はノーマリオン動作を伴うことである。ノーマリオン型は駆動制御端子（ゲート）に電圧を印加していない状態でもハイサイド・ローサイドの両端子間（ドレイン・ソース間）に電流が流れる。これに対して、一般的なノーマリオフ型は機器の安全性を確保する上で優れた特性をもつ。ＧａＮトランジスタは高周波特性と低オン抵抗特性に優れているものの、ノーマリオフ型は作りにくいという性質を有しており、機器の安全性の面で工夫を必要としている。

すなわち、良好な高周波特性と低オン抵抗特性を活かしつつ、実質的なノーマリオフ動作による安全性を確保する目的で、ハイサイドの第１のスイッチング素子にノーマリオン型を用い、ローサイドの第２のスイッチング素子に一般的なノーマリオフ型を用い、第１のスイッチング素子のローサイド端子と第２のスイッチング素子のハイサイド端子とを直列に接続し、第１のスイッチング素子の駆動制御端子と第２のスイッチング素子のローサイド端子とをカスコード接続したスイッチング素子の駆動回路が提案されている。これにより、等価的にノーマリオフ動作するスイッチ部が構成される。

図３はこのようなカスコード接続にかかわる従来例１を示す（例えば特許文献１参照）。すなわち、ノーマリオン型のスイッチング素子１１０とノーマリオフ型で電力ＭＯＳ（金属酸化物半導体）型のスイッチング素子１１２とがカスコード接続されている。良好な高周波特性と低オン抵抗特性についてはハイサイドのノーマリオン型のスイッチング素子１１０が担い、安全性確保についてはローサイドのノーマリオフ型のスイッチング素子１１２が担っている。

図４は別の従来例２（例えば特許文献２参照）において開示されたノーマリオン型のＧａＮトランジスタの駆動電圧・ドレイン電流特性の例である。Ａ１，Ｂ１はリセス構造（凹構造）を持たないタイプ、Ａ２，Ｂ２はリセス構造を有するタイプである。例えばタイプＡ１では順ゲートバイアス１［Ｖ］の場合のドレイン電流は駆動電圧０［Ｖ］の場合の約１．２５倍に増大でき、タイプＢ１では順ゲートバイアス２［Ｖ］の場合のドレイン電流は駆動電圧０［Ｖ］の場合の約１．９倍に増大できることが分かる。タイプＡ１，Ｂ１の場合、駆動電圧が０［Ｖ］でＧａＮトランジスタはオン状態となり、駆動電圧が−２〜−４［Ｖ］でオフ状態となる。すなわち、ノーマリオン型のスイッチング素子は、これをターンオフするのに負バイアスの印加が必要となる。

スイッチング素子の駆動回路において高周波スイッチングで問題となるのが、高周波ゆえに抑制が難しい高周波スイッチングノイズに起因する駆動電圧振動である。以下、この点を図５、図６に示す従来例３を用いて説明する。図５のスイッチング素子の駆動回路は、スイッチング素子の駆動電圧入力ラインに存在する誘導成分とスイッチング素子のゲート・ソース間の容量成分による共振の影響を避けて、動作の安定性、駆動の高速化およびスイッチング損失の低減を図ろうとしたものである（例えば特許文献３参照）。

スイッチ７がオンのとき、スイッチング素子１の駆動電圧は０レベルである。スイッチ８がオンのとき、駆動電圧はＶ_GMとなる。スイッチ９がオンのとき、駆動電圧はＶ_Gとなる。Ｖ_GMはＶ_Gのほぼ２分の１である。図６のタイムチャートに示されるように、スイッチング素子１のターンオン時は、０レベル→Ｖ_GM→Ｖ_Gの順で駆動電圧が供給される。また、スイッチング素子１のターンオフ時は、Ｖ_G→Ｖ_GM→０レベルの順で駆動電圧が供給される。

上記構成のスイッチング素子の駆動回路においては、インダクタ（リアクトル）３とスイッチング素子１のゲート・ソース間容量で共振する。しかし、Ｖ_GMの電圧レベルをゲート・ソース間電圧Ｖ_GSの目標値Ｖ_Gより低い電圧（理想的にはＶ_GM＝Ｖ_G／２）に設定することで、ゲート・ソース間容量を急速に充電しながらゲート・ソース間電圧Ｖ_GSを増加させるに際しオーバーシュートを生じさせることがない。次いで、ゲート駆動回路２の出力電圧をＶ_GMからＶ_Gに変化させると、共振なしにゲート・ソース間電圧Ｖ_GSをＶ_Gの状態を保つことができる。ターンオフ時の動作はターンオン時の動作と逆の順序にすることによってアンダーシュートを生じさせることなく、ゲート・ソース間容量を急速に放電させることができる。

以上のように駆動制御することにより、スイッチング素子１を高速に駆動することができ、スイッチング損失を低減することができる。

すなわち、スイッチング素子１のターンオン時には、ゲート・ソース間電圧Ｖ_GSを０レベル→Ｖ_GMのステップ昇圧とＶ_GM→Ｖ_Gのステップ昇圧との２段階昇圧制御とし、また、ターンオフ時には、ゲート・ソース間電圧Ｖ_GSをＶ_G→Ｖ_GM→のステップ降圧とＶ_GM→０レベルのステップ降圧との２段階降圧制御としている。

このようにゲート駆動回路２の出力電圧の昇降圧制御を２段階としているので、ゲート・ソース間電圧Ｖ_GSはオーバーシュートを起こすことなく目標値Ｖ_Gに到達し、またアンダーシュートを起こすことなく０レベルに復帰する滑らかな電圧波形を呈することになる。

このようにして、スイッチング素子１のゲート・ソース間容量を急速に充電・放電させることが可能となっている。その結果、高周波スイッチングノイズの低減を図り、動作の安定性を確保しながら、スイッチング素子１の駆動を高速化し、スイッチング損失を低減することができる。

なお、インダクタ３については、これを配線のインダクタンス成分としてもよいし、インダクタ部品としてもよいとしている。

図７はノーマリオン型の第１のスイッチング素子とノーマリオフ型の第２のスイッチング素子とがカスコード接続された比較例にかかるスイッチング素子の駆動回路において、そのローサイドの第２のスイッチング素子のゲートラインに誘導素子としてインダクタを挿入したものである。図７に示すスイッチング素子の駆動回路は、従来例３（図５）にかかるゲート駆動回路において、スイッチング素子に対してインダクタを直列に接続することにより滑らかな電圧波形を実現することができたことに基づき、ＧａＮ等のノーマリオン型のスイッチング素子に適用した場合の仮想的な例であり、本発明の比較例に相当する。

図７に示すように、電流通路における一対の端子Ｔ１，Ｔ２間に、ハイサイドのノーマリオン型の第１のスイッチング素子Ｑ１とローサイドのノーマリオフ型の第２のスイッチング素子Ｑ２との直列回路が接続されて、スイッチ部５１が構成されている。すなわち、第１のスイッチング素子Ｑ１のローサイド端子と第２のスイッチング素子Ｑ２のハイサイド端子とが直列接続され、第１のスイッチング素子Ｑ１のハイサイド端子が出力端子Ｔ１に接続され、第２のスイッチング素子Ｑ２のローサイド端子が出力端子Ｔ２に接続されている。また、第２のスイッチング素子Ｑ２の駆動制御端子が駆動信号入力端子Ｔ３に接続されている。さらに、第１のスイッチング素子Ｑ１の駆動制御端子が第２のスイッチング素子Ｑ２のローサイド端子に接続されている。３つの端子Ｔ１，Ｔ１，Ｔ３を通る二点鎖線で表した外形線を伴うパッケージ５０内に、２つのスイッチング素子Ｑ１，Ｑ２が収容される。

パッケージ５０外において、駆動制御回路６０の駆動信号出力端子Ｔ４と駆動信号入力端子Ｔ３との間に抵抗素子Ｒ１とインダクタＬ２とが直列に接続され、抵抗素子Ｒ１とインダクタＬ２との接続部とローサイドの出力端子Ｔ２との間に抵抗素子Ｒ２が接続されている。また、電流通路の他方の端子Ｔ２にグラウンドＧＮＤが接続されている。

第１のスイッチング素子Ｑ１にはＧａＮ（窒化ガリウム）半導体素子が用いられ、第２のスイッチング素子Ｑ２にはＭＯＳ型のＦＥＴが用いられる。第１のスイッチング素子Ｑ１も第２のスイッチング素子Ｑ２もＮチャネル型となっている。

特開２００６−３５２８３９号公報特開２００９−７６８４５号公報特開２００７−２８２３２６号公報

しかし、駆動信号入力端子から駆動信号を図６のような階段波信号でなく図８の上段に示す通常の方形波信号Ｖｉとすると、ローサイドのスイッチング素子Ｑ２の駆動制御端子に現れる駆動電圧Ｖ_g2は図８の下段に示すような立ち上がり時のオーバーシュート、立ち下がり時のアンダーシュートを伴う電圧波形となり、スイッチング波形のハンチングを充分に抑制することが難しいものとなる。もっとも、それでも、インダクタＬ２がない場合に比べると、ハンチングは抑制されている。

以上のことから、図７の回路構成では、立ち上がり時のオーバーシュートがかなりのレベルで発生しているため、規定のしきい値電圧を大幅に下回ったときに誤オフ動作を引き起こす。また、立ち下がり時のアンダーシュートがかなりのレベルで発生しているため、規定のしきい値電圧を大幅に上回ったときに誤オン動作を引き起こす。すなわち、ハイサイドのノーマリオン型のスイッチング素子Ｑ１とローサイドのノーマリオフ型のスイッチング素子Ｑ２とのカスコード接続は高入力インピーダンスであることから、ローサイドのスイッチング素子Ｑ２の駆動制御端子にインダクタＬ２を接続する構成では、ハンチングの抑制が不充分なものとなり、駆動信号の不要な振動が発生するという問題が生じる。

一方、駆動信号として図６に示すような階段波信号を用いると、ハンチングは抑制されるものの、スイッチングの高速性が毀損されるおそれがある。

また、高周波スイッチングノイズや誤動作を抑制するためにスナバ回路（スイッチング素子の遮断時に生じる過渡的な高電圧を吸収する保護回路）を設けることも考えられるが、その構成はコストアップを招く上に効率を低下させるという別の問題を生じてしまう。

本発明はこのような事情に鑑みて創作したものであり、スイッチング素子の駆動回路に関して、駆動信号に通常の方形波信号を用いることを前提として、またスナバ回路を用いることなく、ハンチングや高周波スイッチングノイズや誤動作を防止しつつ、高速動作を確保できるようにすることを目的としている。

本発明は、次の手段を講じることにより上記の課題を解決する。

本発明によるスイッチング素子の駆動回路は、
電流通路の一方の端子と前記電流通路の他方の端子と駆動信号入力端子との３つの端子を有し、前記電流通路の一方の端子にハイサイド端子が接続されたノーマリオン型の第１のスイッチング素子と、前記電流通路の他方の端子にローサイド端子が接続されたノーマリオフ型の第２のスイッチング素子とが、前記第１のスイッチング素子のローサイド端子と前記第２のスイッチング素子のハイサイド端子が接続されることにより直列に接続されたスイッチ部を含み、前記スイッチ部を駆動するスイッチング素子の駆動回路であって、
前記第１のスイッチング素子の駆動制御端子と前記第２のスイッチング素子のローサイド端子との間に容量成分とともに誘導素子と一方向通電素子の並列回路が接続され、
前記一方向通電素子はその陽極端子が前記第１のスイッチング素子の駆動制御端子に接続され、その陰極端子が前記第２のスイッチング素子のローサイド端子に接続され、
前記第２のスイッチング素子の駆動制御端子が前記駆動信号入力端子に導通接続されていることを特徴とする。

上記構成の本発明のスイッチング素子の駆動回路においては、スイッチ部がオン状態にあるとき、すなわち方形波の駆動電圧がアクティブでローサイドの第２のスイッチング素子がオン状態、かつ、一方向通電素子の陽極端子側の電圧が０近傍レベルでハイサイドの第１のスイッチング素子もオン状態となっているときに、方形波の駆動電圧がインアクティブになると、第２のスイッチング素子がターンオフし、それに伴って誘導素子に逆起電力が発生し、第１のスイッチング素子の駆動制御端子側から第２のスイッチング素子のローサイド端子側へ向かう方向で誘導素子に電流が流れ、第１のスイッチング素子の駆動制御端子と第２のスイッチング素子のローサイド端子との間の容量成分において電荷の移動が行われる。すなわち、一方向通電素子の陽極端子側にマイナス電荷が蓄積して第１のスイッチング素子の駆動制御端子に負バイアスが印加され、第１のスイッチング素子もターンオフする。つまり、スイッチ部がターンオフする。このとき、誘導素子と容量成分による共振で若干のアンダーシュートが起こり、その反動で駆動電圧が上昇に転じるが、一方向通電素子のバイパス作用により、昇圧は規定の負バイアス電位止まりとなる。すなわち、ターンオフ時の第１のスイッチング素子の駆動電圧は規定の負バイアス電位へ急速に収束する。

一方、スイッチ部がオフ状態にあるとき、すなわち駆動電圧がインアクティブで第２のスイッチング素子がオフ状態、かつ、一方向通電素子の陽極端子側がマイナス電荷の帯電状態で第１のスイッチング素子もオフ状態となっているときに、駆動電圧がアクティブになると、第２のスイッチング素子がターンオンし、これとともに、第２のスイッチング素子のローサイド端子側から第１のスイッチング素子の駆動制御端子側へ向かう方向で誘導素子に電流が流れ、さらに前記容量成分に流れ込む。すると、それまでマイナス電荷が帯電していた一方向通電素子の陽極端子側にプラス電荷が流入して電位が次第に上昇する。その電位は、一方向通電素子の陰極端子側の電位に対して、一方向通電素子の順方向電圧だけ高い一定電圧に規制され、それ以上の上昇は抑えられ、したがってオーバーシュートは起こらない。この結果として、第１のスイッチング素子の駆動制御端子に０近傍レベルのバイアスが印加され、第１のスイッチング素子もターンオンする。つまり、スイッチ部がターンオンする。

なお、上記の容量成分としては、一方向通電素子に対して並列接続した容量素子であってもよいし、部品点数削減の観点から一方向通電素子の寄生容量であってもよい。

以上のように、本発明によれば、カスコード接続された一対のスイッチング素子のうち、ローサイドのノーマリオフ型の第２のスイッチング素子を直接に(前段側で)駆動するスイッチング素子とし、ハイサイドのノーマリオン型の第１のスイッチング素子の駆動制御端子と第２のスイッチング素子のローサイド端子との間
に容量成分とともに誘導素子と一方向通電素子の並列回路を挿入した構成により、ターンオン時およびターンオフ時のスイッチング素子の駆動制御端子に対する駆動信号に不要な振動を発生させることなく、ハンチング抑制を向上すること（スイッチング波形を効果的になまらせること）が可能となる。

そして、この場合に、駆動信号として階段波信号ではなく通常の方形波信号を用いることができ、スイッチングの高速性を確保することが可能である。

また、高周波スイッチングノイズや誤動作を抑制するために、コストアップを招いたり効率を低下させたりするスナバ回路を用いる必要性もない。

上記構成の本発明のスイッチング素子の駆動回路には、次のようないくつかの好ましい態様ないし変化・変形の態様がある。

〔１〕前記誘導素子がインダクタであり、前記一方向通電素子がダイオードである、という態様がある。

〔２〕また、電流通路の一方の端子と前記電流通路の他方の端子と駆動信号入力端子との３つの端子を１つのパッケージに備え、そのパッケージ内に前記第１のスイッチング素子と前記第２のスイッチング素子の２素子が収容されてなる、という態様がある。

〔３〕また、前記第１のスイッチング素子がＧａＮの半導体スイッチであり、前記第２のスイッチング素子がＭＯＳ‐ＦＥＴである、という態様がある。

本発明によれば、スイッチング素子に対する駆動信号として階段波信号ではなく通常の方形波信号を用いながらも、スイッチング動作にハンチングや高周波スイッチングノイズや誤動作を生じさせることなく、高速動作を確保でき、しかもスナバ回路を用いる必要性もない。

本発明の実施例におけるスイッチング素子の駆動回路の構成を示す回路図本発明の実施例におけるスイッチング素子の駆動回路の動作を説明する波形図カスコード接続にかかわる従来例１のスイッチング素子の駆動回路の構成を示す回路図従来例２におけるノーマリオン型のＧａＮトランジスタの駆動電圧・ドレイン電流特性の例示図従来例３のスイッチング素子の駆動回路の構成を示す回路図従来例３におけるスイッチング素子の駆動回路の動作を説明する波形図ノーマリオン型の第１のスイッチング素子とノーマリオフ型の第２のスイッチング素子とがカスコード接続された比較例にかかるスイッチング素子の駆動回路の構成を示す回路図比較例のスイッチング素子の駆動回路の動作を説明する波形図

以下、上記構成の本発明のスイッチング素子の駆動回路につき、その実施の形態を具体的な実施例のレベルで詳しく説明する。

図１は本発明の実施例におけるスイッチング素子の駆動回路の構成を示す回路図、図２はそのスイッチング素子の駆動回路の動作を説明する波形図である。

図１において、５０はスイッチング素子の駆動回路を搭載しているパッケージ、６０は外部の駆動制御回路、Ｔ１は電流通路の一方の端子、Ｔ２は電流通路の他方の端子、Ｔ３は駆動信号入力端子、Ｑ１はハイサイドのノーマリオン型の第１のスイッチング素子、Ｑ２はローサイドのノーマリオフ型の第２のスイッチング素子、Ｌ１は誘導素子としてのインダクタ、Ｄ１は一方向通電素子としてのダイオード、Ｃ１はダイオードＤ１の両端間の容量成分である。Ｒ１は第１の抵抗素子、Ｒ２は第２の抵抗素子、Ｔ４は駆動制御回路６０における駆動信号出力端子であり、これらはパッケージ５０の外部の要素である。

パッケージ５０には３つの端子である電流通路の一方の端子Ｔ１、電流通路の他方の端子Ｔ２および駆動制御端子Ｔ３が設けられている。ハイサイドのノーマリオン型の第１のスイッチング素子Ｑ１はＧａＮ（窒化ガリウム）を用いたＦＥＴで構成されている。ローサイドのノーマリオフ型の第２のスイッチング素子Ｑ２はＭＯＳ型のＦＥＴで構成されている。第１のスイッチング素子Ｑ１、第２のスイッチング素子Ｑ２ともにＮチャネル型である。上記の容量成分Ｃ１について、ここではダイオードＤ１の寄生容量を利用するようにしている。

第１のスイッチング素子Ｑ１のハイサイド端子（ドレイン端子）はパッケージ５０における電流通路の一方の端子Ｔ１に接続され、第２のスイッチング素子Ｑ２のローサイド端子（ソース端子）はパッケージ５０における電流通路の他方の端子Ｔ２に接続されている。そして、第１のスイッチング素子Ｑ１のローサイド端子（ソース端子）と第２のスイッチング素子Ｑ２のハイサイド端子（ドレイン端子）とが直列に接続されている。この第１のスイッチング素子Ｑ１と第２のスイッチング素子Ｑ２との直列接続をもってスイッチ部５１が構成されている。このスイッチ部５１は電流通路における一方の端子Ｔ１と他方の端子Ｔ２との間に挿入される。このように、直列接続された第１のスイッチング素子Ｑ１と第２のスイッチング素子Ｑ２の２つの素子が、３つの端子、すなわちドレイン端子（電流通路の一方の端子）Ｔ１、ソース端子（電流通路の他方の端子）Ｔ２、ゲート端子(駆動信号入力端子)Ｔ３を有する１つのパッケージ５０に収容されている。

第１のスイッチング素子Ｑ１のゲート端子（駆動制御端子）と第２のスイッチング素子Ｑ２のローサイド端子（ソース端子）とはカスコード接続されるのであるが、そのカスコード接続のラインに、インダクタＬ１とダイオードＤ１の並列回路５２が挿入されている。ダイオードＤ１は、そのアノード（陽極端子）が第１のスイッチング素子Ｑ１の駆動制御端子に接続され、そのカソード（陰極端子）が第２のスイッチング素子Ｑ２のローサイド端子（ソース端子）に接続されている。ダイオードＤ１には、その両端間（アノード・カソード間）に容量Ｃ１が付随しているが、この両端間の容量Ｃ１としては、上記したようにダイオードＤ１の寄生容量を利用するほか、ダイオードＤ１にコンデンサ等の容量素子を並列接続するのでもよい。

第２のスイッチング素子Ｑ２は、そのゲート端子（駆動制御端子）がパッケージ５０における駆動信号入力端子Ｔ３に接続されている。

パッケージ５０における駆動信号入力端子Ｔ３と外部の駆動制御回路６０の駆動信号出力端子Ｔ４との間に抵抗素子Ｒ１が接続され、抵抗素子Ｒ１と駆動信号入力端子Ｔ３との接続部と、電流通路の他方の端子Ｔ２との間に抵抗素子Ｒ２が接続されている。電流通路の他方の端子Ｔ２にはグラウンド（ＧＮＤ）が接続される。この電流通路の他方の端子Ｔ２にはグラウンド（ＧＮＤ）のほか任意の回路部の入力端子が接続される。図外の直流電源とパッケージ５０の電流通路の一方の端子Ｔ１との間には、例えばＤＣ／ＤＣコンバータのコンバータトランス１次巻線が接続される。

パッケージ５０の端子数は電流通路の一方の端子Ｔ１と電流通路の他方の端子Ｔ２と駆動信号入力端子Ｔ３の３つであり、その３端子のパッケージ５０に第１および第２の２つのスイッチング素子Ｑ１，Ｑ２とインダクタＬ１、ダイオードＤ１の並列回路５２が収容されている。

本発明実施例では、図７に示す比較例の場合のようなローサイドのスイッチング素子Ｑ２のゲート端子（駆動制御端子）にインダクタを接続することに代えて、ハイサイドのスイッチング素子Ｑ１のゲート端子（駆動制御端子）にインダクタＬ１を接続し、さらにインダクタＬ１にダイオードＤ１を並列接続した回路構成を採用している。

インダクタＬ１はハンチングの抑制のための構成要素であり、ダイオードＤ１および寄生容量Ｃ１はターンオフ時のアンダーシュートとターンオン時のオーバーシュートを効果的に抑制するための構成要素である。

次に、上記のように構成された本実施例のスイッチング素子の駆動回路の動作を図２の波形図を用いて説明する。

駆動制御回路６０の駆動信号出力端子Ｔ４からの方形波の駆動信号Ｓを駆動信号入力端子Ｔ３に印加すると、駆動信号Ｓの電圧が抵抗素子Ｒ１と抵抗素子Ｒ２とで抵抗分割された駆動電圧Ｖ_g2がローサイドのスイッチング素子Ｑ２のゲート端子（駆動制御端子）に印加される。

（１）方形波の駆動信号Ｓが“Ｌ”レベルで駆動電圧Ｖ_g2が“Ｌ”レベルすなわち０レベルのときは、ローサイドのスイッチング素子Ｑ２はオフ状態であり、これに同期して、ハイサイドのスイッチング素子Ｑ１のゲート端子（駆動制御端子）には“Ｌ”レベルすなわち負バイアスが印加され、このスイッチング素子Ｑ１がノーマリオン型であることから、スイッチング素子Ｑ１はオフ状態となっている。つまり、方形波の駆動信号Ｓが“Ｌ”レベルのときには、両スイッチング素子Ｑ１，Ｑ２はともにオフ状態となっている。このとき、ダイオードＤ１の両端間に存在する寄生容量Ｃ１において、ダイオードＤ１の陽極端子側（アノード側）にマイナスの電荷が蓄積される。

（２）一方、方形波の駆動信号Ｓが“Ｈ”レベルで駆動電圧Ｖ_g2が“Ｈ”レベルのときは、ローサイドのスイッチング素子Ｑ２はオン状態であり、これに同期して、ハイサイドのスイッチング素子Ｑ１のゲート端子（駆動制御端子）には０近傍レベルの電圧が印加され、ハイサイドのスイッチング素子Ｑ１はオン状態となっている。つまり、方形波の駆動信号Ｓが“Ｈ”レベルのときには、両スイッチング素子Ｑ１，Ｑ２はともにオン状態となっている。このとき、ダイオードＤ１の両端間に存在する寄生容量Ｃ１では電荷が放出される。

（３）次に、上記の（２）の状態から（１）の状態へと遷移するときのターンオフ動作について説明する。方形波の駆動信号Ｓが“Ｈ”レベルから“Ｌ”レベルへ立ち下がると、駆動電圧Ｖ_g2が同期して立ち下がり、ローサイドのスイッチング素子Ｑ２は瞬時にターンオフする。このローサイドのスイッチング素子Ｑ２のターンオフに伴ってインダクタＬ１に逆起電力が発生し、ハイサイドのスイッチング素子Ｑ１のゲート端子（駆動制御端子）側からローサイドのスイッチング素子Ｑ２のローサイド端子（ソース端子）側へ向かう方向でインダクタＬ１に電流が流れ、ダイオードＤ１の寄生容量Ｃ１において電荷の移動が行われる。すなわち、寄生容量Ｃ１におけるダイオードＤ１のカソード（陰極端子）側がパッケージ５０の電流通路の他方の端子Ｔ２で接地されているため、寄生容量Ｃ１におけるダイオードＤ１のアノード（陽極端子）側にマイナス電荷が蓄積する。すなわち、ハイサイドのスイッチング素子Ｑ１のゲート端子（駆動制御端子）に負バイアスが印加され、ハイサイドのスイッチング素子Ｑ１はローサイドのスイッチング素子Ｑ２に同期してターンオフする。このときの負バイアス電位については、インダクタＬ１と寄生容量Ｃ１による共振で若干のアンダーシュートが起こるが、アンダーシュートの反動でインダクタＬ１で生じる電流がダイオードＤ１を介して寄生容量Ｃ１をバイパスするため、寄生容量Ｃ１におけるダイオードＤ１のアノード（陽極端子）側の電位すなわちハイサイドのスイッチング素子Ｑ１のゲート端子（駆動制御端子）に対する駆動電圧Ｖ_g1は規定の負バイアス電位止まりとなる。この負バイアスの電位はダイオードＤ１における寄生容量Ｃ１の大きさに依存する。

（４）次に、上記の（１）の状態から（２）の状態へと遷移するときのターンオン動作について説明する。方形波の駆動信号Ｓが“Ｌ”レベルから“Ｈ”レベルへ立ち上がると、駆動電圧Ｖ_g2が同期して立ち上がり、ローサイドのスイッチング素子Ｑ２は瞬時にターンオンする。このローサイドのスイッチング素子Ｑ２のターンオンに伴って、ローサイドのスイッチング素子Ｑ２のローサイド端子（ソース端子）側からハイサイドのスイッチング素子Ｑ１のゲート端子（駆動制御端子）側へ向かう方向でインダクタＬ１に電流が流れ、ダイオードＤ１の寄生容量Ｃ１において電荷の移動が行われる。すなわち、それまでマイナス電荷が蓄積していた寄生容量Ｃ１におけるダイオードＤ１のアノード（陽極端子）からマイナス電荷が放出される。すなわち、ハイサイドのスイッチング素子Ｑ１のゲート端子（駆動制御端子）が負バイアスから上昇して０近傍レベルの電圧となり、ハイサイドのスイッチング素子Ｑ１はローサイドのスイッチング素子Ｑ２に同期してターンオンする。

マイナス電荷の放出に少し時間がかかるため、駆動電圧Ｖ_g1の上昇も駆動電圧Ｖ_g2の瞬時上昇に比べるとやや緩やかになるが、それでも比較的急峻な上昇となる。上昇後の駆動電圧Ｖ_g1のレベルは、ダイオードＤ１の寄生容量Ｃ１におけるダイオードＤ１のカソード（陰極端子）の電位（グラウンドレベル）に対して、ダイオードＤ１の順方向電圧だけ高い一定電圧に規制され、それ以上の上昇は抑えられ、したがってオーバーシュートは起こらない。この結果として、ハイサイドのスイッチング素子Ｑ１のゲート端子（駆動制御端子）に印加される駆動電圧Ｖ_g1は０近傍レベルの電圧となる。

以上のように、本発明実施例においては、カスコード接続された一対のスイッチング素子Ｑ１，Ｑ２のうち、ローサイドのノーマリオフ型の第２のスイッチング素子Ｑ２を直接に駆動するスイッチング素子とし、ハイサイドのノーマリオン型の第１のスイッチング素子Ｑ１のゲート端子（駆動制御端子）と第２のスイッチング素子Ｑ２のローサイド端子（ソース端子）との間のカスコード接続のラインに誘導素子のインダクタＬ１と一方向通電素子のダイオードＤ１との並列回路５２を挿入した構成により、ターンオン時およびターンオフ時の第１のスイッチング素子Ｑ１のゲート端子（駆動制御端子）に対する駆動信号Ｖ_g1に不要な振動を発生させることなく、ハンチング抑制を向上することができる（スイッチング波形を効果的になまらせることができる）。

特に、ターンオン時において、ハイサイドのノーマリオン型の第１のスイッチング素子Ｑ１に対する駆動電圧を０近傍レベルの電圧に固定化し、それ以上に上昇するハンチングを確実に阻止できるため、安定で信頼性の高いスイッチング動作を実現できる。ターンオフ動作も高速かつ誤動作のないものにすることができる。

加えて、ゲート端子（駆動制御端子）に印加する駆動信号Ｓとして階段波信号ではなく通常の方形波信号を用いながらハンチング抑制を実現でき、スイッチングの高速性も確保できる。

また，高周波スイッチングノイズや誤動作を抑制するために、コストアップを招いたり効率を低下させたりするスナバ回路を用いる必要性がない。

なお、上記実施形態では、第１のスイッチング素子Ｑ１、第２のスイッチング素子Ｑ２、インダクタＬ１およびダイオードＤ１（ダイオードＤ１の寄生容量Ｃ１を含む）をパッケージ５０内に収容しているが、これに限定されない。例えば、第１のスイッチング素子Ｑ１、第２のスイッチング素子Ｑ２のみをパッケージ５０内に収容し、他を外付け部品として構成したり、第１のスイッチング素子Ｑ１、第２のスイッチング素子Ｑ２およびダイオードＤ１（ダイオードＤ１の寄生容量Ｃ１を含む）をパッケージ５０内に収容し、インダクタＬ１を外付け部品として構成してもよい。また、容量素子Ｃ１を寄生容量以外とする場合は、当該容量素子Ｃ１を外付け部品とすることも可能である。

本発明は、スイッチング素子の駆動回路に関して、一方では高価なスナバ回路を用いることなく、かつもう一方ではスイッチング素子に対する駆動信号として階段波信号でなしに通常の方形波信号を用いながら、ハンチングや高周波スイッチングノイズや誤動作を生じさせることなく、高速で安定したスイッチング動作を実現する技術として有用である。

５０パッケージ
５１スイッチ部
５２並列回路
Ｃ１容量素子（寄生容量）
Ｄ１ダイオード（一方向通電素子）
Ｌ１インダクタ（誘導素子）
Ｑ１ノーマリオン型の第１のスイッチング素子（ＧａＮの半導体スイッチ）
Ｑ２ノーマリオフ型の第２のスイッチング素子（ＭＯＳ‐ＦＥＴ）
Ｔ１電流通路の一方の端子
Ｔ２電流通路の他方の端子
Ｔ３駆動信号入力端子

Claims

電流通路の一方の端子と前記電流通路の他方の端子と駆動信号入力端子との３つの端子を有し、前記電流通路の一方の端子にハイサイド端子が接続されたノーマリオン型の第１のスイッチング素子と、前記電流通路の他方の端子にローサイド端子が接続されたノーマリオフ型の第２のスイッチング素子とが、前記第１のスイッチング素子のローサイド端子と前記第２のスイッチング素子のハイサイド端子が接続されることにより直列に接続されたスイッチ部を含み、前記スイッチ部を駆動するスイッチング素子の駆動回路であって、
前記第１のスイッチング素子の駆動制御端子と前記第２のスイッチング素子のローサイド端子との間に容量成分とともに誘導素子と一方向通電素子の並列回路が接続され、
前記一方向通電素子はその陽極端子が前記第１のスイッチング素子の駆動制御端子に接続され、その陰極端子が前記第２のスイッチング素子のローサイド端子に接続され、
前記第２のスイッチング素子の駆動制御端子が前記駆動信号入力端子に導通接続されていることを特徴とするスイッチング素子の駆動回路。
前記容量成分は、前記一方向通電素子の寄生容量である請求項１に記載のスイッチング素子の駆動回路。
前記誘導素子がインダクタであり、前記一方向通電素子がダイオードである請求項１または請求項２に記載のスイッチング素子の駆動回路。
前記３つの端子を１つのパッケージに備え、そのパッケージ内に前記第１のスイッチング素子と前記第２のスイッチング素子の２素子が収容されてなる請求項１から請求項３までのいずれか１項に記載のスイッチング素子の駆動回路。
前記第１のスイッチング素子がＧａＮの半導体スイッチであり、前記第２のスイッチング素子がＭＯＳ‐ＦＥＴである請求項１から請求項４までのいずれか１項に記載のスイッチング素子の駆動回路。