JP2020145576A - 半導体集積回路と半導体集積回路の調整方法 - Google Patents

半導体集積回路と半導体集積回路の調整方法 Download PDF

Info

Publication number
JP2020145576A
JP2020145576A JP2019040502A JP2019040502A JP2020145576A JP 2020145576 A JP2020145576 A JP 2020145576A JP 2019040502 A JP2019040502 A JP 2019040502A JP 2019040502 A JP2019040502 A JP 2019040502A JP 2020145576 A JP2020145576 A JP 2020145576A
Authority
JP
Japan
Prior art keywords
switching element
gate
capacitance
voltage
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019040502A
Other languages
English (en)
Other versions
JP7204538B2 (ja
Inventor
秀明 間島
Hideaki Majima
秀明 間島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Electronic Devices and Storage Corp filed Critical Toshiba Corp
Priority to JP2019040502A priority Critical patent/JP7204538B2/ja
Priority to US16/527,338 priority patent/US10833670B2/en
Priority to CN201910738876.9A priority patent/CN111669159B/zh
Publication of JP2020145576A publication Critical patent/JP2020145576A/ja
Application granted granted Critical
Publication of JP7204538B2 publication Critical patent/JP7204538B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
    • H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
    • H03K17/08128—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in composite switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
    • H03K17/0814—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit
    • H03K17/08142—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/168—Modifications for eliminating interference voltages or currents in composite switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/30—Modifications for providing a predetermined threshold before switching
    • H03K17/302—Modifications for providing a predetermined threshold before switching in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K2017/0803—Modifications for protecting switching circuit against overcurrent or overvoltage against radiation hardening
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K2017/6875—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors using self-conductive, depletion FETs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0081—Power supply means, e.g. to the switch driver

Landscapes

  • Electronic Switches (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】ノーマリオフ型のスイッチング素子をオン／オフさせた時のノーマリオン型のスイッチング素子のドレイン電圧の急峻な偏移を容易に抑制することができる半導体集積回路と半導体集積回路の調整方法を提供すること。【解決手段】一つの実施形態によれば、半導体集積回路は、ソース、ドレイン、及びゲートを有するノーマリオン型の第１のスイッチング素子と、前記第１のスイッチング素子のソースに接続されるドレインと、駆動信号が供給されるゲートと、ソースを有するノーマリオフ型の第２のスイッチング素子と、前記第１のスイッチング素子のゲートと前記第２のスイッチング素子のソース間に接続される抵抗と、前記抵抗に並列に接続される第１の容量と、前記第１のスイッチング素子のゲートとソース間の第２の容量とを具備する。【選択図】図１

Description

本実施形態は、半導体集積回路と半導体集積回路の調整方法に関する。
従来、ノーマリオン型のスイッチング素子とノーマリオフ型のスイッチング素子をカスコード接続した半導体装置が開示されている。例えば、ノーマリオン型のスイッチング素子は、ＧａＮ（ガリュームナイトライド）やＳｉＣ（シリコンカーバイド）を材料とするトランジスタで構成される。ＧａＮやＳｉＣで構成されるノーマリオン型のスイッチング素子を用いることで、高耐圧で低損失の半導体装置が提供される。かかる構成の半導体装置においては、ノーマリオフ型のスイッチング素子をオン／オフさせることでノーマリオン型のスイッチング素子がオン／オフする。
ゲート・ソース間電圧が０Ｖの状態でもオン状態であるノーマリオン型のスイッチング素子の特性から、ノーマリオフ型のスイッチング素子をオンさせた時にノーマリオン型のスイッチング素子は瞬時にオンとなり、そのドレイン電圧が急峻に偏移する。ノーマリオン型のスイッチング素子のドレイン電圧の急峻な偏移は、不要輻射を発生させる。この為、ノーマリオフ型のスイッチング素子をオンさせた時のノーマリオン型のスイッチング素子のドレイン電圧の急峻な変動を抑制する種々の試みがなされている。ノーマリオン型のスイッチング素子を備える半導体装置の特性を活かしつつ、ノーマリオフ型のスイッチング素子をオン／オフさせた時のノーマリオン型のスイッチング素子のドレイン電圧の急峻な偏移を容易に抑制することができる半導体集積回路と半導体集積回路の調整方法が望まれる。
米国特許第６６３３１９５号明細書
一つの実施形態は、ノーマリオフ型のスイッチング素子をオン／オフさせた時のノーマリオン型のスイッチング素子のドレイン電圧の急峻な偏移を容易に抑制することができる半導体集積回路とその調整方法を提供することを目的とする。
一つの実施形態によれば、半導体集積回路は、ソース、ドレイン、及びゲートを有するノーマリオン型の第１のスイッチング素子と、前記第１のスイッチング素子のソースに接続されるドレインと、駆動信号が供給されるゲートと、ソースを有するノーマリオフ型の第２のスイッチング素子と、前記第１のスイッチング素子のゲートと前記第２のスイッチング素子のソース間に接続される抵抗と、前記抵抗に並列に接続される第１の容量と、前記第１のスイッチング素子のゲートとソース間の第２の容量とを具備する。
図１は、第１の実施形態の半導体集積回路を示す図である。 図２は、ノーマリオン型のスイッチング素子の特性を示す図である。 図３は、シミュレーション結果を示す図である。 図４は、第２の実施形態の半導体集積回路を示す図である。 図５は、第３の実施形態の半導体集積回路を示す図である。 図６は、半導体集積回路の制御方法を説明する為の図である。 図７は、半導体集積回路の制御方法を示すフローチャートである。
以下に添付図面を参照して、実施形態にかかる半導体集積回路と半導体集積回路の調整方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１の実施形態）
図１は、第１の実施形態の半導体集積回路を示す図である。本実施形態の半導体集積回路はノーマリオン型のスイッチング素子Ｑ１を有する。スイッチング素子Ｑ１は、例えば、ＧａＮを材料とするＮチャネル型のＭＯＳトランジスタで構成される。例えば、ＧａＮを材料とするＭＯＳトランジスタは、ドレイン・ソース間の主電流路がＧａＮで構成される。以降、ＧａＮトランジスタと呼ぶ場合がある。
ノーマリオフ型のスイッチング素子Ｑ２は、例えば、Ｓｉを材料とするＮチャネル型のＭＯＳトランジスタで構成される。例えば、Ｓｉを材料とするＭＯＳトランジスタは、ドレイン・ソース間の主電流路がＳｉで構成される。以降、Ｓｉトランジスタと呼ぶ場合がある。スイッチング素子Ｑ１のドレインは、端子１１に接続される。端子１１は、例えば、別のスイッチング素子（図示せず）を介して６００Ｖの電圧が印加される電源ライン（図示せず）に接続される。スイッチング素子Ｑ１のソースは、スイッチング素子Ｑ２のドレインに接続される。
スイッチング素子Ｑ２のソースは、端子１２に接続される。端子１２には、例えば、接地電位が供給される。スイッチング素子Ｑ２のゲートは、端子１０に接続される。端子１０には、駆動信号ＶＤが印加される。
スイッチング素子Ｑ１のゲートとスイッチング素子Ｑ２のソース間に抵抗Ｒ１が接続される。抵抗Ｒ１には、容量Ｃ１が並列に接続される。スイッチング素子Ｑ１のゲートとソース間に容量Ｃ２が接続される。容量Ｃ１と容量Ｃ２の共通接続端がスイッチング素子Ｑ１のゲートに接続される。
本実施形態の動作は、以下の様になる。スイッチング素子Ｑ２のゲートに印加される駆動信号ＶＤをＨｉｇｈにすることで、スイッチング素子Ｑ２がオンする。スイッチング素子Ｑ２がオンすることで、スイッチング素子Ｑ２のドレイン電圧ＶＸは、端子１２の電圧、例えば、接地電位となる。
容量Ｃ１と容量Ｃ２の直列回路は、スイッチング素子Ｑ２がオフの状態の時に端子１２とスイッチング素子Ｑ２のドレイン間の電圧、すなわち、ドレイン電圧ＶＸによってチャージされる。容量Ｃ１の両端の電圧と容量Ｃ２の両端の電圧の和が、端子１２とドレイン電圧ＶＸの差電圧に等しくなる。尚、スイッチング素子Ｑ２がオフの状態になってから十分時間が経過したとき容量Ｃ１の両端の電圧は等しくなる。また、Ｃ２の両端の電圧は、端子１２とドレイン電圧ＶＸの差電圧に等しくなり、電位差に応じて電荷が蓄えられる。
スイッチング素子Ｑ２がオンすると、スイッチング素子Ｑ２のドレイン電圧ＶＸは、端子１２の電位、すなわち、接地電位まで低下する。スイッチング素子Ｑ２のドレイン電圧ＶＸが接地電位まで低下することに応じて、スイッチング素子Ｑ１のゲート電圧ＶＧが降下する。これにより、スイッチング素子Ｑ１のゲート電圧ＶＧは、接地電位よりも低い負電位まで低下する。
スイッチング素子Ｑ１のゲート・ソース間は、スイッチング素子Ｑ２がオンした時に、容量Ｃ２の両端の電圧によってバイアスされる。ドレイン電圧ＶＸが接地電位まで低下することに応じて、容量Ｃ２に蓄えられていた電荷が容量Ｃ１と容量Ｃ２で再配分されるため、スイッチング素子Ｑ１のゲート電圧ＶＧは容量Ｃ１と容量Ｃ２の容量比によって変化する。換言すれば、スイッチング素子Ｑ２がオンした時のスイッチング素子Ｑ１のゲート電圧ＶＧを容量Ｃ１と容量Ｃ２の値を選ぶことで、スイッチング素子Ｑ１のゲート・ソース間電圧ＶＧＳを調整することができる。
ノーマリオン型のスイッチング素子Ｑ１のオン状態は、ゲート・ソース間電圧ＶＧＳによって決まる。従って、容量Ｃ１と容量Ｃ２の値の設定によって、ノーマリオン型のスイッチング素子Ｑ１のオン状態を調整することができる。
例えば、スイッチング素子Ｑ２がオンした時のスイッチング素子Ｑ１のゲート・ソース間電圧ＶＧＳがスイッチング素子Ｑ１のしきい値に近い値になるように調整して、スイッチング素子Ｑ１が弱いオン状態になる様に制御する。また、スイッチング素子Ｑ２がオンした時に、スイッチング素子Ｑ１をオフ状態ではなく強いオン状態にすることで、スイッチング素子Ｑ１の応答の遅延を小さくすることができる。更に詳しい調整の仕方については、後述する。
スイッチング素子Ｑ２がオンすることで、スイッチング素子Ｑ２のドレインとソースが実質的に接続された状態になる為、スイッチング素子Ｑ２のドレインからソース間に容量Ｃ１と容量Ｃ２の並列接続と抵抗Ｒ１によるＣＲ回路が構成される。この為、スイッチング素子Ｑ１のゲート電圧ＶＧは、容量Ｃ１と容量Ｃ２の並列接続と抵抗Ｒ１とで構成されるＣＲ回路の時定数（τ＝Ｃ×Ｒ）に応じて変化する。より具体的には、スイッチング素子Ｑ１のゲート電圧ＶＧは、容量Ｃ１と容量Ｃ２の並列接続と抵抗Ｒ１とによるＣＲ回路の時定数に応じて、スイッチング素子Ｑ２がオンした時に容量Ｃ２が分担した電圧分だけ降下していた電圧から端子１２の電位、例えば、接地電位まで推移する。
これによって、スイッチング素子Ｑ２がオンした時のスイッチング素子Ｑ１のゲート電圧ＶＧの値とその偏移を、容量Ｃ１とＣ２、及び抵抗Ｒ１の値によって調整することができる。
スイッチング素子Ｑ１のゲート・ソース間電圧ＶＧＳが０Ｖに近いときには、スイッチング素子Ｑ１は完全なオン状態でそのオン抵抗は小さい。従って、スイッチング素子Ｑ１のゲート・ソース間電圧ＶＧＳがしきい値よりも低いオフの状態から、ゲート・ソース間電圧ＶＧＳを０Ｖに瞬時に変化させると、スイッチング素子Ｑ２のドレイン電圧ＶＸの変化が瞬時にスイッチング素子Ｑ１のドレイン電圧ＶＹに反映される。すなわち、スイッチング素子Ｑ１のドレイン電圧ＶＹが急峻に変化する。
これに対して、スイッチング素子Ｑ１のゲート・ソース間電圧ＶＧＳがしきい値に近い電圧の時には、スイッチング素子Ｑ１は弱いオン状態でそのオン抵抗は大きい。スイッチング素子Ｑ２をオンさせた時に、スイッチング素子Ｑ１のゲート・ソース間電圧ＶＧＳがしきい値に近い電圧で弱いオン状態になる様に調整し、また、スイッチング素子Ｑ１のゲート電圧ＶＧを、容量Ｃ１と容量Ｃ２の並列接続と抵抗Ｒ１とで構成されるＣＲ回路の時定数によって緩やかに変化させてスイッチング素子Ｑ１のゲート・ソース間電圧ＶＧＳを緩やかに変化させ、スイッチング素子Ｑ１を緩やかに強いオン状態に推移させることで、スイッチング素子Ｑ１のドレイン電圧ＶＹの急峻な変動を緩和することができる。
本実施形態によれば、スイッチング素子Ｑ１のソースとスイッチング素子Ｑ２のソース間に容量Ｃ１と容量Ｃ２の直列回路を設け、その共通接続端をスイッチング素子Ｑ１のゲートに接続することで、スイッチング素子Ｑ２がオンした時のスイッチング素子Ｑ１のゲート・ソース間電圧ＶＧＳを調整することができる。すなわち、スイッチング素子Ｑ１のゲート・ソース間電圧ＶＧＳの調整によってスイッチング素子Ｑ１のオン状態を容易に調整することができる。
また、スイッチング素子Ｑ１のゲート・ソース間電圧ＶＧＳを、スイッチング素子Ｑ１のゲート接続にされる抵抗Ｒ１と、容量Ｃ１と容量Ｃ２によって構成されるＣＲ回路の時定数に従って推移させることにより、スイッチング素子Ｑ１を弱いオン状態から強いオン状態に緩やかに変化させることができる。これにより、スイッチング素子Ｑ１のドレイン電圧ＶＹの急峻な変動を抑制することができる為、スイッチング素子Ｑ２が駆動信号ＶＤに応答してオン状態となった時に生じる不要輻射の発生を抑制することができる。
図２は、ノーマリオン型のスイッチング素子の特性を示す図である。既述した第１の実施形態のスイッチング素子Ｑ１の特性を示す。横軸にゲート・ソース間電圧ＶＧＳ、縦軸にドレイン電流ＩＤを示す。ゲート・ソース間電圧ＶＧＳがゼロ（０）Ｖの時もドレイン電流ＩＤが流れ、ゲート・ソース間電圧ＶＧＳがマイナスのしきい値ＶＴＨになった時に、ドレイン電流ＩＤがほぼゼロ（０）Ａとなる特性曲線１００で示される。
既述した第１の実施形態において、容量Ｃ１と容量Ｃ２の値の調整によって、スイッチング素子Ｑ２がオンした時のスイッチング素子Ｑ１のゲート・ソース間電圧ＶＧＳを調整することで、スイッチング素子Ｑ１のオン状態を調整することができる。例えば、スイッチング素子Ｑ２がオンした時のスイッチング素子Ｑ１のゲート・ソース間電圧ＶＧＳがしきい値ＶＴＨに近い値になるように調整することでスイッチング素子Ｑ１を弱いオン状態に移行させることができる。
図３は、シミュレーション結果を示す図である。上段側からスイッチング素子Ｑ２のゲートに印加する駆動信号ＶＤ、スイッチング素子Ｑ２のドレイン電圧ＶＸ、スイッチング素子Ｑ１のゲート電圧ＶＧ、スイッチング素子Ｑ１のドレイン電圧ＶＹを示す。
駆動信号ＶＤをタイミングｔ０でＨｉｇｈにすることでスイッチング素子Ｑ２がオンとなり、ドレイン電圧ＶＸが急峻に低下する。ゲート電圧ＶＧも降下する。従って、スイッチング素子Ｑ２のソースが接続された端子１２に、例えば接地電位が印加された場合には、ゲート電圧ＶＧは負電圧となる。
容量Ｃ１と容量Ｃ２の直列接続によりスイッチング素子Ｑ２のドレイン電圧ＶＸを分圧する構成により、容量Ｃ１と容量Ｃ２の容量比を適宜調整することで、スイッチング素子Ｑ２がオンした時のスイッチング素子Ｑ１のゲート電圧ＶＧを、破線の楕円１０１で示す様に、電圧ＶＧ１から電圧ＶＧ２に引き上げる調整を容易に行うことができる。
電圧ＶＧ２の値を、例えば、スイッチング素子Ｑ１のしきい値ＶＴＨに近い電圧として設定することで、スイッチング素子Ｑ２がオンした直後におけるスイッチング素子Ｑ１を弱いオン状態とすることができる。スイッチング素子Ｑ１のゲート電圧ＶＧは、スイッチング素子Ｑ１のゲートに接続される抵抗Ｒ１と、容量Ｃ１と容量Ｃ２によって構成されるＣＲ回路の時定数に従って、端子１２の電位、すなわち、接地電位に推移する。
スイッチング素子Ｑ１を弱いオン状態から強いオン状態に、ＣＲ時定数に従って緩やかに移行させることにより、スイッチング素子Ｑ２がオンした時のスイッチング素子Ｑ１のドレイン電圧ＶＹの急峻な変化が抑制される。すなわち、スイッチング素子Ｑ２のゲートに印加される駆動信号ＶＤに応答するスイッチング素子Ｑ２のドレイン電圧ＶＸの変化に対して、鎖線の楕円１０２で示す様に、スイッチング素子Ｑ１のドレイン電圧ＶＹの変化（ｄＶＹ／ｄｔ）を緩和させることができる。これにより、スイッチング素子Ｑ１のドレインが接続される配線の急峻な電圧変動が抑制され、不要輻射の発生が抑制される。
駆動信号ＶＤをタイミングｔ１でＬｏｗにすることでスイッチング素子Ｑ２がオフとなり、スイッチング素子Ｑ２のドレイン電圧ＶＸ、スイッチング素子Ｑ１のドレイン電圧ＶＹが上昇する。
（第２の実施形態）
図４は、第２の実施形態の半導体集積回路を示す図である。既述した実施形態に対応する構成には、同一符号を付し、重複した記載は必要な場合にのみ行う。以降、同様である。
本実施形態においては、スイッチング素子Ｑ１の寄生容量Ｃｐが、容量Ｃ１に直列に接続される容量として用いられる。
本実施形態においては、抵抗Ｒ１に並列に接続された容量Ｃ１と寄生容量Ｃｐの容量比によって、スイッチング素子Ｑ２がオンした時のスイッチング素子Ｑ１のゲート電圧ＶＧが調整される。
容量Ｃ１と寄生容量Ｃｐの容量比の設定によって、スイッチング素子Ｑ２がオンした時のスイッチング素子Ｑ１のゲート電圧ＶＧを調整することでスイッチング素子Ｑ１のゲート・ソース間電圧ＶＧＳを調整し、スイッチング素子Ｑ１のオン状態を調整することができる。例えば、スイッチング素子Ｑ２がオンした時のスイッチング素子Ｑ１のゲート・ソース間電圧ＶＧＳがしきい値ＶＴＨに近い値になる様に調整することで、スイッチング素子Ｑ１を弱いオン状態とする調整を行うことができる。
また、抵抗Ｒ１と、容量Ｃ１と寄生容量Ｃｐによって構成されるＣＲ回路の時定数に従ってスイッチング素子Ｑ１のゲート電圧ＶＧを緩やかに推移させることにより、スイッチング素子Ｑ１を弱いオン状態から強いオン状態に緩やかに移行させることができる。これにより、スイッチング素子Ｑ２がオンした時のスイッチング素子Ｑ１のドレイン電圧ＶＹの急峻な変化が抑制される為、スイッチング素子Ｑ１のドレインが接続される配線の急峻な電圧変動が抑制され、不要輻射の発生が抑制される。
（第３の実施形態）
図５は、第３の実施形態の半導体集積回路を示す図である。本実施形態は、スイッチング素子Ｑ１のゲートとスイッチング素子Ｑ２のソース間に、可変抵抗Ｒ１１が接続され、可変容量Ｃ１１が可変抵抗Ｒ１１に並列に接続される。
可変抵抗Ｒ１１の抵抗と可変容量Ｃ１１の容量の値は、制御回路１からの制御信号によって制御される。可変抵抗Ｒ１１は、例えば、抵抗（図示せず）とスイッチ（図示せず）の並列接続を直列に多段に接続し、そのスイッチのオン／オフを制御回路１からの制御信号で制御して、直列に接続される抵抗の数を変える構成とすることができる。すなわち、制御回路１からの制御信号に応じてオン／オフさせるスイッチの数と可変抵抗Ｒ１１の抵抗値を対応付けておくことで、可変抵抗Ｒ１１の値を所望の値に調整することができる。
可変容量Ｃ１１は、例えば、容量（図示せず）とスイッチ（図示せず）の直列接続を並列に多段に接続し、そのスイッチのオン／オフを制御回路１からの制御信号で制御して、並列に接続される容量の数を変える構成とすることができる。すなわち、制御回路１からの制御信号に応じてオン／オフさせるスイッチの数と可変容量Ｃ１１の容量値を対応付けておくことで、可変容量Ｃ１１の値を所望の値に調整することができる。
端子１１と端子１２には、所定の電圧が印加される。例えば、端子１１には、６００Ｖが印加され、端子１２には、例えば、接地電位が印加される。端子１０には、制御回路１から駆動信号ＶＤが供給される。
スイッチング素子Ｑ２のドレイン電圧ＶＸとスイッチング素子Ｑ１のゲート電圧ＶＧが演算処理回路２に供給される。演算処理回路２は、駆動信号ＶＤがＨｉｇｈになった時のスイッチング素子Ｑ２のドレイン電圧ＶＸとゲート電圧ＶＧの値に基づいてゲート・ソース間電圧ＶＧＳを算出する。例えば、算出したゲート・ソース間電圧ＶＧＳと、予め演算処理回路２に所望のゲート・ソース間電圧ＶＧＳとして記憶しておいた値とを比較し、駆動信号ＶＤがＨｉｇｈになった時のスイッチング素子Ｑ２のゲート・ソース間電圧ＶＧＳが所望のゲート・ソース間電圧ＶＧＳになる様に可変容量Ｃ１１の値を変更する指示値を制御回路１に供給する。スイッチング素子Ｑ２のゲートに供給する駆動信号ＶＤをＨｉｇｈにした時、すなわち、スイッチング素子Ｑ２をオンさせた時のスイッチング素子Ｑ１のゲート・ソース間電圧ＶＧＳとしては、予め記憶したドレイン電圧ＶＸの最大値の符号を反転した電圧値と０Ｖの間の任意の値とすることができる。例えば、スイッチング素子Ｑ２をオンさせた時のスイッチング素子Ｑ１のゲート・ソース間電圧ＶＧＳは、しきい値より少し低いしきい値付近の値から０Ｖの間の任意の値に調整することができる。演算処理回路２は、スイッチング素子Ｑ２への駆動信号ＶＤの印加のタイミング、可変抵抗Ｒ１１の抵抗値、可変容量Ｃ１１の容量値の変更のタイミング等を規定する種々の制御アルゴリズムに基づくプロラムを搭載する構成とすることができる。
制御回路１は、演算処理回路２からの指示値に応答して、可変容量Ｃ１１の値を制御する制御信号ＣＴ２により可変容量Ｃ１１の容量を変更する。かかる構成により、可変容量Ｃ１１と容量Ｃ２の値によって、スイッチング素子Ｑ２がオンした時のスイッチング素子Ｑ１のゲート・ソース間電圧ＶＧＳを所望の値に調整することができる。
また、演算処理回路２は、可変抵抗Ｒ１１の値を変更する指示値を制御回路１に供給する。可変抵抗Ｒ１１の値を制御回路１によって調整することで、可変抵抗Ｒ１１と、可変容量Ｃ１１、容量Ｃ２の並列回路によって構成されるＣＲ回路の時定数を調整することができる。時定数を調整することによって、スイッチング素子Ｑ１のゲート・ソース間電圧ＶＧＳの推移、すなわち、スイッチング素子Ｑ２がオンした直後のゲート電圧ＶＧが端子１２の電圧まで推移する時間を調整することができる。
例えば、時定数を大きくすることで、ゲート電圧ＶＧが端子１２の電圧に達するまでの時間が長くなる為、スイッチング素子Ｑ１が完全にオン状態になるまでの時間が長くなる。すなわち、スイッチング素子Ｑ１のドレイン電圧ＶＹの変化を緩和することができる。
演算処理回路２は、例えば、可変容量Ｃ１１の容量値の変更に応じて可変抵抗Ｒ１１の抵抗値を変更する指示値を制御回路１に供給する。例えば、可変容量Ｃ１１の容量の値を変更した前後における、可変抵抗Ｒ１１と可変容量Ｃ１１、容量Ｃ２で構成されるＣＲ回路の時定数が同じになるように可変抵抗Ｒ１１の抵抗値を変更する指示値を制御回路１に供給する。あるいは、可変容量Ｃ１１の値を変更した後の可変抵抗Ｒ１１、可変容量Ｃ１１と容量Ｃ２による時定数と予め所望の時定数の値として演算処理回路２に記憶させた設定値とを比較し、可変抵抗Ｒ１１、可変容量Ｃ１１、容量Ｃ２による時定数がその所望の時定数の値になる様に可変抵抗Ｒ１１の抵抗値を変更する指示値を制御回路１に供給してもよい。制御回路１は、演算処理回路２からの指示値に応答して、可変抵抗Ｒ１１の値を変更する制御信号ＣＴ１により可変抵抗Ｒ１１の抵抗値を変更する。
尚、容量Ｃ２を可変容量で構成してもよい。容量Ｃ２を可変容量とすることで、可変容量Ｃ１１との容量比の設定の自由度が増す為、スイッチング素子Ｑ１のゲート電圧ＶＧを調整する際の自由度を向上させることができる。
図６は、半導体集積回路の調整方法を説明する為の図であり、スイッチング素子Ｑ１のゲート電圧ＶＧを模式的に示す。図６の調整方法は、例えば、図５に示す実施形態において、スイッチング素子Ｑ１のゲート・ソース間電圧ＶＧＳの調整に用いられる。
可変容量Ｃ１１と容量Ｃ２の容量比の設定によって、駆動信号ＶＤがＨｉｇｈになった時のゲート電圧ＶＧの値を調整することができる。すなわち、ゲート電圧ＶＧを一点鎖線１０３に従った推移から実線１０４で示す推移に調整することができる。具体的には、容量Ｃ２に対する可変容量Ｃ１１の値を大きくする。スイッチング素子Ｑ２がオンした時に容量Ｃ２が分担する電圧を小さくすることで、スイッチング素子Ｑ１のゲート電圧ＶＧの値を、電圧ＶＧ１から電圧ＶＧ２に引き上げる調整を行うことができる。
スイッチング素子Ｑ２がオンした時のスイッチング素子Ｑ１のゲート電圧ＶＧを可変容量Ｃ１１と容量Ｃ２の値の比によって調整し、スイッチング素子Ｑ１のゲート・ソース間電圧ＶＧＳを調整することによりスイッチング素子Ｑ２がオンした時のスイッチング素子Ｑ１のオン状態を調整することができる。
具体的には、スイッチング素子Ｑ１のゲート・ソース間電圧ＶＧＳをしきい値ＶＴＨよりも高く、且つ、しきい値ＶＴＨに近い値にすることで、スイッチング素子Ｑ２がオンした時のスイッチング素子Ｑ１を弱いオン状態とすることができる。尚、ここで言う「しきい値ＶＴＨよりも高い」とは、スイッチング素子Ｑ１がノーマリオン型で、そのしきい値ＶＴＨが負電圧である為、しきい値ＶＴＨよりもプラス側の電圧の値であることを意味する。
（第４の実施形態）
図７は、半導体集積回路の調整方法のフローチャートを示す図である。例えば、図５に示す実施形態において用いられる。可変抵抗Ｒ１１、可変容量Ｃ１１を初期値に設定する（ステップＳ１０１）。容量Ｃ２は、固定の容量を有する。
スイッチング素子Ｑ１の駆動時、すなわち、スイッチング素子Ｑ２のゲートに印加される駆動信号ＶＤをＨｉｇｈにした時のスイッチング素子Ｑ１のゲート・ソース間電圧ＶＧＳが所望の値の範囲内になるか否かを判断する（ステップＳ１０２）。例えば、スイッチング素子Ｑ２のゲートに印加する駆動信号ＶＤがＨｉｇｈになった時のスイッチング素子Ｑ２のドレイン電圧ＶＸとスイッチング素子Ｑ１のゲート電圧ＶＧの値からスイッチング素子Ｑ１のゲート・ソース間電圧ＶＧＳを検出することができる。
例えば、スイッチング素子Ｑ１のゲート・ソース間電圧ＶＧＳがしきい値ＶＴＨと０Ｖの間の所望の範囲にあるか否かを判断する。スイッチング素子Ｑ１のゲート・ソース間電圧ＶＧＳがしきい値ＶＴＨと０Ｖの間の値ではなく、所望の値の範囲にない場合（ステップＳ１０２：Ｎｏ）には、可変容量Ｃ１１の容量値を変更する（ステップＳ１０３）。駆動信号ＶＤの印加とスイッチング素子Ｑ１のゲート・ソース間電圧ＶＧＳの検出と、その検出結果に基づいて可変容量Ｃ１１の値の変更を行い、駆動信号ＶＤをＨｉｇｈにした時のスイッチング素子Ｑ１のゲート・ソース間電圧ＶＧＳが所望の範囲に入るまで可変容量Ｃ１１の値を変更する。尚、ゲート・ソース間電圧ＶＧＳが所望の範囲にない場合としては、例えば、スイッチング素子Ｑ２をオンした時のスイッチング素子Ｑ１のゲート電圧ＶＧが低下し、ゲート・ソース間電圧ＶＧＳがしきい値ＶＴＨの値よりも低い場合である。尚、ここで言う「しきい値ＶＴＨよりも低い」とは、スイッチング素子Ｑ１がノーマリオン型で、そのしきい値ＶＴＨが負電圧で有る為、しきい値ＶＴＨよりもマイナス側の電圧の値であることを意味する。
駆動信号ＶＤをＨｉｇｈにした時のスイッチング素子Ｑ１のゲート・ソース間電圧ＶＧＳが所望の範囲内にある場合（ステップＳ１０２：Ｙｅｓ）には、可変抵抗Ｒ１１と可変容量Ｃ１１、容量Ｃ２による時定数が所望の範囲にあるか否かを判断する（ステップＳ１０４）。時定数を大きくすることで、ゲート・ソース間電圧ＶＧＳの変化が緩やかになる為、駆動信号ＶＤをＬｏｗからＨｉｇｈに変化させた場合にスイッチング素子Ｑ１を緩やかにオンさせることができ、スイッチング素子Ｑ１のドレイン電圧ＶＹの急峻な変化による不要輻射の発生を抑制することができる。
一方において、時定数を大きくすると半導体集積回路の動作速度が低下する。従って、スイッチング素子Ｑ１のドレイン電圧ＶＹの急峻な変化に伴う不要輻射の発生の抑制と共に、半導体集積回路の動作速度を考慮して、所望の時定数に設定することができる。可変容量Ｃ１１の容量値の変更に応じて、当初設定した時定数になるように可変抵抗Ｒ１１の抵抗値を変更してもよい。
尚、スイッチング素子Ｑ２のゲートに印加される駆動信号ＶＤをＨｉｇｈからＬｏｗにする場合、すなわち、スイッチング素子Ｑ２をオンからオフにする場合には、可変抵抗Ｒ１１の抵抗値を小さくして時定数を小さくする調整を行ってもよい。時定数を小さくすることでスイッチング素子Ｑ１のドレイン電圧ＶＹの変化の遅れ、すなわち、スイッチング素子Ｑ１の動作の遅延を小さくすることができる。
すなわち、スイッチング素子Ｑ２をオンさせる時には可変抵抗Ｒ１１の値を大きくして時定数を大きくし、スイッチング素子Ｑ２をオフにする時には可変抵抗Ｒ１１の値を小さくして時定数を小さくすることにより、スイッチング素子Ｑ２をオンさせる時のスイッチング素子Ｑ１のドレイン電圧ＶＹの急峻な変動を抑制して不要輻射の発生を抑制すると共に、スイッチング素子Ｑ２をオフにする時のスイッチング素子Ｑ１の動作の遅延を小さくする構成とすることができる。
尚、可変抵抗Ｒ１１の値を大きくする制御は、例えば、スイッチング素子Ｑ１のゲート・ソース間電圧ＶＧＳがしきい値ＶＴＨより大きくなり、スイッチング素子Ｑ１がオフ状態になった直後から、スイッチング素子Ｑ１をオン状態にする直前の任意のタイミングで行うことができる。
また、可変抵抗Ｒ１１の値を小さくする制御は、例えば、スイッチング素子Ｑ１のゲート・ソース間電圧ＶＧＳが０Ｖとなり、スイッチング素子Ｑ１が完全にオン状態になった直後から、スイッチング素子Ｑ１をオフ状態にする直前の任意のタイミングで行うことができる。
可変抵抗Ｒ１１と可変容量Ｃ１１、容量Ｃ２による時定数が所望の範囲にある場合（ステップＳ１０４：Ｙｅｓ）には、終了する。所望の範囲にない場合（ステップＳ１０４：Ｎｏ）には、可変抵抗Ｒ１１の抵抗値の変更作業を継続する（ステップＳ１０５）。
本実施形態の調整方法によれば、可変容量Ｃ１１と容量Ｃ２の容量値の調整によってスイッチング素子Ｑ２をオンさせた時のスイッチング素子Ｑ１のゲート電圧ＶＧ、従って、ゲート・ソース間電圧ＶＧＳを調整し、更に、可変抵抗Ｒ１１の値を調整して可変抵抗Ｒ１１と、可変容量Ｃ１１と容量Ｃ２で構成されるＣＲ回路の時定数を所望の値に調整することができる。これにより、スイッチング素子Ｑ２をオンさせた時のスイッチング素子Ｑ１を、弱いオン状態から強いオン状態に緩やかに変化させる調整を容易に行うことができる。これにより、スイッチング素子Ｑ１のドレイン電圧ＶＹの急峻な変化を抑制し、不要輻射の発生を抑制する為の調整を容易に行うことができる。また、可変抵抗Ｒ１１と可変容量Ｃ１１と容量Ｃ２で構成されるＣＲ回路の時定数の調整によりスイッチング素子Ｑ２をオン状態からオフ状態にした時のスイッチング素子Ｑ１の動作の遅延の調整も容易に行うことができる。
尚、既述した実施形態のノーマリオン型のスイッチング素子Ｑ１は、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｉｓｔｏｒ）で構成してもよい。
なお、以下の付記に記載されているような調整方法が考えられる。
（付記１）
前記抵抗の値を調整するステップを有することを特徴とする請求項５に記載の半導体集積回路の調整方法。
（付記２）
前記第１のスイッチング素子がオフ状態となった後に、前記抵抗の値を増加させるステップを有することを特徴とする付記１に記載の半導体集積回路の調整方法。
（付記３）
前記第１のスイッチング素子がオン状態となった後に、前記抵抗の値を減少させるステップを有することを特徴とする付記１に記載の半導体集積回路の調整方法。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 制御回路、２ 演算処理回路、Ｑ１及びＱ２ スイッチング素子、Ｒ１ 抵抗、Ｃ１及びＣ２ 容量、Ｒ１１ 可変抵抗、Ｃ１１ 可変容量。

Claims (5)

  1. ソース、ドレイン、及びゲートを有するノーマリオン型の第１のスイッチング素子と、
    前記第１のスイッチング素子のソースに接続されるドレインと、駆動信号が供給されるゲートと、ソースを有するノーマリオフ型の第２のスイッチング素子と、
    前記第１のスイッチング素子のゲートと前記第２のスイッチング素子のソース間に接続される抵抗と、
    前記抵抗に並列に接続される第１の容量と、
    前記第１のスイッチング素子のゲートとソース間の第２の容量と
    を具備することを特徴とする半導体集積回路。
  2. 前記第１の容量は、可変容量を有することを特徴とする請求項１に記載の半導体集積回路。
  3. 前記抵抗は、可変抵抗を有することを特徴とする請求項１または２に記載の半導体集積回路。
  4. 前記第２の容量は、前記第１のスイッチング素子のゲートとソース間の寄生容量で構成されることを特徴とする請求項１から３のいずれか一項に記載の半導体集積回路。
  5. ソース、ドレイン、及びゲートを有するノーマリオン型の第１のスイッチング素子と、
    前記第１のスイッチング素子のソースに接続されるドレインと、駆動信号が供給されるゲートと、ソースを有するノーマリオフ型の第２のスイッチング素子と、
    前記第１のスイッチング素子のゲートと前記第２のスイッチング素子のソース間に接続される抵抗と、
    前記抵抗に並列に接続される第１の容量と、
    前記第１のスイッチング素子のゲートとソース間の第２の容量と
    を具備する半導体集積回路の調整方法であって、
    前記第２のスイッチング素子のゲートに前記第２のスイッチング素子をオンにする駆動信号を印加した時の前記第１のスイッチング素子のゲート・ソース間電圧が、前記第１のスイッチング素子のしきい値付近の値または前記しきい値より低い値になる様に前記第１の容量の値を調整するステップを有することを特徴とする半導体集積回路の調整方法。
JP2019040502A 2019-03-06 2019-03-06 半導体集積回路と半導体集積回路の調整方法 Active JP7204538B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2019040502A JP7204538B2 (ja) 2019-03-06 2019-03-06 半導体集積回路と半導体集積回路の調整方法
US16/527,338 US10833670B2 (en) 2019-03-06 2019-07-31 Semiconductor integrated circuit and adjustment method for semiconductor integrated circuit
CN201910738876.9A CN111669159B (zh) 2019-03-06 2019-08-12 半导体集成电路及其调整方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019040502A JP7204538B2 (ja) 2019-03-06 2019-03-06 半導体集積回路と半導体集積回路の調整方法

Publications (2)

Publication Number Publication Date
JP2020145576A true JP2020145576A (ja) 2020-09-10
JP7204538B2 JP7204538B2 (ja) 2023-01-16

Family

ID=72335759

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019040502A Active JP7204538B2 (ja) 2019-03-06 2019-03-06 半導体集積回路と半導体集積回路の調整方法

Country Status (3)

Country Link
US (1) US10833670B2 (ja)
JP (1) JP7204538B2 (ja)
CN (1) CN111669159B (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112234805B (zh) * 2020-09-25 2022-09-27 北京智芯微电子科技有限公司 钳位源级驱动碳化硅半导体场效应管的电路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011166673A (ja) * 2010-02-15 2011-08-25 Denso Corp ハイブリッドパワーデバイス
JP2012015946A (ja) * 2010-07-05 2012-01-19 Denso Corp 負荷駆動装置
JP2015128218A (ja) * 2013-12-27 2015-07-09 富士通株式会社 半導体装置
WO2015166523A1 (ja) * 2014-04-28 2015-11-05 株式会社日立産機システム 半導体装置および電力変換装置
JP2018074669A (ja) * 2016-10-26 2018-05-10 ニチコン株式会社 スイッチング素子の駆動回路

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19902520B4 (de) 1999-01-22 2005-10-06 Siemens Ag Hybrid-Leistungs-MOSFET
JP4968487B2 (ja) 2010-03-08 2012-07-04 サンケン電気株式会社 ゲートドライブ回路
CN104205638B (zh) 2012-03-27 2017-07-04 夏普株式会社 共射共基电路
US9692394B1 (en) * 2016-03-25 2017-06-27 Integrated Device Technology, Inc. Programmable low power high-speed current steering logic (LPHCSL) driver and method of use

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011166673A (ja) * 2010-02-15 2011-08-25 Denso Corp ハイブリッドパワーデバイス
JP2012015946A (ja) * 2010-07-05 2012-01-19 Denso Corp 負荷駆動装置
JP2015128218A (ja) * 2013-12-27 2015-07-09 富士通株式会社 半導体装置
WO2015166523A1 (ja) * 2014-04-28 2015-11-05 株式会社日立産機システム 半導体装置および電力変換装置
JP2018074669A (ja) * 2016-10-26 2018-05-10 ニチコン株式会社 スイッチング素子の駆動回路

Also Published As

Publication number Publication date
US20200287531A1 (en) 2020-09-10
CN111669159B (zh) 2024-04-09
CN111669159A (zh) 2020-09-15
JP7204538B2 (ja) 2023-01-16
US10833670B2 (en) 2020-11-10

Similar Documents

Publication Publication Date Title
US9112502B2 (en) Voltage controlled switching element gate drive circuit
US8487667B2 (en) Hybrid power device
CN107980199B (zh) 电源开关装置
US11483001B2 (en) Drive circuit and drive method of normally-on transistor
US9459639B2 (en) Power supply circuit with control unit
US20160294384A1 (en) Electronic drive circuit and method
US20190229720A1 (en) Self-adjustable rf switch cell
JP5916908B1 (ja) ゲート駆動回路
US20160226467A1 (en) Low-pass filter circuit and power supply device
TWI484756B (zh) 具較佳安全操作區及抗雜訊能力的浮接閘驅動器電路以及平移切換信號準位的方法
JP2020145576A (ja) 半導体集積回路と半導体集積回路の調整方法
US9048675B2 (en) Charging circuit for capacitor
TWI702797B (zh) 輸出電路
JP2017005565A (ja) ハイサイドドライバ回路及び半導体装置
US8207784B2 (en) Method and apparatus for MOSFET drain-source leakage reduction
USRE41728E1 (en) High linearity, low power voltage controlled resistor
JP7378372B2 (ja) 半導体装置
US10840894B1 (en) Linear delay generation circuitry and method
JP2020027949A (ja) スイッチング回路
US6657469B1 (en) Multi-slew-rate switching circuit
JP5630836B2 (ja) 突入電流防止回路及び突入電流防止方法
US20200169258A1 (en) Driving apparatus
JP2016082335A (ja) 半導体装置
KR101781740B1 (ko) 출력 신호 폭 조절을 위한 슈미트 트리거
WO2020261353A1 (ja) スイッチングデバイスの駆動装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210709

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220525

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220531

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220801

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20221206

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221228

R150 Certificate of patent or registration of utility model

Ref document number: 7204538

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150