JPWO2013046420A1 - 半導体駆動回路およびそれを用いた電力変換装置 - Google Patents

Abstract

ワイドバンドギャップ半導体を用いたスイッチング素子の半導体駆動回路において、デッドタイムを安定に確保する。アームは、上アームのスイッチング素子のドレイン端子を第１の電源の正極に接続し、下アームのスイッチング素子のソース端子を第１の電源の負極に接続し、上アームのスイッチング素子のソース端子と、下アームのスイッチング素子のドレイン端子が接続され、スイッチング素子単位に設けられたゲート駆動回路は、第１の抵抗と第１のコンデンサが並列接続され第１の端子をスイッチング素子のゲート端子に接続する並列回路と、ＦＥＴ回路を含み、ＦＥＴ回路は、そのソース端子に並列回路の第２の端子を接続し、そのゲート端子に第２のコンデンサの一方端を接続し、そのドレイン端子とゲート端子間に第２の抵抗を接続し、そのドレイン端子と第２のコンデンサの他端子間に第２の電源を接続し、第２の電源は、ゼロ電位と正値と負値より構成される３レベル電源であり、正値と負値の間でゼロ電位となる期間を含む交番電源であって、ゲート駆動回路の一方に正値が印加される期間にゲート駆動回路の他方に負値が印加されるように構成され、かつＦＥＴ回路のゲート端子に接続された第２のコンデンサの他方端を前記スイッチング素子のソース端子に接続している。

Description

本発明は、ワイドバンドギャップ半導体を用いたスイッチング素子の半導体駆動回路、およびそれを用いた電力変換装置に関する。

半導体駆動回路では、インバータ等の電力変換装置を駆動する際、上下アームのスイッチング素子のゲート・ソース間に逆極性の電圧を発生するように構成されたパルストランスを用いて、スイッチング素子を駆動している。具体例を示すと、上アームのパルストランス二次側両端には＋Ｖｔｓ［Ｖ］→０［Ｖ］→―Ｖｔｓ［Ｖ］→０［Ｖ］の矩形波電圧が繰り返し印加される。また同じタイミングで、下アーム側には−Ｖｔｓ［Ｖ］→０［Ｖ］→＋Ｖｔｓ［Ｖ］→０［Ｖ］の矩形波電圧が繰り返し印加されることとなる。

ここで、上下アームのパルストランス二次側両端の電圧が、ともに０［Ｖ］の期間中でスイッチオフ状態になっている期間はデッドタイムと呼ばれ、上下アーム短絡を防止するために必須の期間となっている。例えば、矩形波電圧が＋Ｖｔｓ［Ｖ］または―Ｖｔｓ［Ｖ］であるときの期間を５０とするときに、０［Ｖ］の期間は１乃至２程度とされる必要がある。

Ｓｉ半導体を使用したＭＯＳＦＥＴを駆動する際に、デッドタイムを安定に確保する回路構成技術として、特許文献１が知られている。ここでは、ターンオンの際に入力容量（Ｃｉｓｓ）を充電する電流経路と、ターンオフの際に入力容量から放電する電流経路をダイオード等で切り分けている。かつ、充電する電流経路は、放電する電流経路に比べ低インピーダンスになるよう抵抗を配置するなどしている。これにより、ターンオン時間を緩和、ターンオフ時間を高速化して、デッドタイムを安定に確保するようにしている。

これに対し近年では、炭化珪素（ＳｉＣ）や窒化ガリウム（ＧａＮ）あるいはダイヤモンドのようなワイドバンドギャップ半導体を用いたスイッチング素子、例えば接合型ＦＥＴ、金属・酸化膜・半導体ＦＥＴ（ＭＯＳＦＥＴ）、バイポーラ接合トランジスタ（ＢＪＴ）、高電子移動度トランジスタ（ＨＥＭＴ）などが実用化されつつある。

これらのスイッチング素子は、絶縁破壊電圧の高いワイドバンドギャップ半導体を使用していることから、電圧印加方向の半導体膜厚を薄膜化でき、低い導通抵抗などの優れた特性を有する。

しかしその一方で、半導体膜圧の薄膜化でソース・ドレイン・ゲート電極間距離が短くなることにより、素子内部の寄生容量（ゲート・ドレイン間容量（Ｃｇｄ）、ゲート・ソース間容量（Ｃｇｓ）、ドレイン・ソース間容量（Ｃｄｓ））が増加している。この結果、入力容量（Ｃｉｓｓ＝Ｃｇｄ＋Ｃｇｓ）が増加するため、ターンオン、ターンオフのスイッチング時間が増加する。

特許文献２に記載の回路構成では、コンデンサ１５ａによりターンオフ時に接合型ＦＥＴのゲート・ソース電圧を負電圧とし、ターンオフ時間を高速化可能である。

しかしながら、ＯＦＦ期間が短いなどの理由により、コンデンサ１５ａの両端にコンデンサ１５ａのゲート側を正とする電位が残存している状態において、パルストランスの両端の電圧が−Ｖｔｓ［Ｖ］→０［Ｖ］となる場合に支障が生じる。この状態では、コンデンサ１５ａを介して電圧が印加されることによりゲート−ソース間に正電圧が印加され、ターンオン動作をしてしまうため、デッドタイムを安定に確保することが困難であった。

また、特許文献２の図７には、ターンオン時とターンオフ時のゲート電流の経路を分けることによりターンオンおよびターンオフ時間を調整可能な構成が記載されている。しかし、ダイオード１６ａが付加されているため、オン期間が長い場合には図７のコンデンサ１５ａ両端には電位差が発生しない。このため、ターンオフの際にスイッチング素子のゲート・ソース電圧を負電圧とすることができず、ターンオフ時間の高速化ができないため、デッドタイムを安定に確保することが困難であった。

特開２００２−３３５６７９号 特開２０１１−７７４６２号

以上述べたように従来の技術では、半導体駆動回路によりワイドバンドギャップ半導体を用いたスイッチング素子で構成される電力変換装置を駆動する際、デッドタイムを安定に確保することは困難であるという課題を有していた。

本発明はこうした課題を解決するため、ワイドバンドギャップ半導体を用いたスイッチング素子を高速にターンオフする動作と、緩やかにターンオンする動作を両立することより、デッドタイムを安定に確保可能な、半導体駆動回路およびこれを用いた電力変換装置を提供することを目的とする。

上記の課題を解決するための本発明は、ワイドバンドギャップ半導体を用いたスイッチング素子が直列接続され上アームと下アームで形成されたアームと、各スイッチング素子を駆動する為のゲート駆動回路を備える半導体駆動回路において、
アームは、
上アームのスイッチング素子のドレイン端子を第１の電源の正極に接続し、下アームのスイッチング素子のソース端子を第１の電源の負極に接続し、上アームのスイッチング素子のソース端子と、下アームのスイッチング素子のドレイン端子が接続され、
スイッチング素子単位に設けられたゲート駆動回路は、
第１の抵抗と第１のコンデンサが並列接続され第１の端子をスイッチング素子のゲート端子に接続する並列回路と、ＦＥＴ回路を含み、
ＦＥＴ回路は、そのソース端子に並列回路の第２の端子を接続し、そのゲート端子に第２のコンデンサの一方端を接続し、そのドレイン端子とゲート端子間に第２の抵抗を接続し、そのドレイン端子と第２のコンデンサの他端子間に第２の電源を接続し、
第２の電源は、ゼロ電位と正値と負値より構成される３レベル電源であり、正値と負値の間でゼロ電位となる期間を含む交番電源であって、ゲート駆動回路の一方に正値が印加される期間にゲート駆動回路の他方に負値が印加されるように構成され、かつＦＥＴ回路のゲート端子に接続された第２のコンデンサの他方端をスイッチング素子のソース端子に接続している。

また、スイッチング素子は、炭化珪素や窒化ガリウムあるいはダイヤモンドのようなワイドバンドギャップ半導体を用いたノーマリオフ接合型ＦＥＴやＭＯＳＦＥＴあるいはバイポーラトランジスタであり、
スイッチング素子に逆並列に第１のダイオードを備えている。

また、ＦＥＴ回路のドレイン端子とスイッチング素子のゲート端子の間に、第２のダイオードと第３の抵抗を直列に接続し、
第２のダイオードは、ＦＥＴ回路のドレイン端子側にそのアノード端子を接続し、スイッチング素子のゲート端子側にそのカソード端子を接続して、スイッチング素子のゲート端子へ順方向電流を通電する。

また、ＦＥＴ回路のドレイン端子とスイッチング素子のゲート端子の間に、第３のダイオードを接続し、
第３のダイオードは、ＦＥＴ回路のドレイン端子側にそのカソード端子を接続し、スイッチング素子のゲート端子側にそのアノード端子を接続する。

上記の課題を解決するための本発明は、ワイドバンドギャップ半導体を用いたスイッチング素子が直列接続され上アームと下アームで形成された複数のアームと、該複数のアームの各スイッチング素子を駆動する為のゲート駆動回路を備える半導体駆動回路を用いた電力変換装置において、
複数のアームのそれぞれは、
上アームのスイッチング素子のドレイン端子を第１の電源の正極に接続し、下アームのスイッチング素子のソース端子を第１の電源の負極に接続し、上アームのスイッチング素子のソース端子と下アームのスイッチング素子のドレイン端子が接続され、
かつ複数のアームの、上アームのスイッチング素子のソース端子と下アームのスイッチング素子のドレイン端子の接続点の間に負荷を接続しており、
スイッチング素子単位に設けられたゲート駆動回路は、
第１の抵抗と第１のコンデンサが並列接続され第１の端子をスイッチング素子のゲート端子に接続する並列回路と、ＦＥＴ回路を含み、
ＦＥＴ回路は、そのソース端子に並列回路の第２の端子を接続し、そのゲート端子に第２のコンデンサの一方端を接続し、そのドレイン端子とゲート端子間に第２の抵抗を接続し、そのドレイン端子と第２のコンデンサの他端子間に第２の電源を接続し、
第２の電源は、ゼロ電位と正値と負値より構成される３レベル電源であり、正値と負値の間でゼロ電位となる期間を含む交番電源であって、上下アームのスイッチング素子を駆動する２組のゲート駆動回路の一方に正値が印加される期間に、ゲート駆動回路の他方に負値が印加されるように構成され、かつＦＥＴ回路のゲート端子に接続された第２のコンデンサの他方端をスイッチング素子のソース端子に接続している。

本発明によれば、ワイドバンドギャップ半導体のスイッチング素子を駆動する半導体駆動回路において、ターンオフ時間の高速化とターンオン時間の緩和により、デッドタイムを安定に確保することができる。

また、本発明の実施例によれば、ＳｉＣ−ＪＦＥＴ等のワイドバンドギャップ半導体のスイッチング素子を駆動する半導体駆動回路において、デッドタイムの確保と低導通損失を両立できる。

また、本発明の実施例によれば、ワイドバンドギャップ半導体のスイッチング素子を使用した電力変換装置、および電力変換装置を使用した電源回路、モータ駆動回路において、デッドタイムの確保と低導通損失を両立できる。

また、本発明の実施例によれば、導通損失低減による、装置の小型化・高効率化ができる。

第一の実施形態の半導体駆動回路を示す図。 第一の実施形態の電流・電圧波形を示す図。 第二の実施形態の半導体駆動回路を示す図。 第三の実施形態の半導体駆動回路を示す図。 第四の実施形態の電力変換装置を示す図。

以下、本発明の半導体駆動回路およびこれを用いた電力変換装置の実施形態について図を用いて詳細に説明する。

図１は第一の実施形態の半導体駆動回路の回路構成図であり、１相分（直列に接続された上下アーム）のスイッチング素子にかかる半導体駆動回路部分を示している。
＜図１：半導体駆動回路の全体構成＞
この図において、１相分（直列に接続された上下アーム）のスイッチング素子のうち、上アーム部分は、例えば炭化珪素ＳｉＣを用いたノーマリオフ接合型ＦＥＴ（ＳｉＣ−ＪＦＥＴ）Ｓ１Ｕと、炭化珪素ＳｉＣを用いたショットキーバリアダイオード（ＳｉＣ−ＳＢＤ）Ｄ１Ｕで構成されている。同様に下アーム部分は、炭化珪素ＳｉＣを用いたノーマリオフ接合型ＦＥＴ（ＳｉＣ−ＪＦＥＴ）Ｓ１Ｌと炭化珪素ＳｉＣを用いたショットキーバリアダイオード（ＳｉＣ−ＳＢＤ）Ｄ１Ｌで構成されている。

なお、以下の説明においてはＳ１Ｕ、Ｓ１Ｌをスイッチング素子、Ｄ１Ｕ、Ｄ１Ｌをダイオードと呼ぶことにする。また、スイッチング素子とダイオードを組み合わせた構成のことをスイッチング素子回路ということがある。

また半導体駆動回路は、これらの１相分（直列に接続された上下アーム）のスイッチング素子回路のほかに、上アームのゲート駆動回路１０Ｕと、下アームのゲート駆動回路１０Ｌと、パルストランス２０と、駆動波形発生回路３０を備えている。

このうち、上アームのゲート駆動回路１０Ｕは、Ｎチャネル型ＭＯＳＦＥＴ １１Ｕと、ターンオン時間調整用の抵抗１２Ｕとコンデンサ１３Ｕと、ターンオフ高速化用のコンデンサ１４Ｕと抵抗１５Ｕを備えている。下アームのゲート駆動回路１０Ｌも基本的に上アームのゲート駆動回路１０Ｕと同じに構成される。この回路は、Ｎチャネル型ＭＯＳＦＥＴ １１Ｌと、ターンオン時間調整用の抵抗１２Ｌとコンデンサ１３Ｌと、ターンオフ高速化用のコンデンサ１４Ｌと抵抗１５Ｌを備えている。

なお、以下の説明においては１１Ｕ、１１Ｌを単にＦＥＴと呼ぶことにする。

パルストランス２０は、一次側巻線２１Ｐと、上アームの二次側巻線２２Ｕと、下アームの二次側巻線２２Ｌを備えている。なお、一次側と二次側（上下アームとも）の巻数比は１：１である。また、極性は２２Ｕ、２２Ｌに黒丸にて図示の通り、上アームの二次側巻線には一次側と同極の電圧が発生し、下アームの二次側巻線には一次側と逆極性の電圧が発生する。なお、以下の説明では黒丸側を正極性側または第２の端子、黒丸がない側を負極性側または第１の端子と呼ぶことがある。

駆動波形発生回路３０は、ゲート電源３１と偏磁抑制用のコンデンサ３２を備えている。

なお、以上の回路構成において、各回路や素子などの記号の末尾に付したＵ，Ｌの記号はそれぞれ、この回路や素子が上アーム側、下アーム側の回路や素子であることを意味している。この約束は、以降の図面においても適用されている。
＜図１：上下アームのスイッチング素子回路の構成＞
直列に接続された上下アームのスイッチング素子回路は、以下に示すように接続、構成されている。まず上アームのスイッチング素子回路について、ダイオードＤ１Ｕのカソード端子は、スイッチング素子Ｓ１Ｕのドレイン端子と接続している。ダイオードＤ１Ｕのアノード端子はスイッチング素子Ｓ１Ｕのソース端子と接続している。

また下アームのスイッチング素子回路について、ダイオードＤ１Ｌのカソード端子は、スイッチング素子Ｓ１Ｌのドレイン端子と接続している。ダイオードＤ１Ｌのアノード端子はスイッチング素子Ｓ１Ｌのソース端子と接続している。

これらの上下アームのスイッチング素子回路において、ダイオードＤ１は通常外付けとされ、ダイオードＤ１とスイッチング素子Ｓ１により上下アームのスイッチング素子回路が形成される。なお、スイッチング素子はワイドバンドギャップ半導体を用いて形成されている。

また、上アームのスイッチング素子Ｓ１Ｕのソース端子と、下アームのスイッチング素子Ｓ１Ｌのドレイン端子を接続して、１相分（直列に接続された上下アーム）のスイッチング素子回路を構成する。なお、上アームのスイッチング素子Ｓ１Ｕのドレイン端子は、図１には記載されていない電源の正極へ接続する。他方、下アームのスイッチング素子Ｓ１Ｌのソース端子は、図１には記載されていない電源の負極へ接続している。また、スイッチング素子Ｓ１Ｕのソース端子は、図１には記載されていないインダクタ等の負荷へ接続している。
＜図１：ゲート駆動回路１０の構成＞
まず、上アームのゲート駆動回路１０Ｕの構成について説明する。ゲート駆動回路１０Ｕは、抵抗１４Ｕとコンデンサ１５Ｕの並列回路、ＦＥＴ １１Ｕ、コンデンサ１３Ｕ、抵抗１２Ｕで構成される。

このうち並列回路は、その第一の端子を上アームのスイッチング素子Ｓ１Ｕのゲート端子に接続し、反対側の第２の端子をＦＥＴ １１Ｕのソース端子に接続する。

ＦＥＴ １１Ｕは、ソース端子とドレイン端子の間にダイオードを備える。そして、ドレイン端子をパルストランス２０内の二次側巻線２２Ｕの第二の端子（二次側巻線２２Ｕの正極側：図１の二次側巻線２２Ｕで、黒丸を付けた端子）に接続している。また、ゲート端子がコンデンサ１３Ｕを介して、パルストランス２０内の二次側巻線２２Ｕの第一の端子（二次側巻線２２Ｕの負極側：図１の二次側巻線２２Ｕで、黒丸を付けない側の端子）に接続されている。さらに、ゲート端子とドレイン端子の間に抵抗１２Ｕが接続されている。

次に、下アームのゲート駆動回路１０Ｌの構成について説明するに基本的に上アームのゲート駆動回路１０Ｕと同じ構成とされる。つまり、ゲート駆動回路１０Ｌは、抵抗１４Ｌとコンデンサ１５Ｌの並列回路、ＦＥＴ １１Ｌ、コンデンサ１３Ｌ、抵抗１２Ｌで構成される。

このうち並列回路は、その第一の端子を下アームのスイッチング素子Ｓ１Ｌのゲート端子に接続し、反対側の第２の端子をＦＥＴ １１Ｌのソース端子に接続する。

ＦＥＴ １１Ｌは、ソース端子とドレイン端子の間にダイオードを備える。そして、ドレイン端子をパルストランス２０内の二次側巻線２２Ｌの第一の端子（二次側巻線２２Ｌの負極側：図１の二次側巻線２２Ｌで、黒丸を付けない端子）に接続している。また、ゲート端子がコンデンサ１３Ｌを介して、パルストランス２０内の二次側巻線２２Ｌの第二の端子（二次側巻線２２Ｌの正極側：図１の二次側巻線２２Ｌで、黒丸を付けた側の端子）に接続されている。さらに、ゲート端子とドレイン端子の間に抵抗１２Ｌが接続されている。
＜図１：パルストランス２０と駆動波形発生回路３０の構成＞
パルストランス２０の一次側巻線２１Ｐの両端子間に、駆動波形発生回路３０とコンデンサ３２の直列回路が接続されている。駆動波形発生回路３０の一方の端子はアースされている。

なお、駆動波形発生回路３０は、３レベルの電圧波形を発生し、正値⇒０⇒負値⇒０⇒正値の順に変化する電圧値を発生する。この結果、図１のパルストランス２０と駆動波形発生回路３０の構成により、上アーム側巻線２２Ｕに正値⇒０⇒負値⇒０⇒正値の順に変化する電圧値が印加されるときに、下アーム側巻線２２Ｌには、負値⇒０⇒正値⇒０負値の順に変化する電圧値が印加される。つまり、電圧が０でない状態では、一方の巻線に正値が印加されている期間、他方の巻線に負値が印加されているという関係にある。

また、上アーム側巻線２２Ｕの第一の端子（二次側巻線２２Ｕの負極側：図１の二次側巻線２２Ｕで、黒丸を付けない側の端子）は、上アームのスイッチング素子Ｓ１Ｕのソース端子に接続され、下アーム側巻線２２Ｌの第二の端子（二次側巻線２２Ｌの正極側：図１の二次側巻線２２Ｌで、黒丸を付けた側の端子）は、下アームのスイッチング素子Ｓ１Ｌのソース端子に接続される。

以下、第一の実施形態における動作を、図２のタイミングチャートを用いて説明する。
＜図２：半導体駆動回路各部信号のタイミングチャート＞
図２では上から順に、ａ）一次側巻線電圧Ｖ２１Ｐ、ｂ）スイッチング素子Ｓ１Ｕのゲート・ソース電圧ＶｇｓＵ、ｃ）スイッチング素子Ｓ１ＵのＯＮ／ＯＦＦ状態、ｄ）スイッチング素子Ｓ１Ｌのゲート・ソース電圧ＶｇｓＬ、ｅ）スイッチング素子Ｓ１ＬのＯＮ／ＯＦＦ状態を記述している。

以下の説明では、一次側巻線電圧Ｖ２１Ｐの１周期間の電圧変化（正値⇒０⇒負値⇒０⇒正値の順に変化）の各レベルでの動作について順次説明する。なお、この例では正値が８［Ｖ］、負値が−８［Ｖ］であるとして説明する。
＜図２：一次側巻線電圧Ｖ２１Ｐが正値（ｔ０−ｔ１）＞
まず、初期状態として設定した図２の時刻ｔ０において、パルストランス一次側巻線電圧Ｖ２１Ｐは所定の電圧Ｖｔｐ（８［Ｖ］）となっている。そして、パルストランス二次側巻線２２Ｕには電圧８［Ｖ］（＝Ｖ２１Ｐ）が印加されている。

このとき、Ｎチャネル型ＭＯＳＦＥＴ １１Ｕのゲートしきい電圧は例えば１．２５［Ｖ］であり、ゲート端子に８［Ｖ］、ソース端子に６．７５［Ｖ］が印加された状態でオン動作している。

またこの状態では、スイッチング素子Ｓ１ＵのＶｇｓＵは、ゲート・ソース間ダイオードの順方向電圧Ｖｆｇｓ （２．５［Ｖ］）でクランプされている。

即ち、期間（ｔ０−ｔ１）では、ＦＥＴ １１Ｕとスイッチング素子Ｓ１Ｕはともにオン状態である。そして、抵抗１５Ｕとコンデンサ１４Ｕの並列回路の第１の端子側の電位（Ｂ点電位）は２．５［Ｖ］、並列回路の第２の端子側の電位（Ａ点電位）は６．７５［Ｖ］で安定している。

このことにより、並列回路（コンデンサ１４Ｕ）の端子間には、スイッチング素子Ｓ１Ｕのゲート側の端子を基準にして＋４．２５［Ｖ］の電圧が印加されている。この現象は、スイッチング素子Ｓ１Ｕのゲート・ソース間ダイオードに電流が流れているため、コンデンサ１４Ｕの両端に電位差が発生していると考えてもよい）。

他方において、この期間パルストランス二次側巻線２２Ｌには、電圧−８［Ｖ］（−Ｖ２１Ｐ＝−Ｖｔｓ）が印加されている。

この状態では、スイッチング素子Ｓ１Ｌのゲート・ソース間電圧ＶｇｓＬは約−８［Ｖ］であり、スイッチング素子Ｓ１Ｌはオフ状態である。ＦＥＴ １１Ｌのボディダイオードにより電流を通電し、スイッチング素子Ｓ１Ｌのゲート電圧は約−８Ｖとなる。

即ち、期間（ｔ０−ｔ１）では、ＦＥＴ １１Ｌとスイッチング素子Ｓ１Ｌはともにオフ状態であり、ＦＥＴ １１Ｌのボディダイオードにより電流を通電している。このとき、抵抗１５Ｌとコンデンサ１４Ｌの並列回路の第１の端子側の電位（Ｄ点電位）は−８［Ｖ］になっている。

またこのとき並列回路では、抵抗１５Ｌによりコンデンサ１４Ｌの電荷は放電されているため、並列回路の第２の端子側の電位（Ｃ点電位）は−８［Ｖ］になっており、並列回路の両端の電圧差はほぼゼロである。
＜図２：一次側巻線電圧Ｖ２１Ｐが０値（ｔ１−ｔ３）＞
時刻ｔ１において、パルストランス一次側巻線電圧Ｖ２１Ｐは、Ｖｔｐ（８［Ｖ］）から０［Ｖ］に変化する。これにより、上アーム側ではパルストランス二次側巻線２２Ｕの端子電圧が電圧８［Ｖ］から０［Ｖ］（＝Ｖ２１Ｐ）に変化する。

このとき、ＦＥＴ １１Ｕのゲート端子並びにソース端子の電圧は０［Ｖ］に急速に低下するが、この変化の前後において、コンデンサ１４Ｕの両端の電荷は保存される。このため、一次側巻線電圧Ｖ２１Ｐが正値から０値に変化した直後には、Ａ点電位は０［Ｖ］になり、Ｂ点電位はコンデンサ１４Ｕに保存された電位により−４．２５［Ｖ］に低下する。これにより、スイッチング素子Ｓ１Ｕのゲート・ソース電圧ＶｇｓＵは、−４．２５［Ｖ］に引抜かれることとなる。

このように、まずは時刻ｔ１の時点において、ＶｇｓＵは−４．２５［Ｖ］に向けて低下を開始する。このときスイッチング素子Ｓ１Ｕは、まだオン状態であり、ＶｇｓＵが所定の閾電圧（Ｖｔｈ-＝０．７［Ｖ］）以下になる時刻ｔ２において、スイッチング素子Ｓ１Ｕはターンオフする。なお、時刻ｔ２以降もＶｇｓＵは低下し続け、その後は並列回路の抵抗１５Ｕとコンデンサ１４Ｕで定まる放電特性に従って電圧変動する。

このようにして、スイッチング素子Ｓ１Ｕのターンオフの際に、ゲート・ソース電圧を急激に負電位に引くことができるため、ターンオフを高速化可能となる。なお、ターンオフを高速化可能とするには、並列回路の抵抗１５Ｕとコンデンサ１４Ｕで定まる放電時定数を大きくするのがよい。

他方においてこの期間、パルストランス二次側巻線２２Ｌでは、電圧が−８［Ｖ］から０［Ｖ］に変化する。

このとき、ＦＥＴ １１Ｌのゲート端子にも電流が流れ込むことになるが、ＦＥＴ １１Ｌのゲート端子に接続された抵抗１２Ｕとコンデンサ１３Ｕにより決まる時定数は所望のデッドタイムより長期間になるよう定数を調整しているため、ＦＥＴ １１Ｌのゲート電位の上昇は緩やかでありＦＥＴ １１ＬはＯＦＦ状態を保っている。

この状態で、ＶｇｓＬはＦＥＴ １１Ｌの出力容量を介して増加する。しかしながらスイッチング素子Ｓ１Ｕの入力容量に比べＦＥＴ １１Ｌの出力容量が小さいため、ＶｇｓＬは０［Ｖ］にも到達することは無く、オフ状態を安定に保つことが可能である。

以上、この期間（ｔ１−ｔ３）での図１回路の動作全体についてみると、まずは、時刻ｔ１の時点においては、ＶｇｓＬは−８［Ｖ］から０［Ｖ］の間の電圧値に向け、変化を開始する。このとき、スイッチング素子Ｓ１Ｌはオフ状態である。また、これ以降もＳ１Ｌのゲート・ソース電圧ＶｇｓＬは０［Ｖ］以下であり、スイッチング素子Ｓ１Ｌはオフ状態のままである。

これに対し、時刻ｔ２において、スイッチング素子Ｓ１Ｕのゲート・ソース電圧ＶｇｓＵはゲートしきい電圧Ｖｔｈ（０．７［Ｖ］）に到達する。このため、スイッチング素子Ｓ１Ｕはオン状態からオフ状態に切り替わる。そして時刻ｔ２の後、ＶｇｓＵは−４．２５［Ｖ］に向けて変化し、スイッチング素子Ｓ１Ｕはオフ状態を維持する。

つまり、時刻ｔ２において２つのスイッチング素子Ｓ１ＵとＳ１Ｌがともにオフ状態となり、この時点からいわゆるデッドタイムが開始する。
＜図２：一次側巻線電圧Ｖ２１Ｐが０値（ｔ３−ｔ５）＞
時刻ｔ３において、パルストランス一次側巻線電圧Ｖ２１Ｐは０［Ｖ］から−Ｖｔｐ（−８［Ｖ］）に変化する。このとき、パルストランス二次側巻線２２Ｕでは、電圧が０［Ｖ］から−８［Ｖ］（＝Ｖ２１Ｐ）に変化する。

上側アームの駆動回路１０Ｕでは、スイッチング素子Ｓ１Ｕのゲート、ソース間電圧ＶｇｓＵは、−４．２５［Ｖ］程度であったものが、−８［Ｖ］に向けて変化を開始する。以降、スイッチング素子Ｓ１Ｕのゲート・ソース電圧ＶｇｓＵは０［Ｖ］以下であり、オフ状態のままである。なおここで、ＦＥＴ １１Ｕは、オン、オフいずれの状態にもなり得るが、仮にオン状態であれば、そのチャネルを経由して電流を流し、オフ状態であった場合にはボディダイオードを経由して電流を流すため、どちらの状態であってもよい。

他方、下側アームの駆動回路１０Ｌでは、パルストランス二次側巻線２２Ｌが電圧０［Ｖ］から８［Ｖ］に変化する。このときスイッチング素子Ｓ１Ｌのゲート、ソース間電圧ＶｇｓＬは、直前まで負電位にあったものが、８［Ｖ］に向けて変化を開始する。このとき、ＦＥＴ １１Ｌのゲート・ソース電圧が上昇しＦＥＴ １１Ｌがオン状態に移行するため、ＦＥＴ １１Ｌのチャネルを介してスイッチング素子Ｓ１Ｌのゲート端子に電流供給が可能となる。

この結果、時刻ｔ４において、スイッチング素子Ｓ１Ｌのゲート・ソース電圧ＶｇｓＬはゲート閾値電圧Ｖｔｈ（０．７［Ｖ］）に到達し、スイッチング素子Ｓ１Ｌはオフ状態からオン状態に切り替わる。

即ち、このようにして時刻ｔ４までデッドタイムが確保される。以上のように、ｔ２からｔ４の期間において、デッドタイムを安定に確保可能となる。そして、ｔ４の後、ＶｇｓＬは８［Ｖ］に向けて上昇し、スイッチング素子Ｓ１Ｌのゲート・ソース間ダイオードにより、Ｖｆｇｓ（２．５［Ｖ］）でクランプされる。
＜図２：一次側巻線電圧Ｖ２１Ｐが０値、または正値（ｔ５−ｔ８）＞
なお、時刻ｔ５〜ｔ８の図１回路の動作に関しては、以上に説明した上アーム側の回路と下アーム側の回路の動作を入替えた動作となるため、詳細説明は省略する。このときには、同様にして時刻ｔ６からｔ８の期間においてデッドタイムを安定に確保可能となる。

以上説明したように、本実施形態によれば、ＦＥＴ １１Ｕと１１Ｌのゲートに、抵抗１２Ｕ、コンデンサ１３Ｕと、抵抗１２Ｌ、コンデンサ１３Ｌを接続することにより、スイッチング素子としてＳｉＣ−ＪＦＥＴを使用した場合においてもターンオフ時間を高速化しながらターンオン時間を緩和することができ、デッドタイムを安定に確保可能となる。

尚、本発明の回路構成を行う場合に、以下の点を考慮するのがよい。まず、ＦＥＴ １１のゲートに接続する抵抗１２とコンデンサ１３について、これらで決定される時定数は、所望のデッドタイムに比較して同等以上に大きくするのがよい。ＦＥＴ １１のターンオンを決定する閾値電圧は極力低いものが望ましい。並列回路を構成するコンデンサ１４の静電容量は、スイッチング素子Ｓ１の入力容量よりも大きいことが望ましい。

なお、本実施例ではスイッチング素子Ｓ１Ｕ、Ｓ１Ｌとして、ＳｉＣ−ＪＦＥＴを例示したが、炭化珪素や窒化ガリウムあるいはダイヤモンドのようなワイドバンドギャップ半導体を用いたノーマリオフ接合型ＦＥＴやＭＯＳＦＥＴあるいはバイポーラトランジスタであっても同様の効果を得ることができる。

なお、図１において、パルストランス２０と、駆動波形発生回路３０により構成される電源について、この回路部分を構成する時には幾つかの変形が考えうるが、基本的には以下のようにされればよい。つまり、この電源は、ゼロ電位と正値と負値より構成される３レベルの矩形波電源であり、正値と負値の間でゼロ電位となる期間を含む交番電源である。そして、ゲート駆動回路の一方に正値が印加される期間にゲート駆動回路の他方に負値が印加されるように構成される。かつＦＥＴ回路のゲート端子に接続されたコンデンサの他方端をスイッチング素子のソース端子に接続しているものであればよい。

以下、本発明の半導体駆動回路の第二の実施形態について図３を用いて詳細に説明する。図３は実施例１における図１相当の図であり、第一の実施形態と同一又は同等部分には同一符号を付して説明を省略し、以下異なる部分を中心に説明する。

図３に示すゲート駆動回路１０Ｕは、図１に示すゲート駆動回路１０Ｕにおいて、ＦＥＴ １１Ｕのドレイン端子と、スイッチング素子Ｓ１Ｕのゲート端子の間に、ダイオード１６Ｕと抵抗１７Ｕの直列回路が付与されている点が異なっている。また、図３に示すゲート駆動回路１０Ｌは、図１に示すゲート駆動回路１０Ｌおいて、ＦＥＴ １１Ｌのドレイン端子と、スイッチング素子Ｓ１Ｌのゲート端子の間に、ダイオード１６Ｌと抵抗１７Ｌの直列回路が付与されている点が異なっている。なお、ダイオード１６のカソード端子をスイッチング素子Ｓ１のゲート端子側に、アノード端子をＦＥＴ １１のドレイン端子側に接続する。

このように構成すべき理由について、以下説明する。

まず、炭化珪素ＳｉＣを用いたノーマリオフ接合型ＦＥＴ（半導体スイッチ）Ｓ１ＵおよびＳ１Ｌは、より低い導通抵抗を得ようとした場合、ゲート・ソース電圧を高くする必要がある。言い換えれば、ゲート・ソース間のダイオードにより大きな電流を通電する必要がある。

また、抵抗１５Ｕおよび抵抗１５Ｌは、スイッチング素子Ｓ１Ｕ、Ｓ１Ｌの特性に合わせて高速にターンオフするための最適な抵抗値の範囲が存在する。大きな抵抗値が必要となった場合、スイッチング素子Ｓ１ＵおよびＳ１Ｌのゲート・ソース間に大きな電流を通電することが困難になる。

本発明の第２の実施例では、この相反する課題を同時に満足させることができる。

まず本実施例では、新たに付加したダイオード１６と抵抗１７の直列回路を通じて、図３のスイッチング素子Ｓ１ＵおよびＳ１Ｌのオン状態におけるゲート・ソース間ダイオードに充分な電流を通電する（供給する）ことができ、低導通抵抗を得ることができるため、導通損失を低減することが可能になる。

また、ＶｇｓＵおよびＶｇｓＬの増加速度は速くなるが、時刻ｔ１からｔ３におけるＶｇｓＬ、および時刻ｔ５からｔ７におけるＶｇｓＵは、０［Ｖ］を超えることはないため、スイッチング素子Ｓ１ＵおよびＳ１Ｌがターンオンすることはない。

このように、第二の実施形態によれば、スイッチング素子の特性によらず、安定したデッドタイムの確保と、低導通損失を両立できる半導体駆動回路を提供することが可能となる。

以下、本発明の半導体駆動回路の第３の実施形態について図４を用いて詳細に説明する。

図４は実施例１における図１相当の図であり、第一の実施形態と同一又は同等部分には同一符号を付して説明を省略し、以下異なる部分を中心に説明する。

図４に示すゲート駆動回路１０Ｕは、図１に示すゲート駆動回路１０Ｕにおいて、ＦＥＴ １１Ｕのドレイン端子と、スイッチング素子Ｓ１Ｕのゲート端子の間に、ダイオード１９Ｕが付与されている点が異なっている。また、図４に示すゲート駆動回路１０Ｌは、図１に示すゲート駆動回路１０Ｌおいて、ＦＥＴ １１Ｌのドレイン端子と、スイッチング素子Ｓ１Ｌのゲート端子の間に、ダイオード１９Ｌが付与されている点が異なっている。なお、ダイオード１９のカソード端子をＦＥＴ １１のドレイン端子側に、アノード端子をスイッチング素子Ｓ１のゲート端子側に接続する。

本実施例に拠れば、ダイオード１９のフォワードドロップ分（０．７［Ｖ］）により、ＦＥＴ １１Ｕのドレイン端子電圧と、スイッチング素子Ｓ１Ｕのゲート端子電圧の大小関係が決定される。これにより、ドレイン・ゲート間の容量を介して流入する電流などによりＶｇｓＵ、パルストランス２２Ｕ両端の電圧より高くなることを防止し、スイッチング素子の特性によらず、より安定にデッドタイムを確保可能である。

第四の実施形態では、本発明の半導体駆動回路を用いた電力変換装置について図５を用いて詳細に説明する。なお、図５の半導体駆動回路を用いた電力変換装置において、半導体駆動回路として図３の半導体駆動回路を適用した構成を示している。ここでも、他の実施形態と同一又は同等部分には同一符号を付している。

図５には、図３の半導体駆動回路に、直流電圧源２００と、他相回路１０００と、負荷であるインダクタ１００が付与されている。なお、他相回路１０００は、図３の半導体駆動回路と同一に構成されている。具体的には、ＳｉＣ−ＪＦＥＴ Ｓ２ＵおよびＳ２Ｌ（スイッチング素子）が直列に接続され、かつＳｉＣ−ＳＢＤ Ｄ２ＵおよびＤ２Ｌ（ダイオード）が、各スイッチング素子のソース、ドレイン間に接続されて上下アーム回路を構成している。また、ゲート駆動回路１０Ｕと同じ構成のゲート駆動回路１０Ｕａと、ゲート駆動回路１０Ｌと同じ構成のゲート駆動回路１０Ｌａと、パルストランス２０と同じ構成のパルストランス２０ａと、駆動波形発生回路３０と同じ構成の駆動波形発生回路３０ａを備える。

そして、スイッチング素子Ｓ１Ｕのドレイン端子と直流電圧源２００の正極端子を接続し、スイッチング素子Ｓ１Ｌのソース端子と直流電圧源２００の負極端子を接続し、直流電圧源２００の負極端子をＧＮＤに接続している。

また他相回路１０００についても、そのスイッチング素子Ｓ２Ｕのドレイン端子と直流電圧源２００の正極端子を接続し、スイッチング素子Ｓ２Ｕのドレイン端子とダイオードＤ２Ｕのカソード端子を接続し、スイッチング素子Ｓ２Ｕのソース端子とダイオードＤ２Ｕのアノード端子を接続し、他相回路１０００のスイッチング素子Ｓ２Ｌのソース端子と直流電圧源２００の負極端子を接続し、スイッチング素子Ｓ２Ｌのドレイン端子とダイオードＤ２Ｌのカソード端子を接続し、スイッチング素子Ｓ２Ｌのソース端子とダイオードＤ２Ｌのアノード端子を接続している。

さらにそのうえで、スイッチング素子Ｓ２Ｕのソース端子とスイッチング素子Ｓ２Ｌのドレイン端子を接続し、スイッチング素子Ｓ１Ｕのソース端子とインダクタ１００の第一の端子を接続し、スイッチング素子Ｓ２Ｕのソース端子とインダクタ１００の第二の端子を接続している。

ゲート駆動回路１０Ｕａはスイッチング素子Ｓ２Ｕのゲート端子とソース端子とパルストランス２０ａの上アーム二次側巻線に対してゲート駆動回路１０Ｕの接続構成と同様に接続している。ゲート駆動回路１０Ｌａはスイッチング素子Ｓ２Ｌのゲート端子とソース端子とパルストランス２０ａの下アーム二次側巻線に対してゲート駆動回路１０Ｌの接続構成と同様に接続している。パルストランス２０ａはゲート駆動回路１０Ｕａとゲート駆動回路１０Ｌａと駆動波形発生回路３０ａに対してパルストランス２０の接続構成と同様に接続している。駆動波形発生回路３０ａはパルストランス２０ａとアースＧＮＤに対して駆動回路発生回路３０の接続構成と同様に接続している。

本実施例によれば、スイッチング素子Ｓ１Ｕ、Ｓ１ＬおよびＳ２Ｕ、Ｓ２Ｌを交互にスイッチングすることでインダクタ１００に交流電流を発生させることが可能となる。

第四の実施形態によれば、スイッチング素子の特性によらず、安定したデッドタイムの確保と、低導通損失を両立できる電力変換装置を提供することが可能となる。

また、本実施例の電力変換装置は、電力変換装置としての単独の使用に限るものではなく、ＤＣ／ＤＣコンバータ等の電源装置に搭載しても良い。また、本実施例の電力変換装置は、更に多相化したモータ駆動装置としても良い。

Ｓ１Ｕ：上アームのスイッチング素子、 Ｓ１Ｌ：下アームのスイッチング素子、 Ｄ１Ｕ：上アームのダイオード、 Ｄ１Ｕ：下アームのダイオード、 １０Ｕ：上アームのゲート駆動回路、 １０Ｌ ：下アームのゲート駆動回路、 １１Ｕ、１１Ｌ：Ｎチャネル型ＭＯＳＦＥＴ、 １２Ｕ、１２Ｌ、１５Ｕ、１５Ｌ、１７Ｕ、１７Ｌ：抵抗、 １３Ｕ、１３Ｌ、１４Ｕ、１４Ｌ：コンデンサ、 １６Ｕ、１６Ｌ、１９Ｕ、１９Ｌ：ダイオード、 ２０：パルストランス、 ２１Ｐ：パルストランスの一次側巻線、 ２２Ｕ：上アームのパルストランスの二次側巻線、 ２２Ｌ：下アームのパルストランスの二次側巻線、 ３０：駆動波形発生回路、 ３１：ゲート電源、 ３２：偏磁抑制用コンデンサ、 １００：インダクタ、 ２００：直流電圧源、 １０００：他相回路、 Ｓ２Ｕ：他相回路の上アームのスイッチング素子、 Ｓ２Ｌ：他相回路の下アームのスイッチング素子、 Ｄ２Ｕ：他相回路の上アームのダイオード、 Ｄ２Ｌ：他相回路の下アームのダイオード、 １０Ｕａ：他相回路の上アームのゲート駆動回路、 １０Ｌａ：他相回路の下アームのゲート駆動回路、 ２０ａ：他相回路のパルストランス、 ３０ａ：他相回路の駆動波形発生回路

Claims (8)

1. ワイドバンドギャップ半導体を用いたスイッチング素子が直列接続され上アームと下アームで形成されたアームと、各スイッチング素子を駆動する為のゲート駆動回路を備える半導体駆動回路において、
   前記アームは、
   上アームのスイッチング素子のドレイン端子を第１の電源の正極に接続し、下アームのスイッチング素子のソース端子を第１の電源の負極に接続し、上アームのスイッチング素子のソース端子と、下アームのスイッチング素子のドレイン端子が接続され、
   前記スイッチング素子単位に設けられたゲート駆動回路は、
   第１の抵抗と第１のコンデンサが並列接続され第１の端子をスイッチング素子のゲート端子に接続する並列回路と、ＦＥＴ回路を含み、
   前記ＦＥＴ回路は、そのソース端子に前記並列回路の第２の端子を接続し、そのゲート端子に第２のコンデンサの一方端を接続し、そのドレイン端子とゲート端子間に第２の抵抗を接続し、そのドレイン端子と前記第２のコンデンサの他端子間に第２の電源を接続し、
   前記第２の電源は、ゼロ電位と正値と負値より構成される３レベル電源であり、正値と負値の間でゼロ電位となる期間を含む交番電源であって、ゲート駆動回路の一方に正値が印加される期間にゲート駆動回路の他方に負値が印加されるように構成され、かつ前記ＦＥＴ回路のゲート端子に接続された第２のコンデンサの他方端を前記スイッチング素子のソース端子に接続している
   ことを特徴とする半導体駆動回路。
2. 請求項１に記載の半導体駆動回路において、
   前記スイッチング素子は、炭化珪素や窒化ガリウムあるいはダイヤモンドのようなワイドバンドギャップ半導体を用いたノーマリオフ接合型ＦＥＴやＭＯＳＦＥＴあるいはバイポーラトランジスタであり、
   前記スイッチング素子に逆並列に第１のダイオードを備えていることを特徴とする半導体駆動回路。
3. 請求項１または請求項２に記載の半導体駆動回路において、
   前記ＦＥＴ回路のドレイン端子と前記スイッチング素子のゲート端子の間に、第２のダイオードと第３の抵抗を直列に接続し、
   前記第２のダイオードは、前記ＦＥＴ回路のドレイン端子側にそのアノード端子を接続し、前記スイッチング素子のゲート端子側にそのカソード端子を接続して、前記スイッチング素子のゲート端子へ順方向電流を通電することを特徴とする半導体駆動回路。
4. 請求項１から請求項３のいずれかに記載の半導体駆動回路において、
   前記ＦＥＴ回路のドレイン端子と前記スイッチング素子のゲート端子の間に、第３のダイオードを接続し、
   前記第３のダイオードは、前記ＦＥＴ回路のドレイン端子側にそのカソード端子を接続し、前記スイッチング素子のゲート端子側にそのアノード端子を接続することを特徴とする半導体駆動回路。
5. ワイドバンドギャップ半導体を用いたスイッチング素子が直列接続され上アームと下アームで形成された複数のアームと、該複数のアームの各スイッチング素子を駆動する為のゲート駆動回路を備える半導体駆動回路を用いた電力変換装置において、
   前記複数のアームのそれぞれは、
   上アームのスイッチング素子のドレイン端子を第１の電源の正極に接続し、下アームのスイッチング素子のソース端子を第１の電源の負極に接続し、上アームのスイッチング素子のソース端子と下アームのスイッチング素子のドレイン端子が接続され、
   かつ前記複数のアームの、前記上アームのスイッチング素子のソース端子と下アームのスイッチング素子のドレイン端子の接続点の間に負荷を接続しており、
   前記スイッチング素子単位に設けられたゲート駆動回路は、
   第１の抵抗と第１のコンデンサが並列接続され第１の端子を前記スイッチング素子のゲート端子に接続する並列回路と、ＦＥＴ回路を含み、
   前記ＦＥＴ回路は、そのソース端子に前記並列回路の第２の端子を接続し、そのゲート端子に第２のコンデンサの一方端を接続し、そのドレイン端子とゲート端子間に第２の抵抗を接続し、そのドレイン端子と前記第２のコンデンサの他端子間に第２の電源を接続し、
   前記第２の電源は、ゼロ電位と正値と負値より構成される３レベル電源であり、正値と負値の間でゼロ電位となる期間を含む交番電源であって、上下アームのスイッチング素子を駆動する２組のゲート駆動回路の一方に正値が印加される期間に、ゲート駆動回路の他方に負値が印加されるように構成され、かつ前記ＦＥＴ回路のゲート端子に接続された第２のコンデンサの他方端を前記スイッチング素子のソース端子に接続している
   ことを特徴とする半導体駆動回路を用いた電力変換装置。
6. 請求項５に記載の半導体駆動回路を用いた電力変換装置において、
   前記スイッチング素子は、炭化珪素や窒化ガリウムあるいはダイヤモンドのようなワイドバンドギャップ半導体を用いたノーマリオフ接合型ＦＥＴやＭＯＳＦＥＴあるいはバイポーラトランジスタであり、
   前記スイッチング素子に逆並列に第１のダイオードを備えていることを特徴とする半導体駆動回路を用いた電力変換装置。
7. 請求項５または請求項６に記載の半導体駆動回路を用いた電力変換装置において、
   前記ＦＥＴ回路のドレイン端子と前記スイッチング素子のゲート端子の間に、第２のダイオードと第３の抵抗を直列に接続し、
   前記第２のダイオードは、前記ＦＥＴ回路のドレイン端子側にそのアノード端子を接続し、前記スイッチング素子のゲート端子側にそのカソード端子を接続して、前記スイッチング素子のゲート端子へ順方向電流を通電することを特徴とする半導体駆動回路を用いた電力変換装置。
8. 請求項５から請求項７のいずれかに記載の半導体駆動回路を用いた電力変換装置において、
   前記ＦＥＴ回路のドレイン端子と前記スイッチング素子のゲート端子の間に、第３のダイオードを接続し、
   前記第３のダイオードは、前記ＦＥＴ回路のドレイン端子側にそのカソード端子を接続し、前記スイッチング素子のゲート端子側にそのアノード端子を接続することを特徴とする半導体駆動回路を用いた電力変換装置。

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