JP2017038186A - 駆動回路 - Google Patents

Abstract

【課題】ＧａＮＦＥＴを駆動する駆動回路であって、デッドタイム時におけるＧａＮＦＥＴの電力損失を低減する駆動回路を提供する。
【解決手段】複数個のＧａＮＦＥＴを駆動する駆動回路であって、前記複数個のＧａＮＦＥＴの全てがオフするデッドタイムに、前記複数個のＧａＮＦＥＴのそれぞれのゲート電圧を所定の閾値以下にする。
【選択図】図１

Description

本発明は、駆動回路に関する。

ＧａＮ（窒化ガリウム）デバイスはＳｉ（シリコン）デバイスに対して、優れた高周波特性や低オン抵抗を実現可能であり、パワーエレクトロニクス分野における次世代のスイッチ素子として、多くの期待を集めている。ただし、ノーマリオフ型のＧａＮＦＥＴ（Field Effect Transistor）は、閾値電圧が＋１Ｖ程度であり、既存のＳｉデバイスのＭＯＳＦＥＴに比べて閾値電圧が非常に低い。したがって、デッドタイム時において、ＧａＮＦＥＴのゲートに負電圧を印加することで暗電流を抑制し、安定した非通電状態を実現している。

特開２０１５−１２６２４号公報

しかしながら、ＧａＮＦＥＴは、図６に示すような電圧電流特性を有する。すなわち、ソースからドレインに電流（逆電流）が流れる際に、ゲートに印加される電圧が低いほどドレイン及びソース間の電圧降下が増大する。したがって、スイッチ素子としてＧａＮＦＥＴが用いられたスイッチング電源に誘導負荷が接続されている場合、ＧａＮＦＥＴを駆動回路で駆動すると、デッドタイム時にゲートに負電圧が印加された状態でＧａＮＦＥＴに逆電流が流入するため、ＧａＮＦＥＴに大きな電力損失が発生してしまう。

本発明は、このような事情に鑑みてなされたもので、その目的は、ＧａＮＦＥＴを駆動する駆動回路であって、デッドタイム時におけるＧａＮＦＥＴの電力損失を低減する駆動回路を提供することである。

本発明の一態様は、複数個のＧａＮＦＥＴを駆動する駆動回路であって、前記複数個のＧａＮＦＥＴの全てがオフするデッドタイムに、前記複数個のＧａＮＦＥＴのそれぞれのゲート電圧を所定の閾値以下にする駆動回路である。

また、本発明の一態様は、上述の駆動回路であって、前記複数個のＧａＮＦＥＴと同数の二次側巻線と一つの一次側巻線とが磁気的に結合するパルストランスをさらに備える。

また、本発明の一態様は、上述の駆動回路であって、前記パルストランスの一次側巻線の一方に接続されたドライバをさらに備え、前記ドライバは、前記一次側巻線に電圧を印加し、前記デッドタイムにおいては当該一次側巻線に電圧を印加しない。

また、本発明の一態様は、上述の駆動回路であって、トランスと、前記トランスの一次側巻線に接続された前記複数個の前記ＧａＮＦＥＴと、を備えるスイッチング電源に適用される。

以上説明したように、本発明によれば、ＧａＮＦＥＴを駆動する駆動回路であって、デッドタイム時におけるＧａＮＦＥＴの電力損失を低減する駆動回路を提供することができる。

本実施形態の駆動回路を備えるスイッチング電源１の概略構成の一例を示す図である。 本実施形態における駆動回路３０が第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２に出力する駆動信号Ｓ_１、Ｓ_２の波形の一例を示す図である。 本実施形態におけるドライバ回路３１が第２トランス３２に供給するパルス信号の波形を示す図である。 従来のＳｉ−ＭＯＳＦＥＴを駆動する駆動回路２００を備えたトーテンポール回路構成のＬＬＣ方式のＤＣ−ＤＣコンバータ１００の概略構成の一例を示す図である。 従来のＤＣ−ＤＣコンバータ１００の駆動波形を示す図である。 ＧａＮＦＥＴの電圧電流特性を示す図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。なお、図面において、同一又は類似の部分には同一の符号を付して、重複する説明を省く場合がある。また、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

本実施形態における駆動回路は、複数個のＧａＮＦＥＴを駆動する駆動回路であって、複数個のＧａＮＦＥＴの全てがオフするデッドタイムに、その複数個のＧａＮＦＥＴのそれぞれのゲート電圧を所定の閾値以下にする。
以下、実施形態の駆動回路を、図面を用いて説明する。なお、本実施形態では、説明の便宜のために、トーテンポール回路構成のＬＬＣ方式のＤＣ−ＤＣコンバータに基づいて駆動回路の構成を説明する。ただし、本明細書に記載された実施形態による構成をハーフブリッジ構成やフルブリッジ構成のＬＬＣ方式のＤＣ−ＤＣコンバータ等にも適用できる。

図１は、本実施形態の駆動回路を備えるスイッチング電源１の概略構成の一例を示す図である。図１に示すように、スイッチング電源１は、電源５、トーテンポール回路１０、駆動回路３０、共振回路４０、第１トランス５０及び交直変換回路６０を備える。

トーテンポール回路１０は、第１スイッチ素子Ｑ１と第２スイッチ素子Ｑ２とを直列接続して構成されている。トーテンポール回路１０は、電源５から供給される直流電圧Ｖ_ｉｎを出力電圧Ｖ_ｏｕｔに変換して出力端子７０から出力する。
トーテンポール回路１０は、一対の第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２を備える。ただし、本実施形態において、トーテンポール回路１０は、複数個のスイッチ素子を備えていればよく、偶数個のスイッチ素子を備えていることが望ましい。
第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２は、ＧａＮＦＥＴである。例えば、第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２は、ノーマリオフ型のＧａＮＦＥＴである。ＧａＮＦＥＴは、Ｓｉ-ＦＥＴのように寄生のボディダイオードを備えていないが、逆導電を実現する。すなわち、ＧａＮＦＥＴは、Ｓｉ-ＦＥＴと比較して逆回復損失がなく逆方向の導通を実現する。

第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２は、互いに直列接続されている。具体的には、第１スイッチ素子Ｑ１のソースと第２スイッチ素子Ｑ２のドレインとが接続されている。第１スイッチ素子Ｑ１のドレインが電源５の正端子に接続されている。第２スイッチ素子Ｑ２のソースが電源５の負端子に接続されている。第１スイッチ素子Ｑ１のソースと第２スイッチ素子Ｑ２のドレインとの接続点に共振回路４０が接続されている。第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２のゲートは、それぞれ駆動回路３０に接続されている。したがって、第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２は、駆動回路３０から出力される駆動信号Ｓ_１、Ｓ_２がそれぞれのゲートに入力されて、交互にオン・オフ駆動される。

共振回路４０は、直列接続された共振コンデンサ４１及び共振インダクタ４２を備えている。共振回路４０は、一端側が第１スイッチ素子Ｑ１のソースと第２スイッチ素子Ｑ２のドレインとの接続点に接続されると共に、他端側が第１トランス５０の一次側巻線５０ａの一端側に接続されている。共振回路４０の共振コンデンサ４１及び共振インダクタ４２の各値は、共振回路４０による第１トランス５０の１次側での共振周波数を第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２のスイッチング周波数（駆動信号Ｓ_１，Ｓ_２の周波数）と一致させて、第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２をソフトスイッチングさせることができるように予め規定されている。なお、共振インダクタ４２は、第１トランス５０の漏洩インダクタンスで構成することもできるし、第１トランス５０とは異なる独立したインダクタで構成することもできる。

第１トランス５０は、一次側巻線５０ａ及び二次側巻線５０ｂを備えている。なお、図１に示す第１トランス５０の●印は、一次側巻線５０ａ及び二次側巻線５０ｂが発生する起電力の極性を示している。この場合、一次側巻線５０ａは、一端側が共振回路４０に接続され、他端側が第２スイッチ素子Ｑ２のソースに接続されている。第１トランス５０は、第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２のスイッチングに伴い（第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２が交互にオン・オフ駆動されるのに伴い）、一次側巻線５０ａから二次側巻線５０ｂに交流電圧Ｖａｃを誘起させる。

交直変換回路６０は、整流素子６１〜６４及びコンデンサ６５を備える。図１に示すように、整流素子６１〜６４は、フルブリッジ接続されている。整流素子６１〜６４の出力側に並列接続されるコンデンサ６５は平滑コンデンサである。
交直変換回路６０は、第１トランス５０の二次側巻線５０ｂと一対の出力端子７０ａ、７０ｂとの間に配設されている。交直変換回路６０は、二次側巻線５０ｂに誘起される交流電圧Ｖａｃを直流電圧としての出力電圧Ｖ_ｏｕｔに変換して一対の出力端子７０ａ、７０ｂ間に出力する。なお、本実施形態では、整流素子としてのダイオードで構成されている。

駆動回路３０は、第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２を駆動する。駆動回路３０は、第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２がオフするデッドタイムに、第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２のそれぞれのゲート電圧を所定の閾値以下にする。これにより、デッドタイムに第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２に逆電流が流入することで発生する電力損失を低減することができる。

駆動回路３０は、第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２に対する駆動信号Ｓ_１、Ｓ_２を生成して出力する。図２は、本実施形態における駆動回路３０が第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２に出力する駆動信号Ｓ_１、Ｓ_２の波形の一例を示す図である。図２に示すように、駆動回路３０は、駆動信号Ｓ_１、Ｓ_２において、相互間にデッドタイムの期間である時刻Ｔ_２から時刻Ｔ_３及び時刻Ｔ_４から時刻Ｔ_１のときに、ゲート電圧を所定の閾値以下にする。ただし、ＧａＮＦＥＴは、ゲートに印加される電圧が低いほどドレイン及びソース間の電圧降下が増大する。したがって、駆動回路３０は、デッドタイムに第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２のそれぞれのゲート電圧を０Ｖにするのが望ましい。例えば、所定の閾値は、ＧａＮＦＥＴに逆電流が流入したときの電力損失が許容できるゲート電圧の最大値である。このように、駆動回路３０は、駆動信号Ｓ_１、Ｓ_２において、デッドタイムに電圧が所定閾値以下（例えば、０Ｖ）としながら、一定の周波数（例えば、数十ｋＨｚ〜数百ｋＨｚの範囲内の周波数）で、且つ一定のデューティ比（例えば、０．４８程度）で生成して出力する。ただし、第１トランス５０に用いるコアを飽和させないために、駆動信号Ｓ_１、Ｓ_２は次式に示す式を満足する必要がある。
ｔ_ｏｎ×｜＋Ｖｇ｜＝ｔ_ｏｆｆ×｜−Ｖｇ｜・・・（１）

ｔ_ｏｎは、ＧａＮＦＥＴがオンのときの時間である。ｔ_ｏｆｆは、ＧａＮＦＥＴがオフのときの時間である。Ｖｇは、ＧａＮＦＥＴのゲート電圧である。すなわち、駆動回路３０は、第１スイッチ素子Ｑ１のオンと第２スイッチ素子Ｑ２のオンとが一対になるように、第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２のオン又はオフを制御する。駆動回路３０は、例えばＤＳＰ（Digital Signal Processor）を用いて構成されてもよい。

以下、本実施形態における駆動回路３０の概略構成の一例を示す。
駆動回路３０は、ドライバ回路３１、第２トランス３２及び調整回路３３を備える。
ドライバ回路３１は、第２トランス３２にパルス信号Ｖ_１を供給することで、第２トランス３２を駆動する。
ドライバ回路３１は、第１のドライバ３１１及び第２のドライバ３１２を備える。

第１のドライバ３１１は、第２トランス３２の一次側巻線３２ａの一端側に接続されている。第２のドライバ３１２は、第２トランス３２の一次側巻線３２ａの他端側に接続されている。ドライバ回路３１は、一次側巻線３２ａに電圧を印加するように第１のドライバ３１１及び第２のドライバ３１２を制御し、デッドタイムにおいては一次側巻線３２ａに電圧を印加しないように第１のドライバ３１１及び第２のドライバ３１２を制御する。図３は、本実施形態におけるドライバ回路３１が第２トランス３２に供給するパルス信号Ｖ_１の波形を示す図である。

第２トランス３２は、トーテンポール回路１０が備える複数個のＧａＮＦＥＴと同数の二次側巻線と、一つの一次側巻線とが磁気的に結合するパルストランスである。本実施形態では、第２トランス３２は、２つの二次側巻線３２ｂ、３２ｃと一つの一次側巻線３２ａとが磁気的に結合するパルストランスである。図１に示す第２トランス３２の●印は、一次側巻線３２ａ及び二次側巻線３２ｂ、３２ｃが発生する起電力の極性を示している。
二次側巻線３２ｂは、一端側が調整回路３３を介して第１スイッチ素子Ｑ１のゲートに接続され、他端が第１スイッチ素子Ｑ１のソースに接続されている。
二次側巻線３２ｃは、一端側が調整回路３３を介して第２スイッチ素子Ｑ２のゲートに接続され、他端が第２スイッチ素子Ｑ２のソースに接続されている。

第２トランス３２は、ドライバ回路３１から供給されるパルス信号Ｖ_１により、一次側巻線３２ａから二次側巻線３２ｂに駆動信号Ｓ_１を発生させる。これにより、駆動信号Ｓ_１は、第１スイッチ素子Ｑ１のゲートに供給される。また、第２トランス３２は、ドライバ回路３１から供給されるパルス信号Ｖ_１により、一次側巻線３２ａから二次側巻線３２ｃに駆動信号Ｓ_２を発生させる。これにより、駆動信号Ｓ_２は、第２スイッチ素子Ｑ２のゲートに供給される。なお、一次側巻線３２ａと二次側巻線３２ｂとは同極性であり、一次側巻線３２ａと二次側巻線３２ｃとは逆極性である。したがって、駆動信号Ｓ_１と駆動信号Ｓ_２とは、互いに極性が反転した信号となる。

調整回路３３は、第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２のスイッチングスピードを調整する際に使用される。第１スイッチ素子Ｑ１又は第２スイッチ素子Ｑ２がオンするときのスイッチングスピードは、抵抗Ｒ１に基づいて決定される。一方、第１スイッチ素子Ｑ１又は第２スイッチ素子Ｑ２がオフするときのスイッチングスピードは、抵抗Ｒ２及びダイオードＤ１に基づいて決定される。ダイオードＤ１は、電荷引き抜き用のダイオードである。

以下に、本実施形態における駆動回路３０の効果について、従来の駆動回路２００と比較して説明する。
図４は、従来のＳｉ−ＭＯＳＦＥＴを駆動する駆動回路２００を備え、スイッチ素子１１０、１１１で構成したトーテンポール回路を備えたＬＣＣ方式のＤＣ−ＤＣコンバータ１００の概略構成の一例を示す図である。図５は、従来のＤＣ−ＤＣコンバータ１００の駆動波形を示す図である。従来の駆動回路２００は、Ｓｉ−ＭＯＳＦＥＴであるスイッチ素子１１０、１１１を駆動する際に、図５に示す駆動信号をスイッチ素子１１０、１１１のそれぞれのゲートに供給する。これにより、ＤＣ−ＤＣコンバータ１００は、電源４００から供給される直流電圧Ｖ_ｉｎを出力電圧Ｖ_ｏｕｔに変換して出力端子３００から出力する。しかしながら、従来の駆動回路２００を第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２（ＧａＮＦＥＴ）の駆動回路に適用する場合、デッドタイムＴ２−Ｔ３及びＴ４−Ｔ１において、ゲートに負電圧が印加された状態でＧａＮＦＥＴに逆電流が流入すると、第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２に大きな電力損失が発生してしまう。これは、ＧａＮＦＥＴが図６に示すような電圧電流特性を有するためである。すなわち、ＧａＮＦＥＴは、ソースからドレインに電流（逆電流）が流れる際に、ゲートに印加される電圧が低いほどドレイン及びソース間の電圧降下が増大する特性を備えるためである。一方、本実施形態の駆動回路３０は、第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２がオフするデッドタイムに、第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２のそれぞれのゲート電圧を、例えば０Ｖにする。これにより、従来の駆動回路２００のような第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２（ＧａＮＦＥＴ）の負バイアス駆動と比べて、第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２の損失低減が可能となる。

また、従来の駆動回路２００は、スイッチ素子１１０をパルストランス１３０で駆動し、スイッチ素子１１１をパルストランス１４０で駆動する。すなわち、従来の駆動回路２００は、スイッチ素子毎にパルストランスを必要とする。一方、本実施形態の駆動回路３０は、すべてのスイッチ素子（第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２）を１つのパルストランスである第２トランス３２で駆動することが可能である。したがって、本実施形態の駆動回路３０は、従来の駆動回路２００と比べて、スイッチ素子を駆動するパルストランスの数を削減することができるため、低コスト化が可能となる。

上述したように、本実施形態の駆動回路３０は、ＧａＮＦＥＴである第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２がオフするデッドタイムに、第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２のそれぞれのゲート電圧を所定の閾値以下、例えば０Ｖにする。これにより、デッドタイムに第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２に逆電流が流入することで発生する電力損失を低減することができる。

上述の実施形態において、ドライバ回路３１は、ハードウエアにより実現されてもよく、ソフトウエアにより実現されてもよく、ハードウエアとソフトウエアとの組み合わせにより実現されてもよい。また、プログラムが実行されることにより、コンピュータが、ドライバ回路３１の一部として機能してもよい。プログラムは、コンピュータ読み取り可能な媒体に記憶されていてもよく、ネットワークに接続された記憶装置に記憶されていてもよい。

以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１ スイッチング電源
５ 電源
１０ トーテンポール回路
３０ 駆動回路
３１ ドライバ回路
３２ 第２トランス
３３ 調整回路
４０ 共振回路
５０ 第１トランス
６０ 交直変換回路

Claims (4)

1. 複数個のＧａＮＦＥＴを駆動する駆動回路であって、
   前記複数個のＧａＮＦＥＴの全てがオフするデッドタイムに、前記複数個のＧａＮＦＥＴのそれぞれのゲート電圧を所定の閾値以下にする駆動回路。
2. 前記複数個のＧａＮＦＥＴと同数の二次側巻線と一つの一次側巻線とが磁気的に結合するパルストランスをさらに備える請求項１に記載の駆動回路。
3. 前記パルストランスの一次側巻線の一方に接続されたドライバをさらに備え、
   前記ドライバは、前記一次側巻線に電圧を印加し、前記デッドタイムにおいては当該一次側巻線に電圧を印加しない請求項２に記載の駆動回路。
4. トランスと、前記トランスの一次側巻線に接続された前記複数個の前記ＧａＮＦＥＴと、を備えるスイッチング電源に適用される請求項１から請求項３のいずれか一項に記載の駆動回路。

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