JP2014230362A - スイッチング電源装置 - Google Patents

Abstract

【課題】出力電流の状態によらず整流素子のサージ電圧を抑制することができ、シンプルな構成で効率の高い擬似共振フライバック型のスイッチング電源装置を提供する。【解決手段】ＮチャネルのMOS型FETである主スイッチング素子１４を備える。主スイッチング素子１４の制御回路２４は、ハイレベルが主スイッチング素子１４のオン閾値電圧Vthより高い矩形パルスV26を生成し、出力抵抗２８を介してゲートソース端子間に出力するパルス発生回路２６を備える。ゲートソース端子間に駆動コンデンサ３４を備える。オフ時間toffが時間基準値tkよりも長くなると、駆動コンデンサ３４と並列に付加コンデンサ３６を接続する容量可変回路３２を備える。付加コンデンサ３６が接続されることにより、主スイッチング素子１４の電圧Vgが立ち上がるとき、オン閾値電圧Vthを通過する傾きが緩やかになる。【選択図】図１

Description

本発明は、擬似共振フライバック型のスイッチング電源に関する。

従来の擬似共振フライバック型のスイッチング電源装置として、例えば図９に示すスイッチング電源１０がある。スイッチング電源装置１０は、入力電源１２から供給される入力電圧Viをスイッチング動作により断続する主スイッチング素子１４を備えている。主スイッチング素子１４は、ＮチャネルのMOS型FETであり、ゲートソース端子間にオン閾値電圧Vthを超える正電圧が印加されると、オフからオンに転じる。主トランス１６は、入力巻線１６ａ、出力巻線１６ｂ及び補助巻線１６ｃを有し、入力巻線１６ａの両端に、主スイッチング素子１４のスイッチング動作により発生する断続電圧が印加される。入力巻線１６ａ，１６ｂの巻数は、それぞれＮａ，Ｎｂである。

出力巻線１６ｂには、ダイオードである整流素子１８が接続され、主スイッチング素子１４がオフの期間に出力巻線１６ｂに発生する電圧を整流する。整流素子１８の出力には平滑コンデンサ２０が接続され、整流電圧を平滑して出力電圧Voを生成する。そして、平滑コンデンサ２０の出力端に接続された負荷２２に、出力電圧Voと出力電流Ioを供給する。

主スイッチング素子１４のスイッチング動作を制御する制御回路２４は、主スイッチング素子１４のオン時間とオフ時間を決定し、後述する通常状態と待機状態において、出力電圧Voを目標電圧Vo(r)に近づける制御を行う。制御回路２４は、矩形パルスV26を発生させるパルス発生回路２６を有し、出力抵抗２８を介して主スイッチング素子１４のゲートソース端子間に出力する。矩形パルスV26は、ハイレベルとローレベルを繰り返し、ハイレベル（波高値V26p）がオン閾値電圧Vthよりも高い。

また、制御回路２４は、出力電流Ioが増加して第一電流基準値Io(1)を超えると、主スイッチング素子１４のオン時間を制限すると共にオフ時間を長くすることによって、出力電流Ioの増加を抑制し出力電圧Voを低下させる過電流保護動作を行う。一方、出力電流Ioが減少して第二電流基準値Io(2)以下になると、主スイッチング素子１４のスイッチング動作を行う期間と停止する期間を繰り返す間欠モードによる低待機電力動作を行う。さらに制御回路２４は、補助巻線１６ｃに発生する電圧を検出し、いわゆる擬似共振の制御も行う。擬似共振の制御については、後で説明する。

図１０は、スイッチング電源装置１０の過電流垂下特性を表したグラフであり、横軸が出力電流Io、縦軸が出力電圧Voである。出力電流Ioが第二電流基準値Io(2)から第一電流基準値Io(1)までの範囲が通常状態、第一電流基準値Io(1)以上の領域が、過電流保護動作を行う過電流状態、第二電流基準値Io(2)以下の領域が低待機電力動作を行う待機状態である。

以下、通常状態の動作点A1の動作を説明し、その中で擬似共振の制御について説明する。なお、動作説明の中で、整流素子１８が導通したときの電圧降下については、十分に小さいとして無視する。

通常状態の動作点A1は、図１１の動作波形に示すように、主スイッチング素子１４がスイッチング動作を継続し、負荷２２に安定な出力電圧Vo（＝Vo(r)）と一定の出力電流Ioを供給している。主スイッチング素子１４のゲートソース端子間の電圧Vgがハイレベル（＝V26p）のときは主スイッチング素子１４がオンしており、ドレインソース間の電圧Vdは略ゼロで、ドレインに流れる電流Idが右肩上がりに増加し、主トランス１４に励磁エネルギーを蓄積している。このとき、整流素子１８は非導通なので順方向の電流Ifはゼロであり、両端の電圧Vfは逆方向にVo(r)＋Vi・（Nb/Na）である。

電圧Vgがローレベル（＜Vth）に転じると、主スイッチング素子１４がオフし、電流Idが遮断される。その結果、主トランス１４に逆起電力が発生し、電圧Vdが上昇し、入力電圧Viを超えたところで出力巻線１６ｂの電圧が反転する。出力巻線１６ｂの電圧の極性が反転すると、整流素子１８が導通して電圧Vfが略ゼロになり、出力巻線１６ｂの電圧が出力電圧Vo（＝Vo(r)）と等しくなり、電圧VdがVi＋Vo(r)・（Na/Nb）になる。整流素子の電流Ifは、整流素子１８が導通することによって右肩下がりに流れ、主トランス１４の励磁エネルギーの放出が終了したときにゼロとなる。電流Ifが流れる時間は、そのときの出力電圧Voにほぼ逆比例する。

電流Ifがゼロになると、整流素子１８が非導通となり、主スイッチング素子１４もオフしているので、主トランス１６の各巻線がハイインピーダンスになり、各巻線のインダクタンスと浮遊容量等との共振現象により、電圧Vd波形に、入力電圧Viを中心とする正弦波状の共振電圧が発生する。共振電圧の振幅は、ほぼVo(r)・（Na/Nb）となる。制御回路２４は、補助巻線１６ｃの電圧変化を観測し、電圧Vdの共振電圧が谷状になったタイミング（電圧Vdが低下して再び上昇し始める頃のタイミング）を検出し、電圧Vgをハイレベル（<Vth）に反転させ、主スイッチング素子１４をオンさせる。

電圧Vgがローレベルからハイレベルに上昇する傾きは、制御回路２４の出力抵抗２８と、主スイッチング素子１４内部の図示しない寄生コンデンサとの時定数によって決定される。図１１の電圧Vg波形では、電圧Vgが上昇してオン閾値電圧Vthを通過する時、一時的に傾きが緩くなって、階段状になっている。これは、時定数に関与する寄生コンデンサの容量が、電圧Vgがオン閾値電圧Vthより低いときと、電圧Vgがオン閾値電圧Vthに達した後とで変化するからである。前者においては、寄生コンデンサがほぼゲートソース端子間コンデンサだけなのに対して、後者においては、ドレインソース端子間が短絡する（オンする）ことによって、ドレインゲート端子間コンデンサが並列に接続される形になる。したがって、電圧Vgの上昇が、オン閾値電圧Vthを通過するタイミングで一時的に妨げられる。しかし、図１１の電圧Vg波形であれば、オン閾値電圧Vthを通過する傾きは十分に急峻であり、主スイッチング素子１４のオンスピードは高速である。

以上のように、主スイッチング素子１４は、ドレインソース端子間の電圧Vdが共振によって低くなったタイミング（ゼロに近くなったタイミング）にオンするので、一般的な共振コンバータで行われるソフトスイッチングに類似した効果が得られる。例えば、整流素子１８の電圧Vf波形に示すように、主トランス１６のリケージインダクタンスに起因するサージ電圧が小さく抑えられる。このように、擬似共振の制御とは、電圧Vdの共振電圧が谷状になったときに主スイッチング素子１４をオンさせる制御のことを言う。

特許文献１に開示されたスイッチング電源装置は、上記のスイッチング電源装置１０と同様の擬似共振フライバック型の電源装置である。この電源装置は、電圧Vdの共振電圧が谷状になるタイミングを検出する回路の部分に改良が加えられている。

特許文献２には、出力電圧が低下したとき、主スイッチング素子のゲートソース端子間の電圧Vgの立ち上がりを緩やかにする駆動信号生成回路を設けたスイッチング電源装置が開示されている。駆動信号生回路の具体的な構成として、２つのトランジスタを直列接続していわゆるトーテムポール型の駆動回路を構成し、ハイサイド側のトランジスタのコレクタに、電流制限抵抗及びスイッチの並列回路を挿入する回路が記載されている。通常状態では電流制限抵抗がスイッチで短絡され、出力電圧が低下するとスイッチが開放され、電流制限抵抗により電圧Vgが立ち上がる時定数を大きくする。したがって、過電流保護動作等で出力電圧が低下したとき、主スイッチング素子のオンスピードを遅くすることによって、整流素子の両端に大きなサージ電圧が発生するのを防止する。この駆動信号生成回路は、ハードスイッチングを行う様々な回路方式に適用することができ、同様の作用効果を得ることができる。

特開２００８−２５９２８８号公報 特開２０１１−３０３７９号公報

従来のスイッチング電源装置１０の場合、図１０に示す過電流状態と待機状態において、整流素子１８の電圧Vf波形に大きいサージ電圧が発生するという問題がある。以下、過電流状態の動作点A2、待機状態の動作点A3の動作を順番に説明する。

過電流状態の動作点A2は、図１２の動作波形に示すように、動作点A1と同様に、主スイッチング素子１４がスイッチング動作を継続している。ここでは、出力電流Ioが増加して第一電流基準値Io(1)を超えているので、過電流保護動作により、主スイッチング素子１４のオン時間が制限されると共にオフ時間が通常状態の動作点A1よりも長くなり、その結果、出力電流Ioの増加が抑制され出力電圧Voが約1/5・Vo(r)まで低下している。

動作点A2の動作波形で注目すべきは、電圧Vdの共振電圧の振幅が、通常状態の動作点A1よりも小さくなっている点である。上記のように、電流Ifがゼロになると、主トランス１６の各巻線のインダクタンスと浮遊容量等との共振現象により、電圧Vd波形に、入力電圧Viを中心とする正弦波状の共振電圧が発生する。動作点A2の場合、出力電圧Voが約1/5・Vo(r)に低下しているので、共振電圧の振幅はほぼ1/5・Vo(r)・（Na/Nb）となり、動作点A1の場合よりも格段に小さい。

制御回路２４は、擬似共振の制御により、電圧Vdの共振電圧が谷状になったタイミングで電圧Vgをハイレベル（<Vth）に反転させ、主スイッチング素子１４をオンさせる。しかし、主スイッチング素子１４は、電圧Vdがさほど低下していない状態（入力電圧Viに近い状態）でオンするので、ソフトスイッチングのような効果は得られず、整流素子１８の電圧Vfに、主トランス１６のリケージインダクタンスに起因する大きなサージ電圧が発生する。

待機状態の動作点A3は、図１３の動作波形に示すように、スイッチング動作を行う期間と停止する期間とを繰り返す間欠モードによる低待機電力動作が行われ、主スイッチング素子１４等のスイッチング損失が低減される。スイッチング動作が停止している期間は、平滑コンデンサ２０が出力電流Ioを供給することで、出力電圧Voは一定の電圧Vo(r)に保持される。スイッチング動作を行っている期間の動作波形は、通常状態の動作点A1とほぼ同じである。

動作点A3の動作波形で注目すべきは、スイッチング動作が停止して再開する最初のタイミングで、電圧Vdがほぼ入力電圧Viで一定になっている点である。したがって、擬似共振の制御が不能になり、主スイッチング素子１４は、電圧Vdが高い状態（ほぼ入力電圧Viに等しい状態）でオンするので、整流素子１８の電圧Vfに、主トランス１６のリケージインダクタンスに起因する大きなサージ電圧が発生する。

以上説明したように、従来のスイッチング電源装置１０は、過電流状態や待機状態において、擬似共振の作用効果を得ることができず、整流素子１８の両端に大きなサージ電圧が発生する。したがって、整流素子１８を選択する際、通常状態だけを考えると低耐圧のダイオード（導通時の電圧降下が小さい素子）が使用できるところ、過電流状態と待機状態の安全性を考慮して高耐圧のダイオード（導通時の電圧降下が大きい素子）を使用しなければならず、通常状態における整流素子１８の損失が大きくなって電源効率が低下するという問題があった。これは、特許文献１のスイッチング電源装置においても、同様に発生する問題である。

対策として、例えば、整流素子１８にスナバ回路を接続し、サージ電圧を吸収する方法が考えられるが、スナバ回路が不要な通常状態でもスナバ回路に一定以上の損失が発生するので、電源効率の低下は避けられない。

また、別の対策として、特許文献２に開示された駆動信号生成回路の技術を適用する方法が考えられる。しかし、この駆動信号生成回路の場合、出力電圧Voが所定値よりも低いことを検出して電流制限抵抗を短絡しているスイッチを開放する動作を行うので、出力電圧VoがVo(r)に保持されている待機状態では効果が得られない。また、この駆動信号生成回路は、トーテムポール型の駆動回路、電流制限抵抗、スイッチ（スイッチの制御回路を含む）で構成され、部品点数が多く、構成が複雑である。また、制御回路２４として使用される市販のICは、通常、内部にトーテムポール型の駆動回路が設けられており、ICの構造上、電流制限抵抗及びスイッチを接続することができないケースがあるので、別のトーテムポール型の駆動回路をIC外部に追加しなければならず、非常に不経済である。

本発明は、上記背景技術に鑑みて成されたものであり、出力電流の状態によらず整流素子のサージ電圧を抑制することができ、シンプルな構成で効率の高い擬似共振フライバック型のスイッチング電源装置を提供することを目的とする。

本発明は、スイッチング動作により入力電圧を断続する主スイッチング素子と、入力巻線及び出力巻線を有し、該入力巻線に前記主スイッチング素子のスイッチング動作により発生する断続電圧が印加される主トランスと、前記主スイッチング素子がオフの期間に前記出力巻線に発生する電圧を整流する整流素子と、前記整流素子が出力する整流電圧を平滑して出力電圧を生成する平滑コンデンサと、前記主スイッチング素子のスイッチング動作を制御する回路であって、前記主スイッチング素子がオフした後、前記主トランスの励磁エネルギーが放出されて前記整流素子が非導通になり、前記主スイッチング素子の両端に発生する振動電圧が谷状になったタイミングで前記主スイッチング素子を再びオンさせる制御回路とを備え、前記平滑コンデンサに接続された負荷に、前記出力電圧及び出力電流を供給する擬似共振フライバック型のスイッチング電源装置であって、
前記主スイッチング素子は、ＮチャネルのMOS型FETであって、ゲートソース端子間にオン閾値電圧を超える正電圧が印加されるとオフからオンに転じる素子であり、前記制御回路には、ハイレベルとローレベルを繰り返し、前記ハイレベルが前記オン閾値電圧よりも高い矩形パルスを生成し、出力抵抗を介して前記主スイッチング素子のゲートソース端子間に出力するパルス発生回路が設けられ、前記主スイッチング素子のゲートソース端子間には、駆動コンデンサが設けられ、
さらに、前記主スイッチング素子のオフ時間が所定の時間基準値よりも長くなると、前記駆動コンデンサと並列に付加コンデンサを接続する容量可変回路が設けられ、前記付加コンデンサが接続されることにより、前記主スイッチング素子のゲートソース端子間電圧が立ち上がるとき、前記オン閾値電圧を通過する傾きが緩やかになるスイッチング電源装置である。前記駆動コンデンサは、前記MOS型FET内部の寄生コンデンサでもよい。

また、前記制御回路は、前記出力電流が増加して第一電流基準値を超えると、前記主スイッチング素子のオン時間を制限すると共にオフ時間を長くして、前記出力電流の増加を抑制し前記出力電圧を低下させる過電流保護動作を行い、前記過電流保護動作により、前記主スイッチング素子のオフ時間が前記時間基準値よりも長くなる構成にすることができる。さらに、前記過電流保護動作が行われたとき、前記主スイッチング素子のスイッチング動作を行う期間と停止する期間とを繰り返す間欠モード動作を行う構成にすることができる。

また、前記制御回路は、前記出力電流が減少して第二電流基準値以下になると、前記主スイッチング素子がスイッチング動作を行う期間と停止する期間とを繰り返す間欠モードによる低待機電力動作を行い、前記低待機電力動作により、前記主スイッチング素子のオフ時間が前記時間基準値よりも長くなる構成にすることができる。

さらに、前記容量可変回路は、アノード端子が前記主スイッチング素子のゲート端子に接続されたダイオードと、前記ダイオードのカソード端子と前記主スイッチング素子のソース端子との間に接続された前記付加コンデンサと、前記付加コンデンサを放電する放電抵抗とで構成され、前記放電抵抗の抵抗値は、前記主スイッチング素子のゲートソース間電圧がローレベルを継続する時間が前記基準時間を超えると、前記付加コンデンサの両端電圧が前記オン閾値電圧以下に低下するよう設定されている。

本発明のスイッチング電源装置によれば、出力電流の状態によらず整流素子のサージ電圧を抑制することができるので、整流素子として低耐圧の素子（導通時の電圧降下が小さいダイオードやMOS型FET等）を使用することができ、通常状態における電源効率を向上させることができる。また、容量可変回路は、上記特許文献２に開示された駆動信号生成回路よりもシンプルに構成できるので、部品の実装スペースやコストの面で有利である。

本発明のスイッチング電源装置の一実施形態を示す回路図である。 図１における容量可変回路を具体化した回路図である。 一般的なMOS型FETのドレインソース端子間の抵抗値の特性を説明するグラフである。 この実施形態の動作を説明する出力電流−出力電圧特性のグラフと、出力電流−オフ時間のグラフである 図４の動作点A1における各部の動作波形である。 図４の動作点A2における各部の動作波形である。 図４の動作点A3における各部の動作波形である。 この実施形態の変形例の動作を説明する出力電流−オフ時間のグラフ（ａ）、動作点B1，B2におけるドレインソース端子間の電圧波形である 従来のスイッチング電源装置を示す回路図である。 従来のスイッチング電源装置の動作を説明する出力電流−出力電圧特性のグラフである 図１０の動作点A1における各部の動作波形である。 図１０の動作点A2における各部の動作波形である。 図１０の動作点A3における各部の動作波形である。

以下、本発明のスイッチング電源装置の一実施形態について、図１〜図７に基づいて説明する。ここで、従来のスイッチング電源装置１０と同様の構成は、同一の符号を付して説明を省略する。

この実施形態のスイッチング電源装置３０は、図１に示すように、スイッチング電源装置１０の構成に加えて、新たに容量可変回路３２が設けられた擬似共振フライバック型のスイッチング電源装置である。また、MOS型FETである主スイッチング素子１４のゲートソース端子間の駆動コンデンサ３４は、MOS型FET内部の寄生コンデンサである。以下、新たに設けられた容量可変回路３２を中心に説明する。

容量可変回路３２は、主スイッチング素子１４のオフ時間toffが所定の時間基準値tkよりも長くなると、駆動コンデンサ３４と並列に付加コンデンサ３６を接続する回路である。図１では、主スイッチング素子１４のゲートソース端子間に、付加コンデンサ３６とスイッチ３８の直列回路を接続する形で概念的に表してある。

具体的には、図２に示すように、アノード端子が主スイッチング素子１４のゲート端子に接続されたダイオード３８ａと、ダイオード３８ａのカソード端子と主スイッチング素子１４のソース端子との間に接続された付加コンデンサ３６と、付加コンデンサ３６と並列に接続された放電抵抗３８ｂとで構成することができる。ダイオード３８ａは、電圧Vgが上昇して付加コンデンサ３６の電圧Vcを超えたときに導通し、付加コンデンサ３６が駆動コンデンサ３４に並列接続される。反対に、電圧Vgが電圧Vcよりも低いときはダイオード３８ａが非導通となり、付加コンデンサ３６は、駆動コンデンサ３４から切り離されて放電抵抗３８ｂによって放電される。放電抵抗３８ｂは、上記の基準時間tkを設定するための抵抗であり、後で詳しく説明する。

ここで、主スイッチング素子１４に使用される一般的なMOS型FETの特性について説明する。図４のグラフは、横軸がゲートソース端子間の電圧Vg、縦軸がドレインソース端子間の抵抗値Rdsである。抵抗値Rdsは、電圧Vgがゼロのとき非常に大きく、オン閾値電圧Vthに近づくと急激に低下し、オン閾値電圧Vthを超えると非常に小さくなってほぼ一定になる。したがって、主スイッチング素子１４は、電圧Vgがオン閾値電圧Vthより低いときがオフ、電圧Vgがオン閾値電圧Vthより高いときがオンとなる。主スイッチング素子１４がオフからオンに切り替わるスピード（オンスピード）は、抵抗値Rdsが大きい値から小さい値に変化するスピードと等価であり、電圧Vgが上昇してオン閾値電圧Vthを通過する際の傾きによって変化する。例えば、電圧Vgがオン閾値電圧Vthを通過する傾きが急峻な場合、抵抗値Rdsが素早く変化するので、オンスピードが速くなる。反対に、電圧Vgがオン閾値電圧Vthを通過する傾きが緩やかな場合、抵抗値Rdsがゆっくり変化するので、オンスピードが遅くなる。

図４の上側のグラフは、スイッチング電源装置３０の過電流垂下特性を表したグラフであり、横軸が出力電流Io、縦軸が出力電圧Voである。この特性は、従来のスイッチング電源装置１０と同様であり、出力電流Ioが第二電流基準値Io(2)から第一電流基準値Io(1)までの範囲が通常状態、第一電流基準値Io(1)以上の領域が、過電流保護動作を行う過電流状態、第二電流基準値Io(2)以下の領域が低待機電力動作を行う待機状態である。

図４の下側のグラフは、スイッチング電源装置３０のオフ時間toffの変化を表したグラフであり、横軸が出力電流Io、縦軸が主スイッチング素子１４のオフ時間toffである。待機状態は特性カーブが２つあるが、A3(a)の符号を付した方がスイッチング動作中のオフ時間toffで、A3(b)の符号を付した方がスイッチング停止中のオフ時間toffである。

以下、図４の通常状態の動作点A1、過電流状態の動作点A2、待機状態の動作点A3の動作を順番に説明する。なお、動作説明の中で、整流素子１８とダイオード３８ａが導通したときの各電圧降下については、十分に小さいとして無視する。

通常状態の動作点A1は、図５の動作波形に示すように、主スイッチング素子１４が継続的にスイッチング動作を行い、負荷２４に安定な出力電圧Vo（＝Vo(r)）と一定の出力電流Ioを供給している。従来の動作波形（図１１）と比較すると、容量可変回路３２の動作により、主スイッチング素子１４のゲートソース端子間の電圧Vg波形が若干変化している。

図５の電圧Vg波形と電圧Vc波形は、オン閾値電圧Vthを十分超えたところで電圧Vcと重なっている。この重なっている期間は、容量可変回路３２のダイオード３８ａが導通している期間であり、電圧Vgが、出力抵抗２８、駆動コンデンサ３４及び付加コンデンサ３６で定まる時定数により、電圧V26pに向かって緩やかに上昇している。

その後、主スイッチング素子１４をオフさせるために電圧Vgがローレベルに転じると、電圧Vgが電圧Vcよりも低くなるのでダイオード３８ａが非導通となる。そして、付加コンデンサ３６が駆動コンデンサ３４から切り離され、電圧Vcが、放電抵抗３８ｂ及び付加コンデンサ３６で定まる時定数により、非常に緩やかに低下する。

放電抵抗３８ｂの抵抗値は、電圧Vgのローレベルが時間基準値tk以上継続すると、電圧Vcがオン閾値電圧Vth以下まで低下するように設定されている。言い換えると、オフ時間toffが時間基準値tkより短いときは、電圧Vcがオン閾値電圧Vth以下に低下しないように設定されている。したがって、動作点A1は、図４のグラフで説明したように、オフ時間toffが時間基準値tkよりも短いので、電圧Vgがハイレベルに転じるタイミングにおいて、電圧Vcがオン閾値電圧Vth以上の値になる。

オフ時間toffが経過し、電圧Vgが立ち上がってオン閾値電圧Vthを通過するとき、電圧Vgよりも電圧Vcの方が高くダイオード３８ａが非導通なので、付加コンデンサ３６が切り離された状態が維持され、図５に示すように、電圧Vgは、出力抵抗２８と駆動コンデンサ３４とで定まる小さい時定数で上昇し、急峻な傾きでオン閾値電圧Vthを通過する。したがって、抵抗値Rdsが素早く小さい値に変化し、高速のオンスピードが実現される。

その後、電圧Vgが電圧Vcに達すると、ダイオード３８ｂが導通して付加コンデンサ３６が駆動コンデンサ３４に並列接続され、電圧Vgの上昇が緩やかになる。しかし、電圧Vgがオン閾値電圧Vthよりも十分高く、既にドレインソース端子間の抵抗値Rdsが小さい値になっているので、電圧Vgの上昇が緩やかであっても、オンスピードに影響しない。

このように、スイッチング電源装置３０の動作点A1における動作は、従来のスイッチング電源装置１０と実質的に同じであり、擬似共振の制御の効果により、整流素子１８の電圧Vfのサージ電圧が小さく抑えられる。

過電流状態の動作点A2は、図６の動作波形に示すように、主スイッチング素子１４がスイッチング動作を継続している。ここでは、過電流保護動作により、主スイッチング素子１４のオン時間が制限されると共にオフ時間toffが動作点A1よりも長くなり、その結果、出力電流Ioの増加が抑制され出力電圧Voが約1/5・Vo(r)まで低下している。

動作点A2のオフ時間toffは、図４に示すように、時間基準値tkよりも長いので、電圧Vgがハイレベルに転じるタイミングで、電圧Vcはオン閾値電圧Vth以下に低下している。この点が、図５の動作点A1と大きく異なる点である。

オフ時間toff（＞tk）が経過すると、主スイッチング素子１４をオンさせるため、電圧Vgが立ち上がり始める。電圧Vgはオン閾値電圧Vthを通過する前に電圧Vcに達し、ダイオード３８ｂが導通して付加コンデンサ３６が駆動コンデンサ３４に並列接続される。そして、電圧Vgは、出力抵抗２８、駆動コンデンサ３４及び付加コンデンサ３６で定まる大きい時定数で上昇し、緩やかな傾きでオン閾値電圧Vthを通過する。したがって、主スイッチング素子１４のオンスピードが遅くなる。

主スイッチング素子１４は、ドレインソース端子間の電圧Vdがさほど低下していない状態（入力電圧Viに近い状態）でオンするので、擬似共振の効果は小さい。しかし、主スイッチング素子１４のオンスピードが遅いので、整流素子１８の電圧Vfのサージ電圧が小さく抑えられる。これは、主スイッチング素子１４の抵抗値Rdsがゆっくり変化する（徐々に小さくなる）ことによって、主トランス１６のリケージインダクタンスの影響が吸収されるからである。

その後、電圧Vgがローレベルに転じてオフ時間toffが開始すると、電圧Vgが電圧Vcよりも低くなるので、ダイオード３８ａが非導通となる。そして、付加コンデンサ３６が駆動コンデンサ３４から切り離され、電圧Vcが、放電抵抗３８ｂ及び付加コンデンサ３６で定まる時定数により、非常に緩やかに低下する。

このように、スイッチング電源装置３０は、従来のスイッチング電源装置１０と異なり、過電流状態の動作点A2において、主スイッチング素子１４のオンスピードが遅くなるので、整流素子１８の電圧Vfに大きなサージ電圧が発生しない。

待機状態の動作点A3は、図７の動作波形に示すように、スイッチング動作を行う期間と停止する期間とを繰り返す間欠モードによる低待機電力動作が行われる。スイッチング動作が停止している期間は、平滑コンデンサ２０が出力電流Ioを供給することで、出力電圧Voが一定の電圧Vo(r)に保持される。

図４に示すように、スイッチング動作中は、オフ時間toffが時間基準値tkよりも短いので（A3(a)）、各部の動作波形は、図５に示す動作点A1とほぼ同じである。ただし、スイッチング動作が停止して再開する最初のタイミングで、図６に示す動作点A2と類似した動作が行われる点に特徴がある。

スイッチング停止中のオフ時間toffとは、図７において「停止中」と表した期間の長さと等価であり、時間基準値tkよりも長い。したがって、スイッチング動作を再開して最初に電圧Vgがハイレベルに転じるタイミングにおいて、電圧Vcは、ほぼゼロ（＜Vth）になっている。

スイッチング動作を再開する時、主スイッチング素子１４をオンさせるため、電圧Vgが立ち上がり始める。すると、電圧Vgがすぐに電圧Vcに達してダイオード３８ｂが導通し、付加コンデンサ３６が駆動コンデンサ３４に並列接続され、電圧Vgは、出力抵抗２８、駆動コンデンサ３４及び付加コンデンサ３６で定まる大きい時定数で上昇し、緩やかな傾きでオン閾値電圧Vthを通過する。したがって、主スイッチング素子１４のオンスピードが遅くなる。

主スイッチング素子１４は、ドレインソース端子間の電圧Vdが高い状態（ほぼ入力電圧Viに等しい状態）でオンがするので、擬似共振の効果は得られない。しかし、主スイッチング素子１４のオンスピードが遅いので、整流素子１８の電圧Vfのサージ電圧が小さく抑えられる。

その後、電圧Vgがローレベルに転じてオフ時間toffが開始すると、電圧Vgが電圧Vcよりも低くなるので、ダイオード３８ａが非導通となる。そして、付加コンデンサ３６が駆動コンデンサ３４から切り離され、電圧Vcが、放電抵抗３８ｂ及び付加コンデンサ３６で定まる時定数により、非常に緩やかに低下する。以降の動作は、図５に示す動作点A1とほぼ同じである。

このように、スイッチング電源装置３０は、従来のスイッチング電源装置１０と異なり、待機状態の動作点A3におけるスイッチング動作が再開する最初タイミングで、主スイッチング素子１４のオンスピードが遅くなるので、整流素子１８の電圧Vfに大きなサージ電圧が発生しない。

主スイッチング素子１４のオンスピードを遅くする程度については、付加コンデンサ３６によって調節することができる。ただし、オンスピードが遅くし過ぎると、別の問題（例えば、待機状態における出力電圧Voの低下、入力投入時の起動不良など）が生じるおそれがあるので、付加コンデンサ３６の容量は、駆動コンデンサ３４の1/2倍〜10倍程度に設定するのが好ましい。容量比を調整するため、駆動コンデンサ３４をMOS型FETの外部に接続しても構わない。また、時間基準値tkは、付加コンデンサ３６及び放電抵抗３８ｂによって調節することができ、図４に示すように、通常状態におけるオフ時間toffよりも長く設定することが好ましい。通常状態で主スイッチング素子１４のオフスピードが遅くなると、電源効率が低下する可能性があるからである。

以上説明したように、スイッチング電源装置３０によれば、出力電流Ioの状態によらず整流素子１８のサージ電圧を抑制することができるので、整流素子１８として低耐圧のダイオード（導通時の電圧降下が小さいダイオード）を使用することができ、通常状態における電源効率を向上させることができる。また、容量可変回路３２は、上記特許文献２に開示された駆動信号生成回路に比べて非常にシンプルなので、部品の実装スペースやコストの面で有利である。

なお、本発明のスイッチング電源装置は、上記実施形態に限定されるものではない。例えば、容量可変回路は、図１で説明したように、「主スイッチング素子のオフ時間が時間基準値よりも長くなると、駆動コンデンサと並列に付加コンデンサを接続する動作を行い、主スイッチング素子のゲートソース端子間電圧Vgが立ち上がるとき、オン閾値電圧Vthを通過する傾きを緩やかにする」という動作を行うものであれば、図２の容量可変回路３２以外の構成に変更することができる。

上記のスイッチング電源装置３０は、出力電流Ioが第一電流基準値Io(1)を超えると自動復帰式の過電流保護動作を行うが、例えば、第一電流基準値Io(1)を超えるとスイッチング動作を停止させるラッチ式の過電流保護動作を行ってもよい。この場合、図４に示す過電流状態がなくなり、待機状態において上記の作用効果を得ることができる。また、スイッチング電源装置３０において、自動復帰式の過電流保護動作に、間欠モードの動作（スイッチング動作と停止とを繰り返す動作）を組み合わせることも可能である。この場合、過電流状態において、上記の過電流状態及び待機状態の動作が複合的に行われ、同様の作用効果を得ることができる。

上記のスイッチング電源装置３０は、出力電流Ioが第二電流基準値Io(2)以下になると間欠モードによる低待機電力動作を行うが、この低待機電力動作を行わないようにしてもよい。この場合、図４に示す待機状態がなくなり、過電流状態において上記の作用効果を得ることができる。

上記のスイチング電源装置３０の擬似共振の制御では、主スイッチング素子１４をオンさせるタイミングを、電圧Vdの共振電圧が最初に谷状になるタイミングとしている。しかし、擬似共振の制御にも様々な方式があり、例えば図８のように、出力電流Ioが一定以上の範囲では、電圧Vdの共振電圧が最初に谷状になるタイミング（動作点B1の電圧Vd波形を参照）とし、出力電流Ioが一定以下の範囲では、２回目に谷状になるタイミングに切り替える（動作点B2の電圧Vd波形を参照）等の方式も考えられる。このような場合、切り替えのポイントでオフ時間toffにピークが生じるが、上記と同様に、時間基準値tkが通常状態のオン時間toffよりも長い時間になるように設定するのが好ましい。

１０，３０ スイッチング電源装置
１４ 主スイッチング素子
１６ 主トランス
１６ａ 入力巻線
１６ｂ 出力巻線
１８ 整流素子
２０ 平滑コンデンサ
２４ 制御回路
２６ パルス発生回路
２８ 出力抵抗
３２ 容量可変回路
３４ 駆動コンデンサ
３６ 付加コンデンサ
３８ａ ダイオード
３８ｂ 放電抵抗
Io 出力電流
Io(1) 第一電流基準値
Io(2) 第二電流基準値
tk 時間基準値
Vi 入力電圧
Vo 出力電圧
Vth MOS型FETのオン閾値電圧

Claims (6)

1. スイッチング動作により入力電圧を断続する主スイッチング素子と、入力巻線及び出力巻線を有し、該入力巻線に前記主スイッチング素子のスイッチング動作により発生する断続電圧が印加される主トランスと、前記主スイッチング素子がオフの期間に前記出力巻線に発生する電圧を整流する整流素子と、前記整流素子が出力する整流電圧を平滑して出力電圧を生成する平滑コンデンサと、前記主スイッチング素子のスイッチング動作を制御する回路であって、前記主スイッチング素子がオフした後、前記主トランスの励磁エネルギーが放出されて前記整流素子が非導通になり、前記主スイッチング素子の両端に発生する振動電圧が谷状になったタイミングで前記主スイッチング素子を再びオンさせる制御回路とを備え、前記平滑コンデンサに接続された負荷に、前記出力電圧及び出力電流を供給する擬似共振フライバック型のスイッチング電源装置において、
   前記主スイッチング素子は、ＮチャネルのMOS型FETであって、ゲートソース端子間にオン閾値電圧を超える正電圧が印加されるとオフからオンに転じる素子であり、前記制御回路には、ハイレベルとローレベルを繰り返し、前記ハイレベルが前記オン閾値電圧よりも高い矩形パルスを生成し、出力抵抗を介して前記主スイッチング素子のゲートソース端子間に出力するパルス発生回路が設けられ、
   前記主スイッチング素子のゲートソース端子間には、駆動コンデンサが設けられ、さらに、前記主スイッチング素子のオフ時間が所定の時間基準値よりも長くなると、前記駆動コンデンサと並列に付加コンデンサを接続する容量可変回路が設けられ、前記付加コンデンサが接続されることにより、前記主スイッチング素子のゲートソース端子間電圧が立ち上がるとき、前記オン閾値電圧を通過する傾きが緩やかになることを特徴とするスイッチング電源装置。
2. 前記駆動コンデンサは、前記MOS型FET内部の寄生コンデンサである請求項１記載のスイッチング電源装置。
3. 前記制御回路は、前記出力電流が増加して第一電流基準値を超えると、前記主スイッチング素子のオン時間を制限すると共にオフ時間を長くして、前記出力電流の増加を抑制し前記出力電圧を低下させる過電流保護動作を行い、前記過電流保護動作により、前記主スイッチング素子のオフ時間が前記時間基準値よりも長くなる請求項１又は２記載のスイッチング電源装置。
4. 前記制御回路は、前記過電流保護動作が行われたとき、前記主スイッチング素子のスイッチング動作を行う期間と停止する期間とを繰り返す間欠モード動作を行う請求項３記載のスイチング電源装置。
5. 前記制御回路は、前記出力電流が減少して第二電流基準値以下になると、前記主スイッチング素子がスイッチング動作を行う期間と停止する期間とを繰り返す間欠モードによる低待機電力動作を行い、前記低待機電力動作により、前記主スイッチング素子のオフ時間が前記時間基準値よりも長くなる請求項１又は２記載のスイッチング電源装置。
6. 前記容量可変回路は、アノード端子が前記主スイッチング素子のゲート端子に接続されたダイオードと、前記ダイオードのカソード端子と前記主スイッチング素子のソース端子との間に接続された前記付加コンデンサと、前記付加コンデンサを放電する放電抵抗とで構成され、
   前記放電抵抗の抵抗値は、前記主スイッチング素子のゲートソース間電圧がローレベルを継続する時間が前記基準時間を超えると、前記付加コンデンサの両端電圧が前記オン閾値電圧以下に低下するよう設定されている請求項1乃至５のいずれか記載のスイッチング電源装置。

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