JP2000252521A - 発光素子駆動回路 - Google Patents
発光素子駆動回路Info
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- JP2000252521A JP2000252521A JP4720799A JP4720799A JP2000252521A JP 2000252521 A JP2000252521 A JP 2000252521A JP 4720799 A JP4720799 A JP 4720799A JP 4720799 A JP4720799 A JP 4720799A JP 2000252521 A JP2000252521 A JP 2000252521A
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Abstract
(57)【要約】
【課題】 簡単な構成で発光素子と接続されたトランジ
スタの電流波形の立ち上がり時間を速くし、かつ、雑音
耐力の高い発光素子駆動回路を提供する。 【解決手段】 発光素子１にはトランジスタＮ２が直列
接続されており、トランジスタＮ２のゲートには、電流
スイッチを構成するトランジスタＮ８のソースとトラン
ジスタＮ９のドレインの接続接点が接続される。トラン
ジスタＮ８の前段にはトランジスタＮ５とＮ６からなる
ソースフォロワが接続され、ソースフォロワの出力イン
ピーダンスを下げることで、トランジスタＮ２のゲート
から見えるインピーダンスを下げ、Ｎ２ゲート容量への
充電時定数を小さくする。
スタの電流波形の立ち上がり時間を速くし、かつ、雑音
耐力の高い発光素子駆動回路を提供する。 【解決手段】 発光素子１にはトランジスタＮ２が直列
接続されており、トランジスタＮ２のゲートには、電流
スイッチを構成するトランジスタＮ８のソースとトラン
ジスタＮ９のドレインの接続接点が接続される。トラン
ジスタＮ８の前段にはトランジスタＮ５とＮ６からなる
ソースフォロワが接続され、ソースフォロワの出力イン
ピーダンスを下げることで、トランジスタＮ２のゲート
から見えるインピーダンスを下げ、Ｎ２ゲート容量への
充電時定数を小さくする。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタル光通信シ
ステム及び各種民生機器に適用される発光素子駆動回路
に係り、特に電流スイッチを構成するトランジスタの寄
生容量への充電時定数を小さくすることができる発光素
子駆動回路に関する。
ステム及び各種民生機器に適用される発光素子駆動回路
に係り、特に電流スイッチを構成するトランジスタの寄
生容量への充電時定数を小さくすることができる発光素
子駆動回路に関する。
【０００２】
【従来の技術】図３は従来例に係る発光素子駆動回路の
構成図である。この回路において、基準電流入力部を構
成するノードＣ側には、ノードＣとＧＮＤの間にトラン
ジスタ（ＦＥＴ、以下同様）Ｎ１が設けられている。ト
ランジスタＮ１はドレインとゲートが接続されている。
電流出力部を構成するノードＤ側には、ノードＤとＧＮ
Ｄの間にトランジスタＮ２が設けられ、また、発光素子
（一般にはレーザダイオード；ＬＤ）１がトランジスタ
Ｎ２と直列に設けられている。トランジスタＮ１とＮ２
はカレントミラーになるようにしている。
構成図である。この回路において、基準電流入力部を構
成するノードＣ側には、ノードＣとＧＮＤの間にトラン
ジスタ（ＦＥＴ、以下同様）Ｎ１が設けられている。ト
ランジスタＮ１はドレインとゲートが接続されている。
電流出力部を構成するノードＤ側には、ノードＤとＧＮ
Ｄの間にトランジスタＮ２が設けられ、また、発光素子
（一般にはレーザダイオード；ＬＤ）１がトランジスタ
Ｎ２と直列に設けられている。トランジスタＮ１とＮ２
はカレントミラーになるようにしている。
【０００３】また、カレントミラー回路のトランジスタ
Ｎ１，Ｎ２のゲート間に、発光素子１に流れる電流をオ
ン、オフする電流スイッチを構成する２つのトランジス
タＮ８，Ｎ９を接続している。この回路において、トラ
ンジスタＮ２のゲートとＧＮＤ間には、配線容量やトラ
ンジスタＮ２のゲート容量からなる寄生容量Ｃｃ１が存
在する。
Ｎ１，Ｎ２のゲート間に、発光素子１に流れる電流をオ
ン、オフする電流スイッチを構成する２つのトランジス
タＮ８，Ｎ９を接続している。この回路において、トラ
ンジスタＮ２のゲートとＧＮＤ間には、配線容量やトラ
ンジスタＮ２のゲート容量からなる寄生容量Ｃｃ１が存
在する。
【０００４】このような回路において、トランジスタＮ
８とＮ９のゲートにパルス状の制御信号が交互に入力さ
れると、トランジスタＮ８とＮ９が交互にオン、オフす
ることになる。トランジスタＮ８がオンになるとトラン
ジスタＮ２はオンになり、トランジスタＮ９がオンにな
るとトランジスタＮ２はオフとなる。従って、発光素子
１はトランジスタＮ２のオンにより駆動されることにな
る。
８とＮ９のゲートにパルス状の制御信号が交互に入力さ
れると、トランジスタＮ８とＮ９が交互にオン、オフす
ることになる。トランジスタＮ８がオンになるとトラン
ジスタＮ２はオンになり、トランジスタＮ９がオンにな
るとトランジスタＮ２はオフとなる。従って、発光素子
１はトランジスタＮ２のオンにより駆動されることにな
る。
【０００５】
【発明が解決しようとする課題】しかし上記従来回路に
おいては、トランジスタＮ８，Ｎ９によるスイッチング
の度に寄生容量Ｃｃ１にチャージされた電荷がトランジ
スタＮ９により放電されるため、スイッチングの度に寄
生容量Ｃｃ１にチャージする必要がある。また、発光素
子１に大電流を流すためには、トランジスタＮ２のサイ
ズを大きくしなければならないが、トランジスタサイズ
を大きくすると寄生容量Ｃｃ１も大きくなり、充電時定
数が大きくなるため立ち上がり時間が遅くなり、これを
補うために、基準電流量を大きくする必要が生じてい
た。
おいては、トランジスタＮ８，Ｎ９によるスイッチング
の度に寄生容量Ｃｃ１にチャージされた電荷がトランジ
スタＮ９により放電されるため、スイッチングの度に寄
生容量Ｃｃ１にチャージする必要がある。また、発光素
子１に大電流を流すためには、トランジスタＮ２のサイ
ズを大きくしなければならないが、トランジスタサイズ
を大きくすると寄生容量Ｃｃ１も大きくなり、充電時定
数が大きくなるため立ち上がり時間が遅くなり、これを
補うために、基準電流量を大きくする必要が生じてい
た。
【０００６】図４上段が図３に示す従来回路による電流
パルス信号を示している。図から明らかなように、寄生
容量Ｃｃ１が大きくなり充電時定数が大きくなると、パ
ルスの立ち上がりエッジがなだらかになっている。
パルス信号を示している。図から明らかなように、寄生
容量Ｃｃ１が大きくなり充電時定数が大きくなると、パ
ルスの立ち上がりエッジがなだらかになっている。
【０００７】ここで、トランジスタの寄生容量に起因す
る不具合（波形の立ち上がりがなだらかになる、共振現
象が発生する、光出力波形がオーバシュート／アンダシ
ュートする、等）を解決するために、特開平２−１９９
８７８号公報、特開平３−９５９８１号公報、特開平８
−３３０６５５号公報、特開平９−８３４５６号公報等
に提案の技術が知られている。
る不具合（波形の立ち上がりがなだらかになる、共振現
象が発生する、光出力波形がオーバシュート／アンダシ
ュートする、等）を解決するために、特開平２−１９９
８７８号公報、特開平３−９５９８１号公報、特開平８
−３３０６５５号公報、特開平９−８３４５６号公報等
に提案の技術が知られている。
【０００８】本発明はこれら従来公知の技術をさらに改
良し、簡単な構成で発光素子と接続されたトランジスタ
の電流波形の立ち上がり時間を速くし、かつ、雑音耐力
の高い発光素子駆動回路を提供することを目的とするも
のである。
良し、簡単な構成で発光素子と接続されたトランジスタ
の電流波形の立ち上がり時間を速くし、かつ、雑音耐力
の高い発光素子駆動回路を提供することを目的とするも
のである。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、データパルスにより交互に
オン、オフする２つのトランジスタからなる電流スイッ
チにより発光素子を駆動する発光素子駆動回路におい
て、前記電流スイッチの前段に低インピーダンス回路を
設けたことを特徴とする。
に、請求項１記載の発明は、データパルスにより交互に
オン、オフする２つのトランジスタからなる電流スイッ
チにより発光素子を駆動する発光素子駆動回路におい
て、前記電流スイッチの前段に低インピーダンス回路を
設けたことを特徴とする。
【００１０】また上記目的を達成するために、請求項２
記載の発明は、請求項１記載において、前記電流スイッ
チは、前記発光素子に直列に接続されたトランジスタの
ベースまたはゲートに接続され、前記低インピーダンス
回路の接続により発光素子直列接続の前記トランジスタ
のベースまたはゲートから見たインピーダンスが下がる
ようになっていることを特徴とする。
記載の発明は、請求項１記載において、前記電流スイッ
チは、前記発光素子に直列に接続されたトランジスタの
ベースまたはゲートに接続され、前記低インピーダンス
回路の接続により発光素子直列接続の前記トランジスタ
のベースまたはゲートから見たインピーダンスが下がる
ようになっていることを特徴とする。
【００１１】また上記目的を達成するために、請求項３
記載の発明は、請求項１及び請求項２記載において、前
記低インピーダンス回路を、トランジスタのソースと電
流源を直列接続したソースフォロワ回路またはトランジ
スタのエミッタと電流源を直列接続したエミッタフォロ
ワ回路から構成したことを特徴とする。
記載の発明は、請求項１及び請求項２記載において、前
記低インピーダンス回路を、トランジスタのソースと電
流源を直列接続したソースフォロワ回路またはトランジ
スタのエミッタと電流源を直列接続したエミッタフォロ
ワ回路から構成したことを特徴とする。
【００１２】また上記目的を達成するために、請求項４
記載の発明は、請求項３記載において、前記ソースフォ
ロワ回路または前記エミッタフォロワ回路の前段に雑音
耐力の高い回路を挿入したことを特徴とする。
記載の発明は、請求項３記載において、前記ソースフォ
ロワ回路または前記エミッタフォロワ回路の前段に雑音
耐力の高い回路を挿入したことを特徴とする。
【００１３】また上記目的を達成するために、請求項５
記載の発明は、請求項４記載において、前記ソースフォ
ロワ回路または前記エミッタフォロワ回路の前段に差動
アンプを挿入することで、雑音耐力を高めることを特徴
とする。
記載の発明は、請求項４記載において、前記ソースフォ
ロワ回路または前記エミッタフォロワ回路の前段に差動
アンプを挿入することで、雑音耐力を高めることを特徴
とする。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面に基づいて説明する。なお、図３に示す従来例と同
一個所には同一符号を付す。図１は本発明の実施の形態
に係る発光素子駆動回路の基本構成図である。図中、ス
イッチＳＷ１，ＳＷ２は前述の図３及び後述する図２に
おけるトランジスタＮ８，Ｎ９に相当している。本発明
は、スイッチＳＷ１の前段に低インピーダンス回路、例
えば、トランジスタＮ５と電流源Ｄ１から構成されるソ
ースフォロワ回路を挿入することで、ソースフォロワ回
路の出力インピーダンスを下げ、トランジスタＮ２のゲ
ートから見えるインピーダンスを下げるようにしたもの
である。
図面に基づいて説明する。なお、図３に示す従来例と同
一個所には同一符号を付す。図１は本発明の実施の形態
に係る発光素子駆動回路の基本構成図である。図中、ス
イッチＳＷ１，ＳＷ２は前述の図３及び後述する図２に
おけるトランジスタＮ８，Ｎ９に相当している。本発明
は、スイッチＳＷ１の前段に低インピーダンス回路、例
えば、トランジスタＮ５と電流源Ｄ１から構成されるソ
ースフォロワ回路を挿入することで、ソースフォロワ回
路の出力インピーダンスを下げ、トランジスタＮ２のゲ
ートから見えるインピーダンスを下げるようにしたもの
である。
【００１５】このようにすると、スイッチＳＷ１がオン
のときに、トランジスタＮ２ゲートの寄生容量への充電
時定数を小さくすることができるため、トランジスタＮ
２の電流波形の立ち上がり時間を速くすることが可能と
なる。また本回路は、ソースフォロワ回路の前段に差動
アンプＡ１を挿入することで、出力インピーダンスの低
いソースフォロワ回路の挿入と相まって、雑音耐力の高
い回路となっている。特に、基準電圧入力部（ノード
Ｃ）からの外乱雑音、電源雑音及び、電流出力部（ノー
ドＤ）からの回り込み雑音に強い回路である。
のときに、トランジスタＮ２ゲートの寄生容量への充電
時定数を小さくすることができるため、トランジスタＮ
２の電流波形の立ち上がり時間を速くすることが可能と
なる。また本回路は、ソースフォロワ回路の前段に差動
アンプＡ１を挿入することで、出力インピーダンスの低
いソースフォロワ回路の挿入と相まって、雑音耐力の高
い回路となっている。特に、基準電圧入力部（ノード
Ｃ）からの外乱雑音、電源雑音及び、電流出力部（ノー
ドＤ）からの回り込み雑音に強い回路である。
【００１６】差動アンプＡ１の前段には、抵抗Ｒ１とト
ランジスタＮ３からなる第１のレベルシフタ２及び、抵
抗Ｒ２とトランジスタＮ４からなる第２のレベルシフタ
３が設けられている。本発明回路の具体的構成及び動作
については図２に基づいて説明する。
ランジスタＮ３からなる第１のレベルシフタ２及び、抵
抗Ｒ２とトランジスタＮ４からなる第２のレベルシフタ
３が設けられている。本発明回路の具体的構成及び動作
については図２に基づいて説明する。
【００１７】図２は本発明の実施の形態に係る発光素子
駆動回路の具体的構成図である。第１のレベルシフタ２
を構成するトランジスタＮ３と抵抗Ｒ１の接続接点は、
アンプＡ１の逆相入力に接続されることで、第１のレベ
ルシフタ２は、アンプＡ１の逆相入力のレベル（Ａ電
圧）をシフトするように機能する。トランジスタＮ３の
ソースはＧＮＤに接続され、抵抗Ｒ１の片端は正電源に
接続される。
駆動回路の具体的構成図である。第１のレベルシフタ２
を構成するトランジスタＮ３と抵抗Ｒ１の接続接点は、
アンプＡ１の逆相入力に接続されることで、第１のレベ
ルシフタ２は、アンプＡ１の逆相入力のレベル（Ａ電
圧）をシフトするように機能する。トランジスタＮ３の
ソースはＧＮＤに接続され、抵抗Ｒ１の片端は正電源に
接続される。
【００１８】また、第２のレベルシフタ３を構成するト
ランジスタＮ４と抵抗Ｒ２の接続接点は、アンプＡ１の
正相入力に接続されることで、第２のレベルシフタ３
は、アンプＡ１の正相入力のレベル（Ｂ電圧）をシフト
するように機能する。トランジスタＮ４のソースはＧＮ
Ｄに接続され、抵抗Ｒ２の片端は正電源に接続される。
前記トランジスタＮ１のゲートはトランジスタＮ３のゲ
ートに接続される。
ランジスタＮ４と抵抗Ｒ２の接続接点は、アンプＡ１の
正相入力に接続されることで、第２のレベルシフタ３
は、アンプＡ１の正相入力のレベル（Ｂ電圧）をシフト
するように機能する。トランジスタＮ４のソースはＧＮ
Ｄに接続され、抵抗Ｒ２の片端は正電源に接続される。
前記トランジスタＮ１のゲートはトランジスタＮ３のゲ
ートに接続される。
【００１９】アンプＡ１出力がトランジスタＮ５のゲー
トに接続され、抵抗Ｒ３とトランジスタＮ７のドレイン
とゲートが接続され、トランジスタＮ７のゲートとトラ
ンジスタＮ６のゲートが接続されている。ここで、トラ
ンジスタＮ６は、図１に示す電流源Ｄ１に相当する。
トに接続され、抵抗Ｒ３とトランジスタＮ７のドレイン
とゲートが接続され、トランジスタＮ７のゲートとトラ
ンジスタＮ６のゲートが接続されている。ここで、トラ
ンジスタＮ６は、図１に示す電流源Ｄ１に相当する。
【００２０】トランジスタＮ６のソースとトランジスタ
Ｎ７のソースはＧＮＤに接続され、抵抗Ｒ３は正電源に
接続される。また、トランジスタＮ５のドレインは正電
源に接続され、トランジスタＮ５のソースとトランジス
タＮ６のドレインとトランジスタＮ４のゲートが接続さ
れる。
Ｎ７のソースはＧＮＤに接続され、抵抗Ｒ３は正電源に
接続される。また、トランジスタＮ５のドレインは正電
源に接続され、トランジスタＮ５のソースとトランジス
タＮ６のドレインとトランジスタＮ４のゲートが接続さ
れる。
【００２１】データ入力部を構成するノードＥとトラン
ジスタＮ８のゲートの間に、インバータＩＮＶ１とイン
バータＩＮＶ２が直列接続され、インバータＩＮＶ１と
ＩＮＶ２の接続接点がトランジスタＮ９のゲートに接続
される。トランジスタＮ５のソースとトランジスタＮ６
のドレインの接続接点がトランジスタＮ８のドレインに
接続される。
ジスタＮ８のゲートの間に、インバータＩＮＶ１とイン
バータＩＮＶ２が直列接続され、インバータＩＮＶ１と
ＩＮＶ２の接続接点がトランジスタＮ９のゲートに接続
される。トランジスタＮ５のソースとトランジスタＮ６
のドレインの接続接点がトランジスタＮ８のドレインに
接続される。
【００２２】トランジスタＮ８のソースとトランジスタ
Ｎ９のドレインの接続接点がトランジスタＮ２のゲート
に接続される。トランジスタＮ９のソースはＧＮＤに接
続される。また、トランジスタＮ２のドレインがノード
Ｄに接続され、トランジスタＮ２のソースがＧＮＤに接
続されていることは前述した通りである。ノードＤには
発光素子としてＬＤが接続されている。
Ｎ９のドレインの接続接点がトランジスタＮ２のゲート
に接続される。トランジスタＮ９のソースはＧＮＤに接
続される。また、トランジスタＮ２のドレインがノード
Ｄに接続され、トランジスタＮ２のソースがＧＮＤに接
続されていることは前述した通りである。ノードＤには
発光素子としてＬＤが接続されている。
【００２３】次に図２に示す回路の動作を説明する。デ
ータ入力端子Ｅよりパルス信号が入力されると、電流ス
イッチを構成するトランジスタＮ８とＮ９が交互にオ
ン、オフすることにより、トランジスタＮ２に流れる電
流がオン、オフし、ノードＥからのデータ入力信号に応
じた電流パルスがノードＤに発生する。
ータ入力端子Ｅよりパルス信号が入力されると、電流ス
イッチを構成するトランジスタＮ８とＮ９が交互にオ
ン、オフすることにより、トランジスタＮ２に流れる電
流がオン、オフし、ノードＥからのデータ入力信号に応
じた電流パルスがノードＤに発生する。
【００２４】以下、簡単のためにトランジスタＮ３とＮ
４、抵抗Ｒ１とＲ２は、それぞれ同じ素子値であるとし
て説明する。また、トランジスタＮ８の抵抗成分は、ソ
ースフォロワ（トランジスタＮ５，Ｎ６）の出力インピ
ーダンスより小さく、十分無視できるものとして説明を
行う。
４、抵抗Ｒ１とＲ２は、それぞれ同じ素子値であるとし
て説明する。また、トランジスタＮ８の抵抗成分は、ソ
ースフォロワ（トランジスタＮ５，Ｎ６）の出力インピ
ーダンスより小さく、十分無視できるものとして説明を
行う。
【００２５】トランジスタＮ２のドレイン−ソースに流
れる電流は、トランジスタＮ１のＷ（チャネル幅）／Ｌ
（チャネル長）とトランジスタＮ２のＷ／Ｌの比により
決まり、トランジスタＮ２に流れる電流は、ノードＣに
入力される基準電流値を可変することで調整可能であ
る。
れる電流は、トランジスタＮ１のＷ（チャネル幅）／Ｌ
（チャネル長）とトランジスタＮ２のＷ／Ｌの比により
決まり、トランジスタＮ２に流れる電流は、ノードＣに
入力される基準電流値を可変することで調整可能であ
る。
【００２６】アンプＡ１の逆相入力には、トランジスタ
Ｎ３と抵抗Ｒ１からなるソース接地回路（第１のレベル
シフタ２）の出力電圧Ａが入力される。また、アンプＡ
１の正相入力には、トランジスタＮ４と抵抗Ｒ２からな
るソース接地回路（第２のレベルシフタ３）の出力電圧
Ｂが入力される。
Ｎ３と抵抗Ｒ１からなるソース接地回路（第１のレベル
シフタ２）の出力電圧Ａが入力される。また、アンプＡ
１の正相入力には、トランジスタＮ４と抵抗Ｒ２からな
るソース接地回路（第２のレベルシフタ３）の出力電圧
Ｂが入力される。
【００２７】アンプＡ１出力を、ソースフォロワ（トラ
ンジスタＮ５，Ｎ６）を介し、第２のレベルシフタ３の
入力に接続することにより、すなわち、トランジスタＮ
４のゲートに入力することにより、初期状態において出
力電圧ＡとＢにずれがある場合でも、電圧Ｂを電圧Ａと
同電位にすることができる。その結果、トランジスタＮ
１のゲート電圧Ｖ２とトランジスタＮ８のドレイン電圧
Ｖ１を同じにすることができる。
ンジスタＮ５，Ｎ６）を介し、第２のレベルシフタ３の
入力に接続することにより、すなわち、トランジスタＮ
４のゲートに入力することにより、初期状態において出
力電圧ＡとＢにずれがある場合でも、電圧Ｂを電圧Ａと
同電位にすることができる。その結果、トランジスタＮ
１のゲート電圧Ｖ２とトランジスタＮ８のドレイン電圧
Ｖ１を同じにすることができる。
【００２８】ここで、トランジスタＮ２のゲートにおけ
る寄生容量Ｃｃ１の充電時定数τは、τ＝Ｃ・Ｒ（Ｃ；
Ｃｃ１の寄生容量値、Ｒ；トランジスタＮ２のゲートか
ら見えるインピーダンス）によって表される。
る寄生容量Ｃｃ１の充電時定数τは、τ＝Ｃ・Ｒ（Ｃ；
Ｃｃ１の寄生容量値、Ｒ；トランジスタＮ２のゲートか
ら見えるインピーダンス）によって表される。
【００２９】本実施形態では、トランジスタＮ８の前段
に、トランジスタＮ５，Ｎ６から構成されるソースフォ
ロワ回路を挿入することにより、ソースフォロワ回路の
出力インピーダンスを下げている。従って、トランジス
タＮ２のゲートから見えるインピーダンスが低減され、
寄生容量Ｃｃ１への充電時定数が小さくなり、図４の下
段に示すように、従来の回路（同図上段）比べて、出力
電流パルスの立ち上がり時間が速くなる。
に、トランジスタＮ５，Ｎ６から構成されるソースフォ
ロワ回路を挿入することにより、ソースフォロワ回路の
出力インピーダンスを下げている。従って、トランジス
タＮ２のゲートから見えるインピーダンスが低減され、
寄生容量Ｃｃ１への充電時定数が小さくなり、図４の下
段に示すように、従来の回路（同図上段）比べて、出力
電流パルスの立ち上がり時間が速くなる。
【００３０】その結果、基準電流を大きくすることなく
出力パルスの大電流化を図ることができる。また、出力
インピーダンスが下げられるため、出力段から前段への
回り込み雑音が低減される。さらに、ソースフォロワ回
路の前段に差動アンプＡ１を挿入することで、ソースフ
ォロワ回路による低インピーダンス効果と相まって雑音
耐力を高めることができる。
出力パルスの大電流化を図ることができる。また、出力
インピーダンスが下げられるため、出力段から前段への
回り込み雑音が低減される。さらに、ソースフォロワ回
路の前段に差動アンプＡ１を挿入することで、ソースフ
ォロワ回路による低インピーダンス効果と相まって雑音
耐力を高めることができる。
【００３１】このように、本実施形態は、基準電流入力
部側のトランジスタＮ１と電流スイッチを構成するトラ
ンジスタＮ８（図１ではスイッチＳＷ１）との間に、低
インピーダンスで、雑音耐力が高く、かつ、トランジス
タＮ１のゲートの電圧Ｖ２とトランジスタＮ８のドレイ
ンの電圧Ｖ１を等しくするための回路ブロック４を設け
たので、信頼性の高い発光素子駆動回路とすることがで
きる。なお、本実施形態は、ＭＯＳ型ＦＥＴで説明を行
ったが、トランジスタの種類はこれに限定されるもので
はない。
部側のトランジスタＮ１と電流スイッチを構成するトラ
ンジスタＮ８（図１ではスイッチＳＷ１）との間に、低
インピーダンスで、雑音耐力が高く、かつ、トランジス
タＮ１のゲートの電圧Ｖ２とトランジスタＮ８のドレイ
ンの電圧Ｖ１を等しくするための回路ブロック４を設け
たので、信頼性の高い発光素子駆動回路とすることがで
きる。なお、本実施形態は、ＭＯＳ型ＦＥＴで説明を行
ったが、トランジスタの種類はこれに限定されるもので
はない。
【００３２】
【発明の効果】請求項１ないし請求項３記載の発明によ
れば、発光素子を駆動する電流スイッチの前段に、例え
ばソースフォロワ回路などからなる低インピーダンス回
路を設け、その出力インピーダンスを低下させるように
したので、発光素子と直列接続されたトランジスタのゲ
ートあるいはベースから見たインピーダンスを低減する
ことができ、寄生容量への充電時定数を小さくすること
ができる。この結果、出力電流パルスの立ち上がり時間
が速くなるので、発光素子の出力波形を良好なものとす
ることができる。また、電流出力部からの回り込み雑音
を低減することができる。
れば、発光素子を駆動する電流スイッチの前段に、例え
ばソースフォロワ回路などからなる低インピーダンス回
路を設け、その出力インピーダンスを低下させるように
したので、発光素子と直列接続されたトランジスタのゲ
ートあるいはベースから見たインピーダンスを低減する
ことができ、寄生容量への充電時定数を小さくすること
ができる。この結果、出力電流パルスの立ち上がり時間
が速くなるので、発光素子の出力波形を良好なものとす
ることができる。また、電流出力部からの回り込み雑音
を低減することができる。
【００３３】請求項４及び請求項５記載の発明によれ
ば、例えば帰還アンプ回路に差動アンプを用いるため、
電源雑音除去比の向上を図ることができる。
ば、例えば帰還アンプ回路に差動アンプを用いるため、
電源雑音除去比の向上を図ることができる。
【図１】 本発明の実施の形態に係る発光素子駆動回路
の基本構成図である。
の基本構成図である。
【図２】 本発明の実施の形態に係る発光素子駆動回路
の具体的構成図である。
の具体的構成図である。
【図３】 従来例に係る発光素子駆動回路の構成図であ
る。
る。
【図４】 従来回路と本発明回路の電流パルス信号を比
較して示す図である。
較して示す図である。
Ａ１ 差動アンプ Ｃ，Ｄ，Ｅ ノード Ｄ１ 電流源 ＩＮＶ１，ＩＮＶ２ インバータ Ｎ１〜Ｎ９ トランジスタ ＳＷ１，ＳＷ２ スイッチ １ 発光素子（ＬＤ） ２ 第１のレベルシフタ ３ 第２のレベルシフタ ４ 回路ブロック
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｂ 10/06 (72)発明者 長谷部 雄一 宮城県黒川郡大和町吉岡字雷神２番地 宮 城日本電気株式会社内 Ｆターム(参考） 5F041 AA02 BB03 BB13 BB26 BB33 FF14 5K002 BA14 CA01 DA05
Claims (5)
- 【請求項１】 データパルスにより交互にオン、オフす
る２つのトランジスタからなる電流スイッチにより発光
素子を駆動する発光素子駆動回路において、前記電流ス
イッチの前段に低インピーダンス回路を設けたことを特
徴とする発光素子駆動回路。 - 【請求項２】 請求項１において、前記電流スイッチ
は、前記発光素子に直列に接続されたトランジスタのベ
ースまたはゲートに接続され、前記低インピーダンス回
路の接続により発光素子直列接続の前記トランジスタの
ベースまたはゲートから見たインピーダンスが下がるよ
うになっていることを特徴とする発光素子駆動回路。 - 【請求項３】 請求項１又は請求項２において、前記低
インピーダンス回路を、トランジスタのソースと電流源
を直列接続したソースフォロワ回路またはトランジスタ
のエミッタと電流源を直列接続したエミッタフォロワ回
路から構成したことを特徴とする発光素子駆動回路。 - 【請求項４】 請求項３において、前記ソースフォロワ
回路または前記エミッタフォロワ回路の前段に雑音耐力
の高い回路を挿入したことを特徴とする発光素子駆動回
路。 - 【請求項５】 請求項４において、前記ソースフォロワ
回路または前記エミッタフォロワ回路の前段に差動アン
プを挿入することで、雑音耐力を高めることを特徴とす
る発光素子駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4720799A JP2000252521A (ja) | 1999-02-24 | 1999-02-24 | 発光素子駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4720799A JP2000252521A (ja) | 1999-02-24 | 1999-02-24 | 発光素子駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000252521A true JP2000252521A (ja) | 2000-09-14 |
Family
ID=12768717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4720799A Pending JP2000252521A (ja) | 1999-02-24 | 1999-02-24 | 発光素子駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000252521A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1999
- 1999-02-24 JP JP4720799A patent/JP2000252521A/ja active Pending
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