JPS62245716A - レベルシフト回路 - Google Patents
レベルシフト回路Info
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- JPS62245716A JPS62245716A JP61089329A JP8932986A JPS62245716A JP S62245716 A JPS62245716 A JP S62245716A JP 61089329 A JP61089329 A JP 61089329A JP 8932986 A JP8932986 A JP 8932986A JP S62245716 A JPS62245716 A JP S62245716A
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- JP
- Japan
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- level shift
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- 230000015556 catabolic process Effects 0.000 abstract description 9
- 230000000694 effects Effects 0.000 abstract description 8
- 238000002347 injection Methods 0.000 abstract description 7
- 239000007924 injection Substances 0.000 abstract description 7
- 230000006866 deterioration Effects 0.000 abstract description 3
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000005684 electric field Effects 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、高電圧レベルシフト回路に関するものである
。
。
（従来の技術）
低電圧制御回路により高電圧出力を制御する高電圧集積
回路は、ディスプレイ駆動用やプリンタ駆動用として重
要である。そのなかでも、出力回路がＣＭＯ８形式にな
っているものは、高速性・低消費電力性が期待され、特
に有望である。第３図は、高電圧インバータ・レベルシ
フト回路で、高電圧ＣＭＯ８出力回路を制御している例
を示している。
回路は、ディスプレイ駆動用やプリンタ駆動用として重
要である。そのなかでも、出力回路がＣＭＯ８形式にな
っているものは、高速性・低消費電力性が期待され、特
に有望である。第３図は、高電圧インバータ・レベルシ
フト回路で、高電圧ＣＭＯ８出力回路を制御している例
を示している。
１２は高電圧レベルシフト回路、２は高電圧ＣＭＯ８出
力回路、３は制御信号入力端子、４は反転制御信号入力
端子である。高電圧レベルシフト回路１２は、５の高耐
圧抵抗と、７の高耐圧ＮＭＯＳトランジスタから構成さ
れ、第３図に示される様に高電圧インバータを形成して
いる。高電圧ＣＭＯ８出力回路２は、６の高耐圧ＰＭＯ
Ｓトランジスタと８の高耐圧ＮＭＯＳトランジスタから
構成される高電圧インバータである。制御信号は、高耐
圧ＮＭＯＳトランジスタ８のゲートに印加される。反転
制御信号は高耐圧ＮＭＯ８Ｉ−ランジスタフのゲートに
印加される。
力回路、３は制御信号入力端子、４は反転制御信号入力
端子である。高電圧レベルシフト回路１２は、５の高耐
圧抵抗と、７の高耐圧ＮＭＯＳトランジスタから構成さ
れ、第３図に示される様に高電圧インバータを形成して
いる。高電圧ＣＭＯ８出力回路２は、６の高耐圧ＰＭＯ
Ｓトランジスタと８の高耐圧ＮＭＯＳトランジスタから
構成される高電圧インバータである。制御信号は、高耐
圧ＮＭＯＳトランジスタ８のゲートに印加される。反転
制御信号は高耐圧ＮＭＯ８Ｉ−ランジスタフのゲートに
印加される。
レベルシフトされた制御信号は、高耐圧ＮＭＯＳトラン
ジスタフのドレインから取り出され、高耐圧ＰＭＯＳト
ランジスタロのゲートに印加される。９は正の高電圧印
加端子、１０は基準電位印加端子である。
ジスタフのドレインから取り出され、高耐圧ＰＭＯＳト
ランジスタロのゲートに印加される。９は正の高電圧印
加端子、１０は基準電位印加端子である。
（発明が解決しようとする問題点）
第３図の高電圧レベルシフト回路１２を用いた場合、高
耐圧ＰＭＯＳトランジスタロのゲートには、基準電位と
高電圧との間で振幅する信号が加わる。
耐圧ＰＭＯＳトランジスタロのゲートには、基準電位と
高電圧との間で振幅する信号が加わる。
例えば、高電圧印加端子に２００ｖを印加し、基準電位
をＯｖとすると、高耐圧ＰＭＯＳトランジスタロのゲー
トには、振幅２００ｖの信号が加わることになる。その
ため、低電圧制御信号が印加される、高耐圧ＮＭＯＳト
ランジスタフ、８等のゲート酸化膜厚よりも、高耐圧Ｐ
ＭＯＳトランジスタロのゲート酸化膜厚は、高振幅電圧
に耐えられるように厚くすることが必要となる。しかし
ながら、ゲート酸化膜厚を厚くすると、トランジスタの
製造工程が複雑になるうえに、閾値電圧が増大する。ま
た、トランジスタがオフからオンへと変る遷移領域も増
大し、オン・オフ特性が劣化する。そこで、ゲート酸化
膜厚は、むやみに厚くできない。そのため、トランジス
タのゲートにより誘起される電界は、低電圧回路に用い
られているトランジスタのゲートにより誘起される電界
よりも大きくなる。高ゲート電界下でＭＯＳ トランジ
スタを長時間動作させると、ホットキャリアがゲート酸
化膜中に注入され、閾値電圧の変化やキャリア移動度の
低下を発生させることが知られている。第３図の高電圧
レベルシフト回路１２では、このホットキャリアの主人
効果によるＭＯＳ トランジスタフ性の劣化が高耐圧Ｐ
ＭＯＳトランジスタロで発生する。
をＯｖとすると、高耐圧ＰＭＯＳトランジスタロのゲー
トには、振幅２００ｖの信号が加わることになる。その
ため、低電圧制御信号が印加される、高耐圧ＮＭＯＳト
ランジスタフ、８等のゲート酸化膜厚よりも、高耐圧Ｐ
ＭＯＳトランジスタロのゲート酸化膜厚は、高振幅電圧
に耐えられるように厚くすることが必要となる。しかし
ながら、ゲート酸化膜厚を厚くすると、トランジスタの
製造工程が複雑になるうえに、閾値電圧が増大する。ま
た、トランジスタがオフからオンへと変る遷移領域も増
大し、オン・オフ特性が劣化する。そこで、ゲート酸化
膜厚は、むやみに厚くできない。そのため、トランジス
タのゲートにより誘起される電界は、低電圧回路に用い
られているトランジスタのゲートにより誘起される電界
よりも大きくなる。高ゲート電界下でＭＯＳ トランジ
スタを長時間動作させると、ホットキャリアがゲート酸
化膜中に注入され、閾値電圧の変化やキャリア移動度の
低下を発生させることが知られている。第３図の高電圧
レベルシフト回路１２では、このホットキャリアの主人
効果によるＭＯＳ トランジスタフ性の劣化が高耐圧Ｐ
ＭＯＳトランジスタロで発生する。
本発明は、前記の問題点を解決し、レベルシフト後の信
号レベルを任意に選択可能とし、ホットキャリアの注入
効果によるトランジスタ特性の劣化がない、薄いゲート
酸化膜厚を有する高耐圧ＭＯＳトランジスタを使用する
ことが可能な高電圧レベルシフト回路を提供することを
目的とする。
号レベルを任意に選択可能とし、ホットキャリアの注入
効果によるトランジスタ特性の劣化がない、薄いゲート
酸化膜厚を有する高耐圧ＭＯＳトランジスタを使用する
ことが可能な高電圧レベルシフト回路を提供することを
目的とする。
（問題点を解決するための手段）
上記した問題を解決するため、本発明では、（１）
抵抗の一端とＭＯＳ トランジスタのドレインとが結線
され、前記抵抗の他端に電源電圧が印加され、前記ＭＯ
Ｓトランジスタのソースに基準電位が印加され、ツェナ
ーダイオードの一端が、前記ＭＯＳトランジスタのドレ
インに結線され、前記ツェナーダイオードの他端から信
号が出力され、前記ＭＯＳトランジスタがＮチャンネル
型の時は、前記ツェナーダイオードのアノードが前記Ｍ
ＯＳトランジスタのドレインに結線され、カソードから
信号が出力され、前記ＭＯＳトランジスタがＰチャンネ
ル型の時は、前記ツェナーダイオードのカソードが前記
ＭＯＳトランジスタのドレインに結線され、アノードか
ら信号が出力されることを特徴とするレベルシフト回路
を提供する。
抵抗の一端とＭＯＳ トランジスタのドレインとが結線
され、前記抵抗の他端に電源電圧が印加され、前記ＭＯ
Ｓトランジスタのソースに基準電位が印加され、ツェナ
ーダイオードの一端が、前記ＭＯＳトランジスタのドレ
インに結線され、前記ツェナーダイオードの他端から信
号が出力され、前記ＭＯＳトランジスタがＮチャンネル
型の時は、前記ツェナーダイオードのアノードが前記Ｍ
ＯＳトランジスタのドレインに結線され、カソードから
信号が出力され、前記ＭＯＳトランジスタがＰチャンネ
ル型の時は、前記ツェナーダイオードのカソードが前記
ＭＯＳトランジスタのドレインに結線され、アノードか
ら信号が出力されることを特徴とするレベルシフト回路
を提供する。
（作用）
第１図の１は、本発明の作用を示す高電圧レベルシフト
回路である。第１図は第３図の高電圧レベルシフト回路
に、１１のツェナーダイオードを付加した高電圧レベル
シフト回路である。ツェナーダイオード１１は、そのア
ノードを高耐圧ＮＭＯＳトランジスタフのドレインに、
カソードを高耐圧ＰＭＯＳトランジスタロのゲートに結
線する。第１図の高電圧レベルシフト回路１のツェナー
タイオード１１は、その耐圧が印加される高電圧よりも
低いものを用いる。ツェナーダイオード１１のカソード
からレベルシフトした信号を取り出し、高耐圧ＰＭＯＳ
トランジスタロのゲートに印加する。第１図の高耐圧レ
ベルシフト回路１は、基本的に、高電圧インバータ動作
をするのに力Ｉえて、ツェナーダイオードのカソード端
の電圧は、ツェナーダイオードの降伏電圧以下には降下
しない。そのため、ツェナーダイオード１１の降伏電圧
をホットキャリアの注入効果が起きない電圧に設定して
おけば、高電圧ＰＭＯＳトランジスタロにはホットキャ
リアによる特性の劣化は発生しない。さらに、電源電圧
とは独立に、高電圧ＰＭＯＳトランジスタロのゲートに
印加する電圧を設定することが可能となる。負の高電圧
へレベルシフトする回路であっても、その作用は上記の
説明と同様である。
回路である。第１図は第３図の高電圧レベルシフト回路
に、１１のツェナーダイオードを付加した高電圧レベル
シフト回路である。ツェナーダイオード１１は、そのア
ノードを高耐圧ＮＭＯＳトランジスタフのドレインに、
カソードを高耐圧ＰＭＯＳトランジスタロのゲートに結
線する。第１図の高電圧レベルシフト回路１のツェナー
タイオード１１は、その耐圧が印加される高電圧よりも
低いものを用いる。ツェナーダイオード１１のカソード
からレベルシフトした信号を取り出し、高耐圧ＰＭＯＳ
トランジスタロのゲートに印加する。第１図の高耐圧レ
ベルシフト回路１は、基本的に、高電圧インバータ動作
をするのに力Ｉえて、ツェナーダイオードのカソード端
の電圧は、ツェナーダイオードの降伏電圧以下には降下
しない。そのため、ツェナーダイオード１１の降伏電圧
をホットキャリアの注入効果が起きない電圧に設定して
おけば、高電圧ＰＭＯＳトランジスタロにはホットキャ
リアによる特性の劣化は発生しない。さらに、電源電圧
とは独立に、高電圧ＰＭＯＳトランジスタロのゲートに
印加する電圧を設定することが可能となる。負の高電圧
へレベルシフトする回路であっても、その作用は上記の
説明と同様である。
（実施例）
第１図を用いて、第１の実施例を示す。ＰＭＯ８ｌ−ラ
ンジスタロとＮＭＯＳトランジスタ８から構成される高
電圧ＣＭＯ８出力回路２を、抵抗５とＮＭＯＳトランジ
スタフ、および、ツェナーダイオード１１から構成され
る高電圧レベルシフト回路１を用いて動作させるもので
、ＮＭＯＳトランジスタ８のゲートには、制御信号を入
力し、ＮＭＯＳトランジスタフのゲートには、反転制御
信号を入力する。高電圧印加端子９に２００ｖを印加し
、基準電位印加端子１０には０■を印加し、ツェナーダ
イオード１１の降伏電圧は１８０■に設定した場合を考
える。その場合、高耐圧ＰＭＯＳトランジスタロのゲー
トには、２００ｖと１８０ｖの間で振幅する信号が印加
される。高耐圧ＰＭＯＳトランジスタロのソース電位は
２００ｖであるから、ゲートには実効的には２０Ｖ振幅
の信号しが印加されない。そのため、高耐圧ＰＭＯＳト
ランジスタロにはホットキャリアの注入効果が生じない
。また、ゲート酸化膜厚は、印加する高電圧にかかわら
ず薄くすることが可能となる。
ンジスタロとＮＭＯＳトランジスタ８から構成される高
電圧ＣＭＯ８出力回路２を、抵抗５とＮＭＯＳトランジ
スタフ、および、ツェナーダイオード１１から構成され
る高電圧レベルシフト回路１を用いて動作させるもので
、ＮＭＯＳトランジスタ８のゲートには、制御信号を入
力し、ＮＭＯＳトランジスタフのゲートには、反転制御
信号を入力する。高電圧印加端子９に２００ｖを印加し
、基準電位印加端子１０には０■を印加し、ツェナーダ
イオード１１の降伏電圧は１８０■に設定した場合を考
える。その場合、高耐圧ＰＭＯＳトランジスタロのゲー
トには、２００ｖと１８０ｖの間で振幅する信号が印加
される。高耐圧ＰＭＯＳトランジスタロのソース電位は
２００ｖであるから、ゲートには実効的には２０Ｖ振幅
の信号しが印加されない。そのため、高耐圧ＰＭＯＳト
ランジスタロにはホットキャリアの注入効果が生じない
。また、ゲート酸化膜厚は、印加する高電圧にかかわら
ず薄くすることが可能となる。
第２図は第２の実施例を示している。ＰＭＯＳトランジ
スタ１４とＮＭＯＳトランジスタフから構成される高電
圧ＣＭＯ８出力回路２を、抵抗５とＰＭＯＳトランジス
タロ、および、ツェナーダイオード１１がら構成される
高電圧レベルシフト回路１を用いて動作させるもので、
ＰＭＯＳトランジスタ１４のゲートには、制御信号を入
力し、ＰＭＯＳトランジスタロのゲートには、反転制御
信号を入力する。負の高電圧印加端子１３に一２００Ｖ
を印加し、基準電位印加端子１ｏには０■を印加し、ツ
ェナーダイオード１１の降伏電圧は１８０ｖに設定した
場合を考える。その場合、高耐圧ＮＭＯＳトランジスタ
フのゲートには、−２００Ｖと−１８０Ｖの間で振幅す
る信号が印加される。高耐圧ＮＭＯＳトランジスタフの
ソース電位は一２００Ｖであるから、ゲートには実効的
には２０Ｖ振幅の信号しか印加されない。そのため、高
耐圧ＮＭＯＳトランジスタフにはホットキャリアの注入
効果が生じない。また、ゲート酸化膜厚は、印加する高
電圧にかかわらず薄くすることが可能となる。
スタ１４とＮＭＯＳトランジスタフから構成される高電
圧ＣＭＯ８出力回路２を、抵抗５とＰＭＯＳトランジス
タロ、および、ツェナーダイオード１１がら構成される
高電圧レベルシフト回路１を用いて動作させるもので、
ＰＭＯＳトランジスタ１４のゲートには、制御信号を入
力し、ＰＭＯＳトランジスタロのゲートには、反転制御
信号を入力する。負の高電圧印加端子１３に一２００Ｖ
を印加し、基準電位印加端子１ｏには０■を印加し、ツ
ェナーダイオード１１の降伏電圧は１８０ｖに設定した
場合を考える。その場合、高耐圧ＮＭＯＳトランジスタ
フのゲートには、−２００Ｖと−１８０Ｖの間で振幅す
る信号が印加される。高耐圧ＮＭＯＳトランジスタフの
ソース電位は一２００Ｖであるから、ゲートには実効的
には２０Ｖ振幅の信号しか印加されない。そのため、高
耐圧ＮＭＯＳトランジスタフにはホットキャリアの注入
効果が生じない。また、ゲート酸化膜厚は、印加する高
電圧にかかわらず薄くすることが可能となる。
（発明の効果）
本発明によれば、電源電圧とツェナーダイオードの降伏
電圧とで、レベルシフト後の信号レベルが決まるから、
高電圧０Ｍ０８回路において、ホットキャリアの注入効
果のないレベルシフト回路が得られる。
電圧とで、レベルシフト後の信号レベルが決まるから、
高電圧０Ｍ０８回路において、ホットキャリアの注入効
果のないレベルシフト回路が得られる。
第１図及び第２図は本発明の作用と実施例を説明する高
電圧ＣＭＯ８回路図である。第３図は従来例を示す高電
圧ＣＭＯ８回路図である。 １・・・高電圧レベルシフト回路 ２・・・高電圧ＣＭＯ８出力回路 ３・・・制御信号入力端子 ４・・・反転制御信号入力端子 ５・・・高耐圧抵抗 ６．１４・・・高耐圧ＰＭＯＳトランジスタフ、８・・
・高耐圧ＮＭＯＳトランジスタ９・・・正の高電圧印加
端子 １０・・・基準電圧印加端子 １１・・・ツェナータイオード １２０９．高電圧レベルシフト回路 １３・・・負の高電圧印加端子
電圧ＣＭＯ８回路図である。第３図は従来例を示す高電
圧ＣＭＯ８回路図である。 １・・・高電圧レベルシフト回路 ２・・・高電圧ＣＭＯ８出力回路 ３・・・制御信号入力端子 ４・・・反転制御信号入力端子 ５・・・高耐圧抵抗 ６．１４・・・高耐圧ＰＭＯＳトランジスタフ、８・・
・高耐圧ＮＭＯＳトランジスタ９・・・正の高電圧印加
端子 １０・・・基準電圧印加端子 １１・・・ツェナータイオード １２０９．高電圧レベルシフト回路 １３・・・負の高電圧印加端子
Claims (1)
- （１）抵抗の一端とＭＯＳトランジスタのドレインとが
結線され、前記抵抗の他端に電源電圧が印加され、前記
ＭＯＳトランジスタのソースに基準電位が印加され、ツ
ェナーダイオードの一端が、前記ＭＯＳトランジスタの
ドレインに結線され、前記ツェナーダイオードの他端か
ら信号が出力され、前記ＭＯＳトランジスタがＮチャン
ネル型の時は、前記ツェナーダイオードのアノードが前
記ＭＯＳトランジスタのドレインに結線され、カソード
から信号が出力され、前記ＭＯＳトランジスタがＰチャ
ンネル型の時は、前記ツェナーダイオードのカソードが
前記ＭＯＳトランジスタのドレインに結線され、アノー
ドから信号が出力されることを特徴とするレベルシフト
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61089329A JPS62245716A (ja) | 1986-04-17 | 1986-04-17 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61089329A JPS62245716A (ja) | 1986-04-17 | 1986-04-17 | レベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62245716A true JPS62245716A (ja) | 1987-10-27 |
Family
ID=13967638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61089329A Pending JPS62245716A (ja) | 1986-04-17 | 1986-04-17 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62245716A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01233756A (ja) * | 1988-03-14 | 1989-09-19 | Nec Corp | Ｍｏｓ型集積回路 |
| CN106788386A (zh) * | 2016-11-30 | 2017-05-31 | 上海华力微电子有限公司 | 一种降低热载流子劣化的电平转换电路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5812767A (ja) * | 1981-07-16 | 1983-01-24 | Seiko Epson Corp | インク噴射式印字装置の噴射ヘツド |
-
1986
- 1986-04-17 JP JP61089329A patent/JPS62245716A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5812767A (ja) * | 1981-07-16 | 1983-01-24 | Seiko Epson Corp | インク噴射式印字装置の噴射ヘツド |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01233756A (ja) * | 1988-03-14 | 1989-09-19 | Nec Corp | Ｍｏｓ型集積回路 |
| CN106788386A (zh) * | 2016-11-30 | 2017-05-31 | 上海华力微电子有限公司 | 一种降低热载流子劣化的电平转换电路 |
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