JPH04259993A - Ｔｔｌ入力バッファー回路 - Google Patents
Ｔｔｌ入力バッファー回路Info
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- JPH04259993A JPH04259993A JP3244104A JP24410491A JPH04259993A JP H04259993 A JPH04259993 A JP H04259993A JP 3244104 A JP3244104 A JP 3244104A JP 24410491 A JP24410491 A JP 24410491A JP H04259993 A JPH04259993 A JP H04259993A
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- 238000001514 detection method Methods 0.000 description 1
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- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/088—Transistor-transistor logic
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は高集積メモリー装置のＴ
ＴＬ入力バッファー回路に関するもので、特にＴＴＬ入
力バッファー回路の感知部とドライブ部との接地を分離
させてＴＴＬレベルの感知動作を安定化させた回路に関
するものである。
ＴＬ入力バッファー回路に関するもので、特にＴＴＬ入
力バッファー回路の感知部とドライブ部との接地を分離
させてＴＴＬレベルの感知動作を安定化させた回路に関
するものである。
【０００２】
【従来の技術】高集積半導体メモリー装置における従来
のＴＴＬ入力バッファー回路は、一般に、図４に示すよ
うに、入力されるＴＴＬデータの状態を感知する感知部
１００と、感知部１００の出力をドライビングするドラ
イブ部１１０とから形成されている。
のＴＴＬ入力バッファー回路は、一般に、図４に示すよ
うに、入力されるＴＴＬデータの状態を感知する感知部
１００と、感知部１００の出力をドライビングするドラ
イブ部１１０とから形成されている。
【０００３】図１の構成におけるＭＯＳトランジスタＭ
１、Ｍ２、Ｍ６、Ｍ８及びＭ１０は、ＰＭＯＳトランジ
スタであり、またＭＯＳトランジスタＭ３、Ｍ４、Ｍ５
、Ｍ７、Ｍ９及びＭ１１は、ＮＭＯＳトランジスタであ
る。そして、ＭＯＳトランジスタＭ１〜Ｍ５で構成され
る部分が感知部１００であり、ＭＯＳトランジスタＭ６
〜Ｍ１１で構成される部分がドライブ部１１０である。
１、Ｍ２、Ｍ６、Ｍ８及びＭ１０は、ＰＭＯＳトランジ
スタであり、またＭＯＳトランジスタＭ３、Ｍ４、Ｍ５
、Ｍ７、Ｍ９及びＭ１１は、ＮＭＯＳトランジスタであ
る。そして、ＭＯＳトランジスタＭ１〜Ｍ５で構成され
る部分が感知部１００であり、ＭＯＳトランジスタＭ６
〜Ｍ１１で構成される部分がドライブ部１１０である。
【０００４】具体的には、ＭＯＳトランジスタＭ１及び
Ｍ２は、電源端子４と第１出力端子２との間に直列接続
され、またＭＯＳトランジスタＭ３及びＭ４は、第１出
力端子２と接地パッド５との間に直列接続され、さらに
ＭＯＳトランジスタＭ１〜Ｍ４の各ゲートは入力端子１
に共通接続されている。また、ＭＯＳトランジスタＭ６
〜Ｍ１１は、通常のインバーター回路の構成であって、
第１出力端子２の電圧レベルにより第２出力端子３に出
力信号を発生する。
Ｍ２は、電源端子４と第１出力端子２との間に直列接続
され、またＭＯＳトランジスタＭ３及びＭ４は、第１出
力端子２と接地パッド５との間に直列接続され、さらに
ＭＯＳトランジスタＭ１〜Ｍ４の各ゲートは入力端子１
に共通接続されている。また、ＭＯＳトランジスタＭ６
〜Ｍ１１は、通常のインバーター回路の構成であって、
第１出力端子２の電圧レベルにより第２出力端子３に出
力信号を発生する。
【０００５】このようなＴＴＬ入力バッファー回路の動
作は以下の通りである。第１出力端子２の電圧レベルは
、電源端子４に印加される電源電圧Ｖｃｃに基づき、Ｍ
ＯＳトランジスタＭ１〜Ｍ４の抵抗比に応じて決まる。 先ず、入力端子１にレベルがＴＴＬレベルでないフルＶ
ｃｃレベル（約６ボルト）である電圧が印加された場合
をみると、ＰＭＯＳ形態のＭＯＳトランジスタＭ１及び
Ｍ２がターンオフとなる一方で、ＮＭＯＳ形態のＭＯＳ
トランジスタＭ３及びＭ４がターンオンとなり、第１出
力端子２のレベルは、接地電位になる。
作は以下の通りである。第１出力端子２の電圧レベルは
、電源端子４に印加される電源電圧Ｖｃｃに基づき、Ｍ
ＯＳトランジスタＭ１〜Ｍ４の抵抗比に応じて決まる。 先ず、入力端子１にレベルがＴＴＬレベルでないフルＶ
ｃｃレベル（約６ボルト）である電圧が印加された場合
をみると、ＰＭＯＳ形態のＭＯＳトランジスタＭ１及び
Ｍ２がターンオフとなる一方で、ＮＭＯＳ形態のＭＯＳ
トランジスタＭ３及びＭ４がターンオンとなり、第１出
力端子２のレベルは、接地電位になる。
【０００６】第１出力端子２のレベルが接地電位になる
と、ＭＯＳトランジスタＭ６がターンオンとなる同時に
、ＭＯＳトランジスタＭ７がターンオフとなり、第１接
続ノードＮ１にはハイレベル電圧が発生する。続いて、
この第１接続ノードＮ１のハイレベルによりＭＯＳトラ
ンジスタＭ８がターンオフとなる一方で、ＭＯＳトラン
ジスタＭ９がターンオンとなり、第２接続ノードＮ２に
はロウレベル電圧が発生する。そして同様に、第２接続
ノードＮ２のロウレベルによりＭＯＳトランジスタＭ１
０がターンオンとなる一方で、ＭＯＳトランジスタＭ１
１がターンオフとなり、第２出力端子３にはハイレベル
信号が発生する。
と、ＭＯＳトランジスタＭ６がターンオンとなる同時に
、ＭＯＳトランジスタＭ７がターンオフとなり、第１接
続ノードＮ１にはハイレベル電圧が発生する。続いて、
この第１接続ノードＮ１のハイレベルによりＭＯＳトラ
ンジスタＭ８がターンオフとなる一方で、ＭＯＳトラン
ジスタＭ９がターンオンとなり、第２接続ノードＮ２に
はロウレベル電圧が発生する。そして同様に、第２接続
ノードＮ２のロウレベルによりＭＯＳトランジスタＭ１
０がターンオンとなる一方で、ＭＯＳトランジスタＭ１
１がターンオフとなり、第２出力端子３にはハイレベル
信号が発生する。
【０００７】ここで、第１接続ノードＮ１にハイレベル
電位が発生してＭＯＳトランジスタＭ９がターンオンと
なると、第２接続ノードＮ２と接地パッド５との間に通
路が形成されるが、この時、第２接続ノードＮ２の電源
レベルがハイレベルからロウレベルに切り換わることに
より、接地ノイズ（ｇｒｏｕｎｄ ｎｏｉｓｅ）が発生
する。そして、この接地ノイズによりＭＯＳトランジス
タＭ３及びＭ４のＶＧＳ（Ｇａｔｅ−Ｓｏｕｒｃｅ Ｖ
ｏｌｔａｇｅ） が高くなり、その結果、第１出力端子
２のレベルが高くなる。しかし実際には、ＭＯＳトラン
ジスタＭ１及びＭ２がターンオフ状態にあるので、第２
ノードＮ２での接地ノイズの発生にも関わらず、第１出
力端子２はロウレベル状態を維持することができる。
電位が発生してＭＯＳトランジスタＭ９がターンオンと
なると、第２接続ノードＮ２と接地パッド５との間に通
路が形成されるが、この時、第２接続ノードＮ２の電源
レベルがハイレベルからロウレベルに切り換わることに
より、接地ノイズ（ｇｒｏｕｎｄ ｎｏｉｓｅ）が発生
する。そして、この接地ノイズによりＭＯＳトランジス
タＭ３及びＭ４のＶＧＳ（Ｇａｔｅ−Ｓｏｕｒｃｅ Ｖ
ｏｌｔａｇｅ） が高くなり、その結果、第１出力端子
２のレベルが高くなる。しかし実際には、ＭＯＳトラン
ジスタＭ１及びＭ２がターンオフ状態にあるので、第２
ノードＮ２での接地ノイズの発生にも関わらず、第１出
力端子２はロウレベル状態を維持することができる。
【０００８】他方、入力端子１に印加されるレベルがＴ
ＴＬハイレベル（２．４Ｖ以上）の場合をみると、第１
出力端子２のレベルはＭＯＳトランジスタＭ１及びＭ２
とＭＯＳトランジスタＭ３及びＭ４の抵抗比によって決
定される。即ち、ＭＯＳトランジスタは、通常、３個の
電極（ドレイン、ソース、ゲート）を持っており、しき
い電圧（Ｖｔ ）より大きい電圧がゲート電極に印加さ
れると、ソースとドレイン電極との間にチャンネルが形
成され接続状態となる。
ＴＬハイレベル（２．４Ｖ以上）の場合をみると、第１
出力端子２のレベルはＭＯＳトランジスタＭ１及びＭ２
とＭＯＳトランジスタＭ３及びＭ４の抵抗比によって決
定される。即ち、ＭＯＳトランジスタは、通常、３個の
電極（ドレイン、ソース、ゲート）を持っており、しき
い電圧（Ｖｔ ）より大きい電圧がゲート電極に印加さ
れると、ソースとドレイン電極との間にチャンネルが形
成され接続状態となる。
【０００９】それ故、チャンネルは、ゲート電極に加え
られる電圧により制御される抵抗と見なすことができる
。したがって、ＭＯＳトランジスタＭ１〜Ｍ４のゲート
に印加される入力端子１のレベルにより抵抗値が決まり
、そしてこの抵抗値により第１出力端子２の電位レベル
が決まる。かくして、入力端子１にＴＴＬハイレベルが
印加されると、ＴＴＬハイレベル電位がＭＯＳトランジ
スタＭ１〜Ｍ４のゲート電圧として印加されるので、Ｎ
ＭＯＳ形態のＭＯＳトランジスタＭ３及びＭ４がターン
オンとなる。これにより、第１出力端子２と接地パッド
５との間に電流通路が形成され、第１出力端子２の電位
は接地電位のロウレベルに切り換わる。
られる電圧により制御される抵抗と見なすことができる
。したがって、ＭＯＳトランジスタＭ１〜Ｍ４のゲート
に印加される入力端子１のレベルにより抵抗値が決まり
、そしてこの抵抗値により第１出力端子２の電位レベル
が決まる。かくして、入力端子１にＴＴＬハイレベルが
印加されると、ＴＴＬハイレベル電位がＭＯＳトランジ
スタＭ１〜Ｍ４のゲート電圧として印加されるので、Ｎ
ＭＯＳ形態のＭＯＳトランジスタＭ３及びＭ４がターン
オンとなる。これにより、第１出力端子２と接地パッド
５との間に電流通路が形成され、第１出力端子２の電位
は接地電位のロウレベルに切り換わる。
【００１０】第１出力端子２の電位がロウレベルに切り
換わると、ＭＯＳトランジスタＭ６がターンオンとなり
、ＭＯＳトランジスタＭ７がターンオフとなるので、第
１接続ノードＮ１の電位はハイレベルに切り換わる。 そして、第１接続ノードＮ１のハイレベル電位によりＭ
ＯＳトランジスタＭ８がターンオフとなる一方で、ＭＯ
ＳトランジスタＭ９がターンオンとなり、第２接続ノー
ドＮ２は、接地パッド５に接続し、その電位がロウレベ
ルに切り換わる。そしてさらに、第２接続ノードＮ２の
ロウレベル電位によりＭＯＳトランジスタＭ１０がター
ンオンとなる一方で、ＭＯＳトランジスタＭ１１がター
ンオフとなり、第２出力端子３はハイレベルの電位を出
力する。このとき、第１接続ノードＮ１の電位がハイレ
ベルに切り換わると、ＭＯＳトランジスタＭ９の導通が
開始するので、第２接続ノードＮ２と接地パッド５との
通路が形成され、第２接続ノードＮ２のハイレベルの電
位が接地パッド５側に図５の２ｄのように流入する。
換わると、ＭＯＳトランジスタＭ６がターンオンとなり
、ＭＯＳトランジスタＭ７がターンオフとなるので、第
１接続ノードＮ１の電位はハイレベルに切り換わる。 そして、第１接続ノードＮ１のハイレベル電位によりＭ
ＯＳトランジスタＭ８がターンオフとなる一方で、ＭＯ
ＳトランジスタＭ９がターンオンとなり、第２接続ノー
ドＮ２は、接地パッド５に接続し、その電位がロウレベ
ルに切り換わる。そしてさらに、第２接続ノードＮ２の
ロウレベル電位によりＭＯＳトランジスタＭ１０がター
ンオンとなる一方で、ＭＯＳトランジスタＭ１１がター
ンオフとなり、第２出力端子３はハイレベルの電位を出
力する。このとき、第１接続ノードＮ１の電位がハイレ
ベルに切り換わると、ＭＯＳトランジスタＭ９の導通が
開始するので、第２接続ノードＮ２と接地パッド５との
通路が形成され、第２接続ノードＮ２のハイレベルの電
位が接地パッド５側に図５の２ｄのように流入する。
【００１１】そして、接地パッド５には接地ノイズが発
生し、これがＭＯＳトランジスタＭ４のソース側に加え
られるので、ＭＯＳトランジスタＭ４のＶＧＳが上昇す
る。この結果、ＭＯＳトランジスタＭ４のしきい電圧が
上昇し、ＭＯＳトランジスタＭ３のＶＧＳが上昇するこ
とになり、これにより第１出力端子２の電位レベルも２
ａのように上昇する。即ち、入力端子１に２ｃのように
ＴＴＬハイレベルの電位が印加されると、ドライブ部１
１０で発生する２ｄのような接地ノイズが感知部１００
側に流入し、その結果、第１出力端子２の電位レベルを
２ａのように上昇させる。
生し、これがＭＯＳトランジスタＭ４のソース側に加え
られるので、ＭＯＳトランジスタＭ４のＶＧＳが上昇す
る。この結果、ＭＯＳトランジスタＭ４のしきい電圧が
上昇し、ＭＯＳトランジスタＭ３のＶＧＳが上昇するこ
とになり、これにより第１出力端子２の電位レベルも２
ａのように上昇する。即ち、入力端子１に２ｃのように
ＴＴＬハイレベルの電位が印加されると、ドライブ部１
１０で発生する２ｄのような接地ノイズが感知部１００
側に流入し、その結果、第１出力端子２の電位レベルを
２ａのように上昇させる。
【００１２】この時、２ａのような第１出力端子２の電
位レベルが２ｂのようなＭＯＳトランジスタＭ６及びＭ
７のトリップポイント（ｔｒｉｐ ｐｏｉｎｔ）を超過
すると、入力端子１に２ｃのようなＴＴＬハイレベルの
電位が印加されていても、接地ノイズにより、２ｅのよ
うに出力論理レベルが変化してしまう。
位レベルが２ｂのようなＭＯＳトランジスタＭ６及びＭ
７のトリップポイント（ｔｒｉｐ ｐｏｉｎｔ）を超過
すると、入力端子１に２ｃのようなＴＴＬハイレベルの
電位が印加されていても、接地ノイズにより、２ｅのよ
うに出力論理レベルが変化してしまう。
【００１３】このような現象は、入力端子１に印加され
るレベルがＴＴＬロウレベルからＴＴＬハイレベルに変
化する時にしばしば発生し、また高いＶＣＣ電圧におい
てさらに多く発生する。それ故、このような接地ノイズ
に関心を向けず、接地ノイズの発生について手当てをし
ていない従来のＴＴＬ入力バッファー回路の場合には、
誤作動や感知時間の長大化を避けられなかった。
るレベルがＴＴＬロウレベルからＴＴＬハイレベルに変
化する時にしばしば発生し、また高いＶＣＣ電圧におい
てさらに多く発生する。それ故、このような接地ノイズ
に関心を向けず、接地ノイズの発生について手当てをし
ていない従来のＴＴＬ入力バッファー回路の場合には、
誤作動や感知時間の長大化を避けられなかった。
【００１４】
【発明が解決しようとする課題】したがって、本発明の
目的は、高集積メモリー装置のＴＴＬ入力バッファー回
路に入力されるＴＴＬレベルの信号を安定に感知するこ
とができる回路を提供することにある。本発明のまた他
の目的は、高集積メモリー装置のＴＴＬ入力バッファー
回路で感知部とドライブ部の接地を分離させ、ドライブ
部で発生する接地ノイズの流入を防止することができる
回路を提供することにある。
目的は、高集積メモリー装置のＴＴＬ入力バッファー回
路に入力されるＴＴＬレベルの信号を安定に感知するこ
とができる回路を提供することにある。本発明のまた他
の目的は、高集積メモリー装置のＴＴＬ入力バッファー
回路で感知部とドライブ部の接地を分離させ、ドライブ
部で発生する接地ノイズの流入を防止することができる
回路を提供することにある。
【００１５】
【課題を解決するための手段】このような目的を達成す
るために、本発明は、接地パッドから第１接地ライン及
び第２接地ラインを別々に設け、第１接地ラインを感知
部に、また第２接地ラインをドライブ部にそれぞれ相互
に分離状態で接続し、ドライブ部で発生する接地ノイズ
が感知部に流入するのを防止するようにしている。また
、接地パッドをそれぞれ分離状態とされた第１接地パッ
ド及び第２接地パッドで形成し、この第１接地パッドに
第１接地ラインを、また第２接地パッドに第２接地ライ
ンをそれぞれ相互に分離状態で接続するものとしている
。
るために、本発明は、接地パッドから第１接地ライン及
び第２接地ラインを別々に設け、第１接地ラインを感知
部に、また第２接地ラインをドライブ部にそれぞれ相互
に分離状態で接続し、ドライブ部で発生する接地ノイズ
が感知部に流入するのを防止するようにしている。また
、接地パッドをそれぞれ分離状態とされた第１接地パッ
ド及び第２接地パッドで形成し、この第１接地パッドに
第１接地ラインを、また第２接地パッドに第２接地ライ
ンをそれぞれ相互に分離状態で接続するものとしている
。
【００１６】
【作用】このように、感知部とドライブ部について接地
ラインを分離独立させて設けることにより、ドライブ部
で発生する接地ノイズの感知部への流入を防止している
ものである。
ラインを分離独立させて設けることにより、ドライブ部
で発生する接地ノイズの感知部への流入を防止している
ものである。
【００１７】
【実施例】以下、本発明を添付の図面を参照して詳細に
説明する。図１は本発明によるＴＴＬ入力バッファー回
路図であって、ＴＴＬレベル電位をもつデータを入力す
る入力端子２１と、第１出力端子２２及び第２出力端子
２３と、入力端子２１と第１出力端子２２との間に接続
されて入力端子２１に印加されるＴＴＬレベルを第１論
理または第２論理で感知する感知部２０と、第１出力端
子２２と第２出力端子２３との間に接続されて第１出力
端子２２のレベルを第２出力端子２３にドライブするド
ライブ部２１０と、感知部２００及びドライブ部２１０
に電源（Ｖｃｃ）を供給する電源端子２４と、接地パッ
ド２５と、感知部２００と接地パッド２５との間に接続
されて感知部２００との接地電位通路を形成する第１接
地経路ライン２６と、ドライブ部２１０と接地パッド２
５との間に接続されてドライブ部２１０との接地電位通
路を形成する第２接地経路ライン２７とから構成される
。
説明する。図１は本発明によるＴＴＬ入力バッファー回
路図であって、ＴＴＬレベル電位をもつデータを入力す
る入力端子２１と、第１出力端子２２及び第２出力端子
２３と、入力端子２１と第１出力端子２２との間に接続
されて入力端子２１に印加されるＴＴＬレベルを第１論
理または第２論理で感知する感知部２０と、第１出力端
子２２と第２出力端子２３との間に接続されて第１出力
端子２２のレベルを第２出力端子２３にドライブするド
ライブ部２１０と、感知部２００及びドライブ部２１０
に電源（Ｖｃｃ）を供給する電源端子２４と、接地パッ
ド２５と、感知部２００と接地パッド２５との間に接続
されて感知部２００との接地電位通路を形成する第１接
地経路ライン２６と、ドライブ部２１０と接地パッド２
５との間に接続されてドライブ部２１０との接地電位通
路を形成する第２接地経路ライン２７とから構成される
。
【００１８】感知部２００は、ＭＯＳトランジスタＭ２
１及びＭ２２が直列構成によって電源端子２４と第１出
力端子２２との間に接続され、またＭＯＳトランジスタ
Ｍ２３及びＭ２４が直列構成によって第１出力端子２２
と第１接地ライン２６との間に接続され、さらにＭＯＳ
トランジスタＭ２１〜Ｍ２４のゲートが入力端子２１に
共通接続さて形成されていれる。そして、ＭＯＳトラン
ジスタＭ２５は、ドレインが電源端子２４に接続され、
ソースがＭＯＳトランジスタＭ２４のドレインに接続さ
れ、ゲートは第１出力端子２２に接続されている。
１及びＭ２２が直列構成によって電源端子２４と第１出
力端子２２との間に接続され、またＭＯＳトランジスタ
Ｍ２３及びＭ２４が直列構成によって第１出力端子２２
と第１接地ライン２６との間に接続され、さらにＭＯＳ
トランジスタＭ２１〜Ｍ２４のゲートが入力端子２１に
共通接続さて形成されていれる。そして、ＭＯＳトラン
ジスタＭ２５は、ドレインが電源端子２４に接続され、
ソースがＭＯＳトランジスタＭ２４のドレインに接続さ
れ、ゲートは第１出力端子２２に接続されている。
【００１９】また、ドライブ部２１０は、ＭＯＳトラン
ジスタＭ２６及びＭ２７，Ｍ２８及びＭ２９、Ｍ３０及
びＭ３１とからなる多端インバーターの構成となってお
り、第１出力端子２２の出力論理レベルを第２出力端子
２３にドライブする。ここで、ＭＯＳトランジスタＭ２
１、Ｍ２２、Ｍ２６、Ｍ２８、Ｍ３０は、Ｐ形ＭＯＳト
ランジスタであり、ＭＯＳトランジスタＭ２３、Ｍ２４
、Ｍ２５、Ｍ２７、Ｍ２９、Ｍ３１は、Ｎ形ＭＯＳトラ
ンジスタである。
ジスタＭ２６及びＭ２７，Ｍ２８及びＭ２９、Ｍ３０及
びＭ３１とからなる多端インバーターの構成となってお
り、第１出力端子２２の出力論理レベルを第２出力端子
２３にドライブする。ここで、ＭＯＳトランジスタＭ２
１、Ｍ２２、Ｍ２６、Ｍ２８、Ｍ３０は、Ｐ形ＭＯＳト
ランジスタであり、ＭＯＳトランジスタＭ２３、Ｍ２４
、Ｍ２５、Ｍ２７、Ｍ２９、Ｍ３１は、Ｎ形ＭＯＳトラ
ンジスタである。
【００２０】図２は図１の各部の動作波形図で、４ａは
第１出力端子２２の波形、４ｂはＭＯＳトランジスタＭ
２６及びＭ２７のトリップポイント、４ｃは入力端子２
１のＴＴＬハイレベル入力波形、４ｄは第１接地ライン
２６の接地ノイズ波形、そして４ｅは第２出力端子２３
の波形である。
第１出力端子２２の波形、４ｂはＭＯＳトランジスタＭ
２６及びＭ２７のトリップポイント、４ｃは入力端子２
１のＴＴＬハイレベル入力波形、４ｄは第１接地ライン
２６の接地ノイズ波形、そして４ｅは第２出力端子２３
の波形である。
【００２１】このようなＴＴＬ入力バッファー回路の動
作は以下の通りである。感知部２００におけるＭＯＳト
ランジスタＭ２１〜Ｍ２４の抵抗比はＴＴＬ入力レベル
により決まり、この抵抗比により第１出力端子２２の電
位レベルが決まる。そして、第１出力端子２２の出力レ
ベルは、ドライブ部２１０を通じて反転れ第２出力端子
２３に印加される。ここで、感知部２００の接地ライン
２６はドライブ部２１０及び其他の周辺回路の接地と分
離させて別途に配置されている。即ち、ＭＯＳトランジ
スタＭ２４のソースは第１接地ライン２６を通じて接地
パッド２５に接続し、ＭＯＳトランジスタＭ２７、Ｍ２
９及びＭ３１のソースは共通に接続して第２接地ライン
２７を通じて接地パッド２５に別途に接続されている。
作は以下の通りである。感知部２００におけるＭＯＳト
ランジスタＭ２１〜Ｍ２４の抵抗比はＴＴＬ入力レベル
により決まり、この抵抗比により第１出力端子２２の電
位レベルが決まる。そして、第１出力端子２２の出力レ
ベルは、ドライブ部２１０を通じて反転れ第２出力端子
２３に印加される。ここで、感知部２００の接地ライン
２６はドライブ部２１０及び其他の周辺回路の接地と分
離させて別途に配置されている。即ち、ＭＯＳトランジ
スタＭ２４のソースは第１接地ライン２６を通じて接地
パッド２５に接続し、ＭＯＳトランジスタＭ２７、Ｍ２
９及びＭ３１のソースは共通に接続して第２接地ライン
２７を通じて接地パッド２５に別途に接続されている。
【００２２】このような入力バッファー回路の構成で入
力レベルがＴＴＬレベルでないフルＶｃｃレベルである
と、ＭＯＳトランジスタＭ２１及びＭ２２がターンオフ
となる一方で、ＭＯＳトランジスタＭ２３及びＭ２４が
ターンオンとなり、第１出力端子２２の電位レベルは接
地レベルとなる。このとき、ドライブ部２１０によって
発生した接地ノイズの感知部２００への流入は防止され
る。
力レベルがＴＴＬレベルでないフルＶｃｃレベルである
と、ＭＯＳトランジスタＭ２１及びＭ２２がターンオフ
となる一方で、ＭＯＳトランジスタＭ２３及びＭ２４が
ターンオンとなり、第１出力端子２２の電位レベルは接
地レベルとなる。このとき、ドライブ部２１０によって
発生した接地ノイズの感知部２００への流入は防止され
る。
【００２３】このような動作過程を具体的に観察してみ
る。先ず、入力端子２１に印加されるＴＴＬ電位がロウ
レベルの場合、ＭＯＳトランジスタＭ２１及びＭ２２が
ターンオン状態になり、ＭＯＳトランジスタＭ２３及び
Ｍ２４がターンオフ状態になる。この結果、第１出力端
子２２には電源端子２４に印加されるＶｃｃ電源レベル
が４ａのように発生する。そうすると、ＭＯＳトランジ
スタＭ２６がターンオフし、ＭＯＳトランジスタＭ２７
がターンオンするので、第１接続ノードＮ２１はロウレ
ベルの電位になる。また、第１接続ノードＮ２１がロウ
レベルの電位になると、ＭＯＳトランジスタＭ２８がタ
ーンオンする一方で、ＭＯＳトランジスタＭ２９がター
ンオフし、第２接続ノードＮ２２はハイレベルの電位を
発生する。そしてさらに、第２接続ノードＮ２２のハイ
レベルの電位によりＭＯＳトランジスタＭ３０がターン
オフし、ＭＯＳトランジスタＭ３１がターンオンするの
で、第２出力端子２３には４ｅのようにロウレベルの論
理信号が出力される。
る。先ず、入力端子２１に印加されるＴＴＬ電位がロウ
レベルの場合、ＭＯＳトランジスタＭ２１及びＭ２２が
ターンオン状態になり、ＭＯＳトランジスタＭ２３及び
Ｍ２４がターンオフ状態になる。この結果、第１出力端
子２２には電源端子２４に印加されるＶｃｃ電源レベル
が４ａのように発生する。そうすると、ＭＯＳトランジ
スタＭ２６がターンオフし、ＭＯＳトランジスタＭ２７
がターンオンするので、第１接続ノードＮ２１はロウレ
ベルの電位になる。また、第１接続ノードＮ２１がロウ
レベルの電位になると、ＭＯＳトランジスタＭ２８がタ
ーンオンする一方で、ＭＯＳトランジスタＭ２９がター
ンオフし、第２接続ノードＮ２２はハイレベルの電位を
発生する。そしてさらに、第２接続ノードＮ２２のハイ
レベルの電位によりＭＯＳトランジスタＭ３０がターン
オフし、ＭＯＳトランジスタＭ３１がターンオンするの
で、第２出力端子２３には４ｅのようにロウレベルの論
理信号が出力される。
【００２４】このような状態で入力端子２１に印加され
るＴＴＬレベルがハイレベルに切り換わる場合、図２の
ｔ０ →ｔ１ 区間では、ＭＯＳトランジスタＭ２１〜
Ｍ２４のゲートに印加される電位レベルが変化するとし
ても、いぜんＴＴＬロウレベル状態にある。したがって
、ＭＯＳトランジスタＭ２１〜Ｍ２４の状態が変化しな
いので、当然に第１出力端子２２の電位レベルも４ａの
ように変化しない。
るＴＴＬレベルがハイレベルに切り換わる場合、図２の
ｔ０ →ｔ１ 区間では、ＭＯＳトランジスタＭ２１〜
Ｍ２４のゲートに印加される電位レベルが変化するとし
ても、いぜんＴＴＬロウレベル状態にある。したがって
、ＭＯＳトランジスタＭ２１〜Ｍ２４の状態が変化しな
いので、当然に第１出力端子２２の電位レベルも４ａの
ように変化しない。
【００２５】しかし、入力端子２１に印加されるＴＴＬ
レベル電位がｔ１時点おけるようにＴＴＬハイレベルに
上昇すると、ＭＯＳトランジスタＭ２１及びＭ２２はタ
ーンオフし始め、ＭＯＳトランジスタＭ２３及びＭ２４
はターンオンし始める。したがって、第１出力端子２２
は第１接地ライン２６を通じて接地パッド２５に接続し
電流通路が形成されるので、第１出力端子２２の電位レ
ベルは４ａのように低くなり始める。
レベル電位がｔ１時点おけるようにＴＴＬハイレベルに
上昇すると、ＭＯＳトランジスタＭ２１及びＭ２２はタ
ーンオフし始め、ＭＯＳトランジスタＭ２３及びＭ２４
はターンオンし始める。したがって、第１出力端子２２
は第１接地ライン２６を通じて接地パッド２５に接続し
電流通路が形成されるので、第１出力端子２２の電位レ
ベルは４ａのように低くなり始める。
【００２６】しかし、第１出力端子２２の電位が４ｂの
ようなＭＯＳトランジスタＭ２６及びＭ２７のトリップ
ポイントまで降下しないと、ＭＯＳトランジスタＭ２６
及びＭ２７の状態は変化しないので、４ｅのように第２
出力端子２３の出力レベルはロウレベルを維持している
。
ようなＭＯＳトランジスタＭ２６及びＭ２７のトリップ
ポイントまで降下しないと、ＭＯＳトランジスタＭ２６
及びＭ２７の状態は変化しないので、４ｅのように第２
出力端子２３の出力レベルはロウレベルを維持している
。
【００２７】一旦、ＴＴＬ入力がハイレベルに切り換わ
ると、第１接地ライン２６を通じて第１出力端子２２の
電位が接地パッド２５に流入する。そして、４ａのよう
に第１出力端子２２の電位は、ロウレベルに切り換わり
始め、それが４ｂのようなトリップポイントレベルに到
達するまで電流論理レベル（ｃｕｒｒｅｎｔ ｌｏｇｉ
ｃ ｌｅｖｅｌ）を変化させずに維持する。
ると、第１接地ライン２６を通じて第１出力端子２２の
電位が接地パッド２５に流入する。そして、４ａのよう
に第１出力端子２２の電位は、ロウレベルに切り換わり
始め、それが４ｂのようなトリップポイントレベルに到
達するまで電流論理レベル（ｃｕｒｒｅｎｔ ｌｏｇｉ
ｃ ｌｅｖｅｌ）を変化させずに維持する。
【００２８】そうするうちに、ｔ２時点におけるように
第１出力端子２２の電位レベルが４ｂのトリップポイン
トレベル以下に降下すると、ＭＯＳトランジスタＭ２６
がターンオンを開始し、ＭＯＳトランジスタＭ２７がタ
ーンオフし始める。かくして、第１接続ノードＮ２１の
電位は、ＭＯＳトランジスタＭ２８及びＭ２９のトリッ
プポイントより低い状態から上昇し始める。そしてこの
結果、ＭＯＳトランジスタＭ２８はターンオフし始め、
ＭＯＳトランジスタＭ２９はターンオンを開始する。そ
してまた、第２接続ノードＮ２２の電位レベルがＭＯＳ
トランジスタＭ３０及びＭ３１のトリップポイントより
高い状態から降下し始めることにより、ＭＯＳトランジ
スタＭ３０及びＭ３１のターンオン及びターンオフが開
始され、第２出力端子２３の電位レベルが４ｅのような
変化を開始する。
第１出力端子２２の電位レベルが４ｂのトリップポイン
トレベル以下に降下すると、ＭＯＳトランジスタＭ２６
がターンオンを開始し、ＭＯＳトランジスタＭ２７がタ
ーンオフし始める。かくして、第１接続ノードＮ２１の
電位は、ＭＯＳトランジスタＭ２８及びＭ２９のトリッ
プポイントより低い状態から上昇し始める。そしてこの
結果、ＭＯＳトランジスタＭ２８はターンオフし始め、
ＭＯＳトランジスタＭ２９はターンオンを開始する。そ
してまた、第２接続ノードＮ２２の電位レベルがＭＯＳ
トランジスタＭ３０及びＭ３１のトリップポイントより
高い状態から降下し始めることにより、ＭＯＳトランジ
スタＭ３０及びＭ３１のターンオン及びターンオフが開
始され、第２出力端子２３の電位レベルが４ｅのような
変化を開始する。
【００２９】この間において、第１接続ノードＮ２１の
電位が上昇してＭＯＳトランジスタＭ２９の導通が開始
すると、第２接地ライン２７に接地ノイズが発生する。 しかし、ＭＯＳトランジスタＭ２７、２９及びＭ３１が
第２接地ライン２７を通じて接地パッド２５に、ＭＯＳ
トランジスタＭ２４とは分離状態にして、接続されてい
るので、第２接地ライン２７に接地ノイズが発生しても
第１出力端子２２の電位には全く影響をおよぼさない。
電位が上昇してＭＯＳトランジスタＭ２９の導通が開始
すると、第２接地ライン２７に接地ノイズが発生する。 しかし、ＭＯＳトランジスタＭ２７、２９及びＭ３１が
第２接地ライン２７を通じて接地パッド２５に、ＭＯＳ
トランジスタＭ２４とは分離状態にして、接続されてい
るので、第２接地ライン２７に接地ノイズが発生しても
第１出力端子２２の電位には全く影響をおよぼさない。
【００３０】その理由は、入力端子２１に印加されるＴ
ＴＬレベルを感知する第１出力端子２２と、この第１出
力端子２２の感知レベルによりドライブされるレベルに
最終の論理状態の信号を発生する第２出力端子２３とが
相互に分離されているからである。かくして、ドライブ
部２１０で発生する接地ノイズが感知部２００側に印加
されず、この結果、ＴＴＬレベルの入力信号は感知部２
００により正確且つ明確に感知され、これらから安定的
なＴＴＬレベルの出力信号が形成される。
ＴＬレベルを感知する第１出力端子２２と、この第１出
力端子２２の感知レベルによりドライブされるレベルに
最終の論理状態の信号を発生する第２出力端子２３とが
相互に分離されているからである。かくして、ドライブ
部２１０で発生する接地ノイズが感知部２００側に印加
されず、この結果、ＴＴＬレベルの入力信号は感知部２
００により正確且つ明確に感知され、これらから安定的
なＴＴＬレベルの出力信号が形成される。
【００３１】図３は本発明による他の実施例のＴＴＬ入
力バッファー回路の構成図であって、接地パッド２５を
別途の第１接地パッド３１と第２接地パッド３２とで構
成し、そして第１接地ライン２６を第１接地パッド３１
に、また第２接地ライン２７を第２接地パッド３２にそ
れぞれ接続するように構成している。その他の部分は、
図１の構成と同一である。したがって、このＴＴＬ入力
バッファー回路の動作は、上述した動作と同様になされ
る。
力バッファー回路の構成図であって、接地パッド２５を
別途の第１接地パッド３１と第２接地パッド３２とで構
成し、そして第１接地ライン２６を第１接地パッド３１
に、また第２接地ライン２７を第２接地パッド３２にそ
れぞれ接続するように構成している。その他の部分は、
図１の構成と同一である。したがって、このＴＴＬ入力
バッファー回路の動作は、上述した動作と同様になされ
る。
【００３２】
【発明の効果】以上の説明から明らかなように、本発明
によるＴＴＬ入力バッファーは、感知部、ドライブ部、
あるいはその他の周辺回路に対し別々に接続される、少
なくとも二つ以上の接地ラインを備えている。そして、
この結果、この発明によれば、高集積メモリー装置に用
いられるＴＴＬ入力バッファーにあって、接地ノイズが
接地ラインを介して感知部へ流入するのが確実に防止さ
れ、好ましからざる出力レベルの変化を確実に防止でき
る。さらに、この発明によれば、ＴＴＬ入力データをエ
ラーなくより安定的に出力できる。
によるＴＴＬ入力バッファーは、感知部、ドライブ部、
あるいはその他の周辺回路に対し別々に接続される、少
なくとも二つ以上の接地ラインを備えている。そして、
この結果、この発明によれば、高集積メモリー装置に用
いられるＴＴＬ入力バッファーにあって、接地ノイズが
接地ラインを介して感知部へ流入するのが確実に防止さ
れ、好ましからざる出力レベルの変化を確実に防止でき
る。さらに、この発明によれば、ＴＴＬ入力データをエ
ラーなくより安定的に出力できる。
【図１】本発明の実施例によるＴＴＬ入力バッファー回
路の構成図。
路の構成図。
【図２】図１の回路における動作波形図。
【図３】本発明の他の実施例によるＴＴＬ入力バッファ
ー回路の構成図。
ー回路の構成図。
【図４】従来のＴＴＬ入力バッファー回路の構成図。
【図５】図４の回路における動作波形図。
２００ 感知部
２１０ ドライブ部
２５ 接地パッド
２６ 第１接地ライン
２７ 第２接地ライン
３１ 第１接地パッド
３２ 第２接地パッド
Claims (2)
- 【請求項１】 入力端子を介して入力されるＴＴＬレ
ベルのデータを感知する感知部と、この感知部からの出
力をドライブして出力するドライブ部と、これら感知部
及びドライブ部に接地電位を供給する接地パッドとを備
えたＴＴＬ入力バッファー回路において、接地パッドか
ら第１接地ライン及び第２接地ラインを別々に設け、第
１接地ラインを感知部に、また第２接地ラインをドライ
ブ部にそれぞれ相互に分離状態で接続し、ドライブ部で
発生する接地ノイズが感知部に流入するのを防止するよ
うにしたことを特徴とするＴＴＬ入力バッファー回路。 - 【請求項２】 接地パッドをそれぞれ分離状態とされ
た第１接地パッド及び第２接地パッドで形成し、この第
１接地パッドに第１接地ラインを、また第２接地パッド
に第２接地ラインをそれぞれ相互に分離状態で接続した
請求項１記載のＴＴＬ入力バッファー回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1028/1991 | 1991-01-22 | ||
| KR1019910001028A KR920015363A (ko) | 1991-01-22 | 1991-01-22 | Ttl 입력 버퍼회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04259993A true JPH04259993A (ja) | 1992-09-16 |
Family
ID=19310147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3244104A Pending JPH04259993A (ja) | 1991-01-22 | 1991-08-30 | Ｔｔｌ入力バッファー回路 |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JPH04259993A (ja) |
| KR (1) | KR920015363A (ja) |
| CN (1) | CN1063588A (ja) |
| DE (1) | DE4128736A1 (ja) |
| GB (1) | GB2252213A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100392556B1 (ko) * | 1994-01-31 | 2003-11-12 | 주식회사 하이닉스반도체 | 시모스회로용입력버퍼 |
| JP3008924B2 (ja) * | 1998-04-10 | 2000-02-14 | 富士電機株式会社 | パワー素子のドライブ回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52146274A (en) * | 1976-05-31 | 1977-12-05 | Toshiba Corp | Output circuit |
| JPS5851561A (ja) * | 1981-09-24 | 1983-03-26 | Hitachi Ltd | 半導体集積回路装置 |
| JPS59149427A (ja) * | 1983-02-16 | 1984-08-27 | Mitsubishi Electric Corp | 半導体装置 |
| GB2178618A (en) * | 1985-07-27 | 1987-02-11 | Stc Plc | Input buffer circuit for static ram |
| US4698526A (en) * | 1985-10-17 | 1987-10-06 | Inmos Corporation | Source follower CMOS input buffer |
| CA2008749C (en) * | 1989-06-30 | 1999-11-30 | Frank Wanlass | Noise rejecting ttl to cmos input buffer |
-
1991
- 1991-01-22 KR KR1019910001028A patent/KR920015363A/ko not_active IP Right Cessation
- 1991-08-29 DE DE4128736A patent/DE4128736A1/de not_active Ceased
- 1991-08-30 JP JP3244104A patent/JPH04259993A/ja active Pending
- 1991-08-30 GB GB9118650A patent/GB2252213A/en not_active Withdrawn
- 1991-08-31 CN CN91108636A patent/CN1063588A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| CN1063588A (zh) | 1992-08-12 |
| DE4128736A1 (de) | 1992-07-30 |
| GB2252213A (en) | 1992-07-29 |
| GB9118650D0 (en) | 1991-10-16 |
| KR920015363A (ko) | 1992-08-26 |
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