JPS63105522A - 高電圧デイジタル信号出力回路 - Google Patents
高電圧デイジタル信号出力回路Info
- Publication number
- JPS63105522A JPS63105522A JP61252341A JP25234186A JPS63105522A JP S63105522 A JPS63105522 A JP S63105522A JP 61252341 A JP61252341 A JP 61252341A JP 25234186 A JP25234186 A JP 25234186A JP S63105522 A JPS63105522 A JP S63105522A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- gate oxide
- mos transistor
- channel mos
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000000295 complement effect Effects 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 241001385733 Aesculus indica Species 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高電圧ディジタル信号出力回路に関し、特に信
号入力は通常の低電圧ディジタル信号、例えば０，５Ｖ
で行い、信号出力をこれよりはるかに高い電圧、例えば
３０Ｖ以上で行う高電圧ディジタル信号出力回路に関す
る。
号入力は通常の低電圧ディジタル信号、例えば０，５Ｖ
で行い、信号出力をこれよりはるかに高い電圧、例えば
３０Ｖ以上で行う高電圧ディジタル信号出力回路に関す
る。
従来、この種の、半導体集積回路で用いる高電圧ディジ
タル信号出力回路では、第３図に示すように、使用する
ＭＯＳトランジスタＱ１＋Ｑ３１ＱＳＩＱ、、Ｑ、、Ｑ
、のゲート酸化膜は全て同じ厚さのものが使われていた
。このゲート酸化膜の厚さとしては、ソース・ゲート間
やゲート・ドレイン間に高電圧がかかる為、厚くなされ
ておシ、この信号出力回路部はそれ以前の論理回路部分
とは別の高電圧を源（ＶＤＤ ＋ Ｖｓｓ ）を使用し
ていた。
タル信号出力回路では、第３図に示すように、使用する
ＭＯＳトランジスタＱ１＋Ｑ３１ＱＳＩＱ、、Ｑ、、Ｑ
、のゲート酸化膜は全て同じ厚さのものが使われていた
。このゲート酸化膜の厚さとしては、ソース・ゲート間
やゲート・ドレイン間に高電圧がかかる為、厚くなされ
ておシ、この信号出力回路部はそれ以前の論理回路部分
とは別の高電圧を源（ＶＤＤ ＋ Ｖｓｓ ）を使用し
ていた。
すなわち、高電圧ディジタル信号出力回路は、例えば５
ｖより若干高い％ｍ電圧で駆動される論理回路部からの
信号ＶＩＮをインバータで互いに相補な信号とし、これ
を高電圧出力に応じた論理振幅とするためにレベルシフ
ト回路１に加え、その出力を出力段２から出力端子３に
出力信号■。ｕｔとして出力している。レベルシフト回
路１も出力段２も膜厚の厚いゲート酸化膜を用いたＰチ
ャンネルＭＯ８１！界効果トランジスタＱＩ、Ｑｓ、Ｑ
ｓとＮチャンネルＭＯ８電界効果トランジスタＱ、、Ｑ
、、Ｑ。
ｖより若干高い％ｍ電圧で駆動される論理回路部からの
信号ＶＩＮをインバータで互いに相補な信号とし、これ
を高電圧出力に応じた論理振幅とするためにレベルシフ
ト回路１に加え、その出力を出力段２から出力端子３に
出力信号■。ｕｔとして出力している。レベルシフト回
路１も出力段２も膜厚の厚いゲート酸化膜を用いたＰチ
ャンネルＭＯ８１！界効果トランジスタＱＩ、Ｑｓ、Ｑ
ｓとＮチャンネルＭＯ８電界効果トランジスタＱ、、Ｑ
、、Ｑ。
とが電源ＶＤＤとＶＳ２間に直列に接続された構造とな
っている。相補な入力信号はレベルシフト回路１のＮチ
ャン洋ルＭＯＳトランジスタＱ７．Ｑ８の各ゲートに加
えられる。ＰチャンネルＭＯＳトランジスタＱｌ、Ｑｓ
は負荷を構成し、出力の信号振幅を電源■ＤＤ−Ｖｓｓ
間で振るだめに、ゲートとドレインとがたすき掛けに接
続されている。ＰチャンネルＭＯ８トランジスタＱｓと
ＮチャンネルＭＯ８トランジスタＱ８とのドレイン間か
ら出力が出力段のＰチャンネルＭＯＳトランジスタＱ５
とＮチャンネルＭＯＳトランジスタＱ６とのゲートに加
えられている。これらＰチャンネルＭＯＳトランジスタ
ＱｓとＮチャンネルＭＯＳトランジスタＱ６とは直列に
接続されておシ、インバータを形成している。これらＭ
ＯＳトランジスタＱ、とＱｓのドレイン間が出力端子３
に接続されている。
っている。相補な入力信号はレベルシフト回路１のＮチ
ャン洋ルＭＯＳトランジスタＱ７．Ｑ８の各ゲートに加
えられる。ＰチャンネルＭＯＳトランジスタＱｌ、Ｑｓ
は負荷を構成し、出力の信号振幅を電源■ＤＤ−Ｖｓｓ
間で振るだめに、ゲートとドレインとがたすき掛けに接
続されている。ＰチャンネルＭＯ８トランジスタＱｓと
ＮチャンネルＭＯ８トランジスタＱ８とのドレイン間か
ら出力が出力段のＰチャンネルＭＯＳトランジスタＱ５
とＮチャンネルＭＯＳトランジスタＱ６とのゲートに加
えられている。これらＰチャンネルＭＯＳトランジスタ
ＱｓとＮチャンネルＭＯＳトランジスタＱ６とは直列に
接続されておシ、インバータを形成している。これらＭ
ＯＳトランジスタＱ、とＱｓのドレイン間が出力端子３
に接続されている。
上述した従来の高電圧出力ディジタル回路では、同一半
導体集積回路上に構成される、低電圧動作の論理回路部
のゲートｍ化膜も、信号出力回路同様、厚いものとなっ
ていた。このため、レベルシフト回路１のＮチャンネル
ＭＯ８トランジスタＱ７゜Ｑ８のゲートには厚いゲート
歌化課で動作可能な高い電圧の信号が与えられなければ
ならないので、インバータ回路工１以前の回路にも比較
的高い電源電圧が要求される。この比較的高い電源電圧
は、インバータ回路工１以前の回路もゲート酸化膜が厚
いため低い電源電圧では動作速度が低くなることを防ぐ
ためにも必要とされていた。従って、インバータ回路工
１以前の論理回路部分での電力消費が大きくなる欠点が
あった。また、この高電圧電源の使用は回路パターンの
微細化を妨げている原因でもあった。
導体集積回路上に構成される、低電圧動作の論理回路部
のゲートｍ化膜も、信号出力回路同様、厚いものとなっ
ていた。このため、レベルシフト回路１のＮチャンネル
ＭＯ８トランジスタＱ７゜Ｑ８のゲートには厚いゲート
歌化課で動作可能な高い電圧の信号が与えられなければ
ならないので、インバータ回路工１以前の回路にも比較
的高い電源電圧が要求される。この比較的高い電源電圧
は、インバータ回路工１以前の回路もゲート酸化膜が厚
いため低い電源電圧では動作速度が低くなることを防ぐ
ためにも必要とされていた。従って、インバータ回路工
１以前の論理回路部分での電力消費が大きくなる欠点が
あった。また、この高電圧電源の使用は回路パターンの
微細化を妨げている原因でもあった。
本発明の高電圧ディジタル信号出力回路は高圧電源に対
して耐圧の十分な厚いゲート酸化膜をもつ高耐圧ＮｊＯ
Ｓトシンジスタと、低圧電源電圧にて十分動作可能な薄
いゲート酸化膜をもつ低電圧動作ＭＯＳトランジスタと
を、高圧電源の２端子間に直列に２組接続しそれぞれの
組の高耐圧ＭＯＳトランジスタを低電圧動作ＭＯ８トラ
ンジスタの負荷とし、各低電圧動作ＭＯＳトランゾスタ
のゲートに相補な入力信号を加えるレベルシフト回路と
、そのレベルシフト回路の出力によって駆動される高耐
圧ＭＯ８トランジスタで構成される出力段とを有してい
る。レベルシフト回路に用いられた高耐圧へｌＯＳトラ
ンジスタのケートとドレインは、望ましくは、互いにた
すき掛けに接続される。
して耐圧の十分な厚いゲート酸化膜をもつ高耐圧ＮｊＯ
Ｓトシンジスタと、低圧電源電圧にて十分動作可能な薄
いゲート酸化膜をもつ低電圧動作ＭＯＳトランジスタと
を、高圧電源の２端子間に直列に２組接続しそれぞれの
組の高耐圧ＭＯＳトランジスタを低電圧動作ＭＯ８トラ
ンジスタの負荷とし、各低電圧動作ＭＯＳトランゾスタ
のゲートに相補な入力信号を加えるレベルシフト回路と
、そのレベルシフト回路の出力によって駆動される高耐
圧ＭＯ８トランジスタで構成される出力段とを有してい
る。レベルシフト回路に用いられた高耐圧へｌＯＳトラ
ンジスタのケートとドレインは、望ましくは、互いにた
すき掛けに接続される。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の接続回路図である。
本実施例では、高圧電源■Ｄｐ、■ｓｓの電圧に対し、
十分な耐圧をもつ厚いゲー１−［化膜（例えば厚さ３０
００Ａ程度）を有する高耐圧ＰチャンネルＭＯＳトラン
ジスタＱｘ、Ｑｓと、低圧電源電圧で十分動作可能な薄
いゲートｍ化膜（例えば厚さ５００八程度）を有し、ド
レイン耐圧が高圧電源ｖＤＤ、■ｓｓの電圧に耐え得る
低電圧駆動高耐圧ＮチャンネルＮｉ０ＳトランジスタＱ
２．Ｑ、を、高圧電源の高圧側ｖＤＤと低圧側ＶＳ２間
で直列に接続し、かつＰチャンネルＭＯＳトランジスタ
Ｑ１のゲートが他方のＰチャンネルＭｏｓトランジスタ
Ｑ３のドレインに、ＰチャンネルＭ Ｏ８トランジスタ
Ｑ３のゲートがＰチャンネルＭＯＳトランジスタＱ＋の
ドレインに接続してレベルシフト回路１を形成している
。このレベルシフトＤＯＭＩのＮｆヤンネルＮｉ０Ｓト
ランジスタＱ４のゲートに、高圧電源ｖＳＳ ＋ ＶＤ
Ｄよりも低い、例えば５■の通常の１！詠電圧で動作す
る論理回路部からの入力信号ＶｘＮを与え、Ｎチャンネ
ルＭＯＳトランジスタＱ２のゲートに入力信号ＶＩＮを
インバータエ１で反転して加えている。インバータ■１
は通常の低い電源電圧で駆動されている。
十分な耐圧をもつ厚いゲー１−［化膜（例えば厚さ３０
００Ａ程度）を有する高耐圧ＰチャンネルＭＯＳトラン
ジスタＱｘ、Ｑｓと、低圧電源電圧で十分動作可能な薄
いゲートｍ化膜（例えば厚さ５００八程度）を有し、ド
レイン耐圧が高圧電源ｖＤＤ、■ｓｓの電圧に耐え得る
低電圧駆動高耐圧ＮチャンネルＮｉ０ＳトランジスタＱ
２．Ｑ、を、高圧電源の高圧側ｖＤＤと低圧側ＶＳ２間
で直列に接続し、かつＰチャンネルＭＯＳトランジスタ
Ｑ１のゲートが他方のＰチャンネルＭｏｓトランジスタ
Ｑ３のドレインに、ＰチャンネルＭ Ｏ８トランジスタ
Ｑ３のゲートがＰチャンネルＭＯＳトランジスタＱ＋の
ドレインに接続してレベルシフト回路１を形成している
。このレベルシフトＤＯＭＩのＮｆヤンネルＮｉ０Ｓト
ランジスタＱ４のゲートに、高圧電源ｖＳＳ ＋ ＶＤ
Ｄよりも低い、例えば５■の通常の１！詠電圧で動作す
る論理回路部からの入力信号ＶｘＮを与え、Ｎチャンネ
ルＭＯＳトランジスタＱ２のゲートに入力信号ＶＩＮを
インバータエ１で反転して加えている。インバータ■１
は通常の低い電源電圧で駆動されている。
レベルシスト回路１のＰチャンネルＭｏｓトランジスタ
ＱｓとＮチャンネルＭＯＳトランジスタＱ４との接続部
からの信号が出方段２に与えられ、その出力が出力端子
３に与えられる。出力段２は高耐圧ＣＭＯＳトランジス
タ、即ち、ＰチャンネルＭＯＳトランジスタＱＩ、Ｑ３
と同じ厚いゲート酸化膜をもつ高耐圧ＰチヤンネルＭＯ
８トランジスタＱ５とＮチャンネルＭＯＳトランジスタ
Ｑ−、Ｑ４と同じ厚いゲート酸化膜をもつ高耐圧Ｎチャ
ンネルＭＯＳトランジスタＱ６とが電源ＶＤＤとＶＳ２
間で直列に接続され、レベルシフト回路１の出力がこれ
らＰチャンネルとＮチャンネルのＭＯＳトランジスタＱ
ｓ、Ｑｓのゲートに共通に与えられている。
ＱｓとＮチャンネルＭＯＳトランジスタＱ４との接続部
からの信号が出方段２に与えられ、その出力が出力端子
３に与えられる。出力段２は高耐圧ＣＭＯＳトランジス
タ、即ち、ＰチャンネルＭＯＳトランジスタＱＩ、Ｑ３
と同じ厚いゲート酸化膜をもつ高耐圧ＰチヤンネルＭＯ
８トランジスタＱ５とＮチャンネルＭＯＳトランジスタ
Ｑ−、Ｑ４と同じ厚いゲート酸化膜をもつ高耐圧Ｎチャ
ンネルＭＯＳトランジスタＱ６とが電源ＶＤＤとＶＳ２
間で直列に接続され、レベルシフト回路１の出力がこれ
らＰチャンネルとＮチャンネルのＭＯＳトランジスタＱ
ｓ、Ｑｓのゲートに共通に与えられている。
低電圧で動作する論理回路部からの入力信号ＶＩＮに例
えば１０１から１１１へ変化する入力信号が加えられる
ことによシ、インバータエ１の出力は１１１からｌＯＩ
となる。従って、ＮチャンネルＭＯＳトランジスタ（＝
ｈはＯＦ Ｆ ｌ、、Ｎチャンネルへｉ０Ｓトランジヌ
タＱ４はＯＮする。このため、ＮチャンネルＭＯＳトラ
ンジスタＱ４のドレイン電位は低くなり、Ｐチャンネル
ＭＯＳトランジスタＱ、はＯＮＬ、逆に、Ｎチャンネル
ＭＯＳトランジスタＱ２のドレイン電位は高くなって、
ＰナヤンネルＭＯ８）、ｒジスタＱ３はＯＦＦする。Ｐ
チャンネルＭＯＳトランジスタＱ４との接続点は“０“
（Ｖｓｓ電位）となシ、ＰチャンネルＭＯ８トランジス
タＱ５はＯＮＬ、ＮチャンネルＭＯＳトランジスタＱ６
はＯＦ Ｆするため、高圧電源ＶＤＤから出力端子３に
ＰチャンネルＭＯＳトランジスタＱ５を通過する電流が
供給され、出力ＶｏｕＴ（′１．’ １ ” （ＶＤＤ
） トナル。
えば１０１から１１１へ変化する入力信号が加えられる
ことによシ、インバータエ１の出力は１１１からｌＯＩ
となる。従って、ＮチャンネルＭＯＳトランジスタ（＝
ｈはＯＦ Ｆ ｌ、、Ｎチャンネルへｉ０Ｓトランジヌ
タＱ４はＯＮする。このため、ＮチャンネルＭＯＳトラ
ンジスタＱ４のドレイン電位は低くなり、Ｐチャンネル
ＭＯＳトランジスタＱ、はＯＮＬ、逆に、Ｎチャンネル
ＭＯＳトランジスタＱ２のドレイン電位は高くなって、
ＰナヤンネルＭＯ８）、ｒジスタＱ３はＯＦＦする。Ｐ
チャンネルＭＯＳトランジスタＱ４との接続点は“０“
（Ｖｓｓ電位）となシ、ＰチャンネルＭＯ８トランジス
タＱ５はＯＮＬ、ＮチャンネルＭＯＳトランジスタＱ６
はＯＦ Ｆするため、高圧電源ＶＤＤから出力端子３に
ＰチャンネルＭＯＳトランジスタＱ５を通過する電流が
供給され、出力ＶｏｕＴ（′１．’ １ ” （ＶＤＤ
） トナル。
次に、入力信号ＶＩＮが１１ｅから１０１へ変化すると
、インバータエ１の出力は１ｏ＠から１１１となシ、Ｎ
チャンネルＭ（ＪＳトランジスタＱ２ばＯＮＬ、Ｎチャ
ンネルＭＯＳトランジスタＱ４はＯＦｋ″する。
、インバータエ１の出力は１ｏ＠から１１１となシ、Ｎ
チャンネルＭ（ＪＳトランジスタＱ２ばＯＮＬ、Ｎチャ
ンネルＭＯＳトランジスタＱ４はＯＦｋ″する。
従って、ＰチャンネルＭＯＳトランジスタＱ３はＯＮし
、ＰチャンネルＭＯＳトランジスタＱ１はＯＦＦする。
、ＰチャンネルＭＯＳトランジスタＱ１はＯＦＦする。
ＰチャンネルＭＯ８トランジスタＱ３とＮチャンネルＭ
ＯＳトランジスタＱ４との接続点は１１１（ＶＤＤ ）
となり、ＰチャンネルＭＯＳトランジスタＱ、はＯＦ
Ｆ Ｌ、ＮチャンネルＭＯＳトランジスタＱ６はＯＮＬ
、出力端子３からＮチャンネルＭＯＳトランジスタＱ６
を通して電源ＶＳＳに電流が流れ、出力ＶＯＵＴは’Ｏ
”（Ｖｓｓ）とナル。
ＯＳトランジスタＱ４との接続点は１１１（ＶＤＤ ）
となり、ＰチャンネルＭＯＳトランジスタＱ、はＯＦ
Ｆ Ｌ、ＮチャンネルＭＯＳトランジスタＱ６はＯＮＬ
、出力端子３からＮチャンネルＭＯＳトランジスタＱ６
を通して電源ＶＳＳに電流が流れ、出力ＶＯＵＴは’Ｏ
”（Ｖｓｓ）とナル。
出力段２のＭＯＳトランジスタＱｓ、Ｑ６のゲートには
高電圧に変換された信号が与えられるので、十分な電流
能力を引き出すことができるため、半導体集積回路にお
いて使用する際、出力段のトランジスタの面積を小さく
することが可能となる。
高電圧に変換された信号が与えられるので、十分な電流
能力を引き出すことができるため、半導体集積回路にお
いて使用する際、出力段のトランジスタの面積を小さく
することが可能となる。
また、レベルシフト回路１の入力信号を受けるＮチャン
ネルＭ ０８ トランジスタＱ２Ｑ、はゲート酸化膜が
薄くなれており、通常の低い電圧の入力信号でも十分に
動作する。このためインバータエ１以前の論理回路部分
も薄いゲート酸化膜のＭＯＳトランジスタで構成でき、
低い電源電圧でも十分高速に動作するので、論理回路部
分の電力省費を小さくでき、素子の微細化が可能である
。
ネルＭ ０８ トランジスタＱ２Ｑ、はゲート酸化膜が
薄くなれており、通常の低い電圧の入力信号でも十分に
動作する。このためインバータエ１以前の論理回路部分
も薄いゲート酸化膜のＭＯＳトランジスタで構成でき、
低い電源電圧でも十分高速に動作するので、論理回路部
分の電力省費を小さくでき、素子の微細化が可能である
。
第２図は本発明の他の実施例の回路図である。
この他の実施例では、出力段４のＰチャンネルＭＯＳト
ランジスタＱ１．とＮチャンネルＭＯＳトランジスタＱ
１４とのゲートを別々に駆動するために、２つのレベル
シフト回路１．５が用いられている。
ランジスタＱ１．とＮチャンネルＭＯＳトランジスタＱ
１４とのゲートを別々に駆動するために、２つのレベル
シフト回路１．５が用いられている。
インバータ１１とレベルシフト回路１とは第１図の実施
例と同じであるので説明を省略する。ＭＯＳトランジス
タＱ、〜Ｑｌ！で構成されるレベルシフト回路５とイン
バータエ２とは、レベルシフト回路１を構成するＭＯＳ
トランジスタＱ、〜Ｑ４及びインバータエ１にそれぞれ
対応した同じ構造をしている。出力段４は別々のレベル
シフト回路１゜５によって駆動される高耐圧Ｐチャンネ
ルＭＯＳトランジスタＱ１３とＮチャンネルＭＯＳ ト
ランジスタＱ１４とで構成され、これらＭＯＳトランジ
スタＱ＋ｓ ｌ Ｑ１０は共に十分厚いゲート酸化膜を
もっている０ この実施例では、第１図の一実施例で出力段に使用して
いた２つのＭＯＳトランジスタを別々に駆動できるよう
に構成している為、出力段４の２つのＭＯＳトランジス
タＱ＋ｓ ｒ Ｑｌｔを共に０ＦＦ−ＯＦＦ状態とする
ことができる。これを利用して、出力を高インピーダン
ス状態にできる外１通常ＣＭＯ８のスイッチング時に生
ずる０Ｎ−ＯＮ状態を避けることが可能となり、スイッ
チング時の消費電力を抑えられるという利点がある。
例と同じであるので説明を省略する。ＭＯＳトランジス
タＱ、〜Ｑｌ！で構成されるレベルシフト回路５とイン
バータエ２とは、レベルシフト回路１を構成するＭＯＳ
トランジスタＱ、〜Ｑ４及びインバータエ１にそれぞれ
対応した同じ構造をしている。出力段４は別々のレベル
シフト回路１゜５によって駆動される高耐圧Ｐチャンネ
ルＭＯＳトランジスタＱ１３とＮチャンネルＭＯＳ ト
ランジスタＱ１４とで構成され、これらＭＯＳトランジ
スタＱ＋ｓ ｌ Ｑ１０は共に十分厚いゲート酸化膜を
もっている０ この実施例では、第１図の一実施例で出力段に使用して
いた２つのＭＯＳトランジスタを別々に駆動できるよう
に構成している為、出力段４の２つのＭＯＳトランジス
タＱ＋ｓ ｒ Ｑｌｔを共に０ＦＦ−ＯＦＦ状態とする
ことができる。これを利用して、出力を高インピーダン
ス状態にできる外１通常ＣＭＯ８のスイッチング時に生
ずる０Ｎ−ＯＮ状態を避けることが可能となり、スイッ
チング時の消費電力を抑えられるという利点がある。
以上説明したように、本発明は、耐圧の十分高い、厚い
ゲート酸化膜厚のＭＯ８Ｉ−ランジスタとドレイン耐圧
は高いが低電圧で十分動作する薄いゲート酸化膜厚のＭ
ＯＳトランジスタとを直列に接続することによって得ら
れるレベルシフト回路を利用し、かつ、これによって駆
動される出力段トランジスタも厚いゲートａ化膜を用い
ることによって論理回路からの信号入力は、薄いゲート
酸化膜を用いたＭＯＳトランジスタに加えることにより
低電圧で十分駆動可能であり、かつ、出力段のＭＯＳト
ランジスタは厚いゲート酸化膜を用いることによって、
深くゲートをバイアスすることが可能となり、出力トラ
ンジスタのｔ流能力が高くなる為、出力段トランジスタ
の面積を小さくすることが可能となり、半４体集積回路
の場合、チップを小型にできる効果がある。
ゲート酸化膜厚のＭＯ８Ｉ−ランジスタとドレイン耐圧
は高いが低電圧で十分動作する薄いゲート酸化膜厚のＭ
ＯＳトランジスタとを直列に接続することによって得ら
れるレベルシフト回路を利用し、かつ、これによって駆
動される出力段トランジスタも厚いゲートａ化膜を用い
ることによって論理回路からの信号入力は、薄いゲート
酸化膜を用いたＭＯＳトランジスタに加えることにより
低電圧で十分駆動可能であり、かつ、出力段のＭＯＳト
ランジスタは厚いゲート酸化膜を用いることによって、
深くゲートをバイアスすることが可能となり、出力トラ
ンジスタのｔ流能力が高くなる為、出力段トランジスタ
の面積を小さくすることが可能となり、半４体集積回路
の場合、チップを小型にできる効果がある。
第１図および第２図はそれぞれ本発明の一実施例および
他の実施例を示す回路図である。 第３図は従来の高電圧ディジタル制御信号出力回路の回
路図である。 Ｑ＋ ＋ Ｑｓ ｌ Ｑ９ ｅ Ｑｌｌ・・・・・・厚
いゲート酸化膜を使用した高耐圧ＰチャンネルＭＯＳト
ランジスタ（レベルシフト用） 、ｑｔ、ｑａ、ｑａ。 ＋ Ｑｌｔ・・・・・・薄いゲート酸化膜を使用した高
耐圧ＮチャンネルＭＯＳトランジスタ（レベルシフト用
）、Ｑ？、Ｑｌｌ・・・・・・厚いゲート酸化膜を使用
した高耐圧ＮチャンネルＭＯＳトランジスタ（レベルシ
フト用）、ＩＩ 、１２・・・・・・低電圧電源にて動
作するインバータ、Ｑｇ＋ ＱＣｓ・・・・・・厚いゲ
ート酸化膜を使用した高耐圧ＰチャンネルＭＯＳトラン
ジスタ（出力段用） 、Ｑａ −Ｑ１０・・・・・・厚
いゲート酸化膜を使用した高耐圧ＮチャンネルＭＯＳト
ランジスタ（出力段用）、１，５・・・・・・レベルシ
フト回％、２．４・・・・・・出力段、３・・・・・・
出力端子〇 、−１−一＼ 代理人 弁理士 内 原 晋（、）″二パ・１箔
１回 第３図
他の実施例を示す回路図である。 第３図は従来の高電圧ディジタル制御信号出力回路の回
路図である。 Ｑ＋ ＋ Ｑｓ ｌ Ｑ９ ｅ Ｑｌｌ・・・・・・厚
いゲート酸化膜を使用した高耐圧ＰチャンネルＭＯＳト
ランジスタ（レベルシフト用） 、ｑｔ、ｑａ、ｑａ。 ＋ Ｑｌｔ・・・・・・薄いゲート酸化膜を使用した高
耐圧ＮチャンネルＭＯＳトランジスタ（レベルシフト用
）、Ｑ？、Ｑｌｌ・・・・・・厚いゲート酸化膜を使用
した高耐圧ＮチャンネルＭＯＳトランジスタ（レベルシ
フト用）、ＩＩ 、１２・・・・・・低電圧電源にて動
作するインバータ、Ｑｇ＋ ＱＣｓ・・・・・・厚いゲ
ート酸化膜を使用した高耐圧ＰチャンネルＭＯＳトラン
ジスタ（出力段用） 、Ｑａ −Ｑ１０・・・・・・厚
いゲート酸化膜を使用した高耐圧ＮチャンネルＭＯＳト
ランジスタ（出力段用）、１，５・・・・・・レベルシ
フト回％、２．４・・・・・・出力段、３・・・・・・
出力端子〇 、−１−一＼ 代理人 弁理士 内 原 晋（、）″二パ・１箔
１回 第３図
Claims (1)
- 【特許請求の範囲】 １）薄いゲート酸化膜を有する第１および第２のＭＯＳ
トランジスタと、厚いゲート酸化膜を有し、前記第１お
よび第２のＭＯＳトランジスタに負荷としてそれぞれ接
続された第３および第４のＭＯＳトランジスタと、前記
第１および第２のＭＯＳトランジスタの各ゲートにそれ
ぞれ相補な入力信号を与える手段とを含むレベルシフト
回路と、該レベルシフト回路からの出力を各ゲート電極
に共通に受ける厚いゲート酸化膜を有しソースドレイン
間が直列に接続された相補な電導型式の第５および第６
のＭＯＳトランジスタを含む出力回路とを有することを
特徴とする高電圧ディジタル信号出力回路。 ２）前記第３のＭＯＳトランジスタのゲートは前記第４
のＭＯＳトランジスタのドレインに接続され、前記第４
のＭＯＳトランジスタのゲートは前記第３のＭＯＳトラ
ンジスタのドレインに接続されていることを特徴とする
特許請求の範囲第１項記載の高電圧ディジタル信号出力
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61252341A JPS63105522A (ja) | 1986-10-22 | 1986-10-22 | 高電圧デイジタル信号出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61252341A JPS63105522A (ja) | 1986-10-22 | 1986-10-22 | 高電圧デイジタル信号出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63105522A true JPS63105522A (ja) | 1988-05-10 |
| JPH0543212B2 JPH0543212B2 (ja) | 1993-07-01 |
Family
ID=17235926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61252341A Granted JPS63105522A (ja) | 1986-10-22 | 1986-10-22 | 高電圧デイジタル信号出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63105522A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5457420A (en) * | 1993-03-26 | 1995-10-10 | Nec Corporation | Inverter circuit and level shifter circuit for providing a high voltage output |
| US5691217A (en) * | 1996-01-03 | 1997-11-25 | Micron Technology, Inc. | Semiconductor processing method of forming a pair of field effect transistors having different thickness gate dielectric layers |
| WO2000038236A1 (en) * | 1998-12-18 | 2000-06-29 | Koninklijke Philips Electronics N.V. | Cmos high-to-low voltage buffer |
| US6664148B2 (en) | 1999-09-17 | 2003-12-16 | Nec Corporation | Integrated circuit device with switching between active mode and standby mode controlled by digital circuit |
| JP2006292142A (ja) * | 2005-04-14 | 2006-10-26 | Mitsubishi Motors Corp | 無段変速機の制御装置 |
| US7167027B2 (en) | 2002-04-24 | 2007-01-23 | Fujitsu Limited | Latch-type level converter and receiver circuit accurately amplifying low-amplitude signals and receiving common-mode input signals higher than a supply voltage |
| CN105811960A (zh) * | 2016-03-03 | 2016-07-27 | 电子科技大学 | 一种用于薄栅氧mos管的电平位移电路 |
-
1986
- 1986-10-22 JP JP61252341A patent/JPS63105522A/ja active Granted
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5457420A (en) * | 1993-03-26 | 1995-10-10 | Nec Corporation | Inverter circuit and level shifter circuit for providing a high voltage output |
| US5691217A (en) * | 1996-01-03 | 1997-11-25 | Micron Technology, Inc. | Semiconductor processing method of forming a pair of field effect transistors having different thickness gate dielectric layers |
| US5989946A (en) * | 1996-01-03 | 1999-11-23 | Micron Technology, Inc. | Method of forming SRAM cells and pairs of field effect transistors |
| WO2000038236A1 (en) * | 1998-12-18 | 2000-06-29 | Koninklijke Philips Electronics N.V. | Cmos high-to-low voltage buffer |
| US6664148B2 (en) | 1999-09-17 | 2003-12-16 | Nec Corporation | Integrated circuit device with switching between active mode and standby mode controlled by digital circuit |
| US7167027B2 (en) | 2002-04-24 | 2007-01-23 | Fujitsu Limited | Latch-type level converter and receiver circuit accurately amplifying low-amplitude signals and receiving common-mode input signals higher than a supply voltage |
| JP2006292142A (ja) * | 2005-04-14 | 2006-10-26 | Mitsubishi Motors Corp | 無段変速機の制御装置 |
| CN105811960A (zh) * | 2016-03-03 | 2016-07-27 | 电子科技大学 | 一种用于薄栅氧mos管的电平位移电路 |
| CN105811960B (zh) * | 2016-03-03 | 2018-01-09 | 电子科技大学 | 一种采用薄栅氧mos管的电平位移电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0543212B2 (ja) | 1993-07-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4768300B2 (ja) | 電圧レベル変換回路及び半導体集積回路装置 | |
| JPH07105448B2 (ja) | Ｍｏｓ型集積回路 | |
| KR970067344A (ko) | 레벨 변환 회로 및 반도체 집적회로 | |
| JPS63105522A (ja) | 高電圧デイジタル信号出力回路 | |
| JP3530315B2 (ja) | 出力回路 | |
| US5416368A (en) | Level conversion output circuit with reduced power consumption | |
| JP2001127615A (ja) | 分割レベル論理回路 | |
| JP2854772B2 (ja) | アナログスイッチング回路 | |
| JPH0613884A (ja) | 信号トランスレータ回路 | |
| US20100085078A1 (en) | Digital Logic Voltage Level Shifter | |
| JPH08181600A (ja) | レベルシフト回路 | |
| JP2003101405A (ja) | レベルシフト回路 | |
| JPS594890B2 (ja) | デイジタル回路 | |
| JP2541289B2 (ja) | 出力回路 | |
| JPH0478221A (ja) | レベルシフト用集積回路 | |
| JP2550942B2 (ja) | Ｃｍｏｓ型論理集積回路 | |
| JPS6025323A (ja) | 半導体集積回路 | |
| JPH0362053B2 (ja) | ||
| JP2803633B2 (ja) | 半導体集積回路 | |
| JPH04103215A (ja) | 半導体集積回路の入力回路 | |
| JP2712432B2 (ja) | 多数決論理回路 | |
| JPS6360625A (ja) | ３ステ−ト付相補型ｍｏｓ集積回路 | |
| JPH07249740A (ja) | 昇圧回路およびこれを利用した電圧駆動型半導体素子の駆動回路 | |
| JPH0756940B2 (ja) | レベル変換回路 | |
| JPH0653808A (ja) | Ｃｍｏｓトライステート出力バッファ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |