JP2013121122A - 信号等化器 - Google Patents

Abstract

【課題】安価かつ簡単な構成の信号等化器を得る。
【解決手段】送信端１に一端が接続され、信号を伝送するストリップ配線３と、ストリップ配線３の他端側にソース端子Ｓが接続されるとともに受信端２側にドレイン端子Ｄが接続されたＦＥＴ１２、および、ＦＥＴ１２のドレイン・ソース端子間に接続された抵抗１３からなるイコライザ回路６と、ＦＥＴ１２のゲート電圧を制御し、ＦＥＴ１２をオンオフ制御するゲート電圧制御回路１５とを備えた。
イコライザ回路６のＦＥＴ１２をゲート電圧制御回路１５によりオフ状態に制御すれば、ストリップ配線３を伝送する送信信号の低周波成分を除去する信号等化器を構成することができる。
したがって、イコライザ回路６は、１つのＦＥＴ１２、および１つの抵抗１３からなるものなので、安価かつ簡単に構成することができる。
【選択図】図１

Description

本発明は、送信端と受信端との間を接続して信号を伝送する伝送線路を含む信号等化器に関する。

従来、信号等化器に応用可能な特性可変の能動フィルタであって、電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｅｒ）からなるスイッチによってインダクタやキャパシタの接続を切り替え、フィルタ特性を切り替えるものが知られている（例えば、特許文献１参照）。

特許第３２１１８５９号公報

従来の能動フィルタは以上のように構成されているので、フィルタ特性を切り替えるために電界効果トランジスタからなるスイッチを用いているが、電界効果トランジスタをスイッチとして用いた場合、電界効果トランジスタの各端子（ゲート、ドレイン、ソース）間容量や、ドレイン・ソース間のオン抵抗が特性に悪影響を与え、高周波帯域で所望の特性を得ることができないという課題がある。また、部品点数が増加し、コストが増大するといった課題もある。さらに、電界効果トランジスタを能動フィルタに適用したものであり、信号等化器の機能を備えたものではないなどの課題があった。

本発明は、以上のような課題を解消するためになされたものであり、電界効果トランジスタのゲート端子、ソース端子、ドレイン端子間の各容量、およびドレイン・ソース間のオフ（オン）抵抗を積極的に利用することで、安価かつ簡単な構成の信号等化器を得ることを目的とする。

本発明の信号等化器は、送信端に一端が接続され、信号を伝送する伝送線路と、伝送線路の他端側にソース端子が接続されるとともに受信端側にドレイン端子が接続された電界効果トランジスタ、および、電界効果トランジスタのドレイン・ソース端子間に接続された抵抗からなるイコライザ回路と、電界効果トランジスタのゲート・ソース間電圧を調整し、電界効果トランジスタをオンオフ制御するゲート・ソース間電圧調整手段とを備えたものである。

本発明によれば、イコライザ回路の電界効果トランジスタをゲート・ソース間電圧調整手段によりオフ状態に制御すれば、電界効果トランジスタのゲート端子、ソース端子、ドレイン端子間の各容量、およびドレイン・ソース間のオフ（オン）抵抗を積極的に利用することで、伝送線路の周波数依存の伝送損失を除去する信号等化器を構成することができる。
したがって、イコライザ回路は、１つの電界効果トランジスタ、および１つの抵抗からなるものなので、安価かつ簡単に構成することができる。また、ゲート・ソース間電圧調整手段により、信号等化の機能を簡単に切り替えることができる効果がある。

本発明の実施の形態１による信号等化器を示す回路図である。 イコライザ回路のオフ時の等価回路を示す回路図である。 イコライザ回路のオフ時の周波数特性を示す特性図である。 イコライザ回路のオン時の等価回路を示す回路図である。 イコライザ回路のオン時の周波数特性を示す特性図である。 本発明の実施の形態２による信号等化器を示す回路図である。 トレーニング信号を示す波形図である。 伝送損失が無い場合のピーク電圧の比較状態を示す説明図である。 伝送損失が有る場合のピーク電圧の比較状態を示す説明図である。 ピーク電圧の差分の絶対値とゲート・ソース間電圧との関係を示す特性図である。

以下、本発明の信号等化器の好適な実施の形態について図面を用いて説明するが、各図において、同一または相当する部分については、同一符号を付して説明する。
本発明の信号等化器は、バックプレーンによる伝送やケーブルによる伝送等の運用における伝送波形の改善に用いられる。
なお、高周波および低周波の定義については、信号等化器が適用されるシステムによって適宜変化する。例えば、信号速度が１Ｇｂｉｔ／ｓｅｃのシステムであれば、５００ＭＨｚ以上を高周波とし、５００ＭＨｚ以下を低周波とすることができる。

実施の形態１．
図１は本発明の実施の形態１による信号等化器を示す回路図である。
図１において、送信端１と受信端２との間には、ストリップ配線（伝送線路）３、直流阻止容量４、直流バイアス回路５、イコライザ回路６および直流阻止容量７の順に直列に接続される。

直流バイアス回路５は、直流阻止容量４，７間に、一端をクランプ電源８で終端されたクランプ抵抗９の他端が接続されるとともに、一端をグラウンド１０で終端されたクランプ抵抗１１の他端が接続される。クランプ抵抗９，１１は、同じ抵抗値であり、十分大きな抵抗値（１ｋΩ以上）である。クランプ電源８は、０Ｖに近い正の電圧Ｖｃである。

イコライザ回路６は、直流バイアス回路５側にソース端子が接続されるとともに直流阻止容量７側にドレイン端子が接続されたｎチャネルＭＯＳＦＥＴ（以下、単にＦＥＴと言う）１２、およびＦＥＴ１２のドレイン端子とソース端子との間に並列接続された抵抗１３から構成される。

また、伝送損失検知回路１４は、ストリップ配線３と直流阻止容量４との間の接続点に、直流阻止容量４とは並列に接続され、ストリップ配線３の周波数依存の伝送損失を検知し、検知された伝送損失が所定の大きさよりも大きいか否かに応じて制御信号を出力する。

ゲート電圧制御回路１５は、伝送損失検知回路１４からの制御信号に従い、ＦＥＴ１２をオンオフ制御するゲート電圧をゲート端子に供給する。なお、ＦＥＴ１２のオン制御時にはＶｃ／２＋Ｖｇの制御電圧が供給される制御電源１６を選択し、ＦＥＴ１２のオフ制御時にはグラウンド１７を選択する。

次に動作について説明する。
送信端１より信号が、ストリップ配線３、直流阻止容量４、直流バイアス回路５、イコライザ回路６および直流阻止容量７を介して受信端２に供給される。
このとき、ストリップ配線３を伝送した信号は、ストリップ配線３における導体損失および誘電体損失によって、周波数が高くなるほど、また伝送距離が長くなるほど、信号の減衰量が大きくなる。

すなわち、ストリップ配線３の周波数特性（通過特性）は右肩下がりの特性であり、低周波は通過させるが、高周波は通過させない、いわゆる、ローパスフィルタの特性になる。このため、単体のストリップ配線３に信号を通過させると、信号の立ち上がりが鈍り、信号品質が劣化する。
伝送損失検知回路１４は、この伝送損失を検知し、信号の減衰が小さいときは、制御信号を“Ｌ”として出力するが、ストリップ配線３を伝送した信号の減衰が所定の大きさよりも大きくなると、制御信号を“Ｈ”にして出力する。

ゲート電圧制御回路１５は、この制御信号に従い、ＦＥＴ１２に対して、制御信号が“Ｌ”のときは、Ｖｃ／２＋Ｖｇの制御電圧が供給される制御電源１６を選択し、制御信号が“Ｈ”のときは、グラウンド１７を選択する。

これにより、信号の減衰が小さいときは、ＦＥＴ１２のゲート・ソース間電圧がＶｇとなり、ＦＥＴ１２をオン状態にし、このとき、イコライザ回路６がオフ状態となる。また、信号の減衰が大きいときは、ＦＥＴ１２のゲート・ソース間電圧が−Ｖｃ／２となり、ＦＥＴ１２をオフ状態にし、このとき、イコライザ回路６がオン状態となる。以上のように、ストリップ線路３による信号の減衰に応じ、イコライザ回路６のオン／オフを切り替えることが可能となる。

次に、図２から図５を参照しながら、イコライザ回路６の機能について説明する。
図２はイコライザ回路６のオフ時の等価回路であり、図３はそのときの周波数特性（通過特性）である。
図２において、Ｒｏｎ，Ｃｇｓ，Ｃｄｓ，Ｃｇｄ，ＢＤはそれぞれ、ＦＥＴ１２のオン抵抗、ゲート・ソース間容量、ドレイン・ソース間容量、ゲート・ドレイン間容量、ボディダイオードである。Ｒｏｎ＝５Ω、Ｃｇｓ＝５ｐＦ、Ｃｄｓ＝５ｐＦ、Ｃｇｄ＝５ｐＦの素子を例として示す。また、抵抗１３の値はＲ＝５００Ωとする。

イコライザ回路６において、ＦＥＴ１２のゲート電圧をＶｃ／２＋Ｖｇにすると、ゲート・ソース間電圧がＶｇになるため、ＦＥＴ１２はオンになる。このとき、図２に示す等価回路において、オン抵抗Ｒｏｎは小さいため、低周波帯域では伝送特性に対しＲｏｎが支配的になる。これに対して、高周波帯域ではドレイン・ソース間容量Ｃｄｓが支配的になるため、図３に示すように、全体としてはローパスフィルタとしての特性を示し、イコライザとしてはオフ状態と見なせる。

また、図４はイコライザ回路６のオン時の等価回路であり、図５はそのときの周波数特性（通過特性）である。
図４において、Ｒｏｆｆは、ＦＥＴ１２のオフ抵抗である。Ｒｏｆｆ＝１ＭΩ、Ｃｇｓ＝５ｐＦ、Ｃｄｓ＝５ｐＦ、Ｃｇｄ＝５ｐＦの素子を例として示す。また、抵抗１３の値はＲ＝５００Ωとする。

イコライザ回路６において、ＦＥＴ１２のゲート電圧を０Ｖにすると、ゲート・ソース間電圧が−Ｖｃ／２になるため、ＦＥＴ１２はオフになる。このとき、図４に示す等価回路において、オフ抵抗Ｒｏｆｆは非常に大きい値であるため、特性としてＲ＝５００ΩとＣｄｓ＝５ｐＦの並列抵抗が支配的となる。従って、図５に示すように低周波帯域では通過特性の損失が大きく、高周波に行くに従い損失が減り、結果としてイコライザとしてはオン状態と見なせる。

このように、イコライザ回路６は、上述したストリップ配線３とは逆に、通過特性は右肩上がりの特性であり、低周波は通過させないが、高周波は通過させる、いわゆる、ハイパスフィルタの特性になる。このため、単体のイコライザ回路６に信号を通過させると、信号の立ち上がりでオーバーシュートが生じる。
なお、本回路の場合、イコライザとして使用できる信号のデータレートは１Ｇｂｐｓ程度であり、振幅はボディダイオードの順電圧以下である。

以上のように、実施の形態１によれば、イコライザ回路６は、伝送損失検知回路１４でストリップ配線３の伝送損失が所定の大きさよりも大きいと検知された場合に、ゲート電圧制御回路１５によりＦＥＴ１２をオフして、信号等化の機能を持たせ、ストリップ配線３を伝送した信号の低周波成分を除去する。

すなわち、ストリップ配線３にイコライザ回路６を直列接続すると、ストリップ配線３のローパスフィルタ特性とイコライザ回路６のハイパスフィルタ特性との相互関係によって、全体の通過特性が低周波帯域から高周波帯域に渡って平坦な特性になる。このため、ストリップ配線３のみでは信号の立ち上がりが鈍るものが、イコライザ回路６を組み合わせることにより立ち上がりを鈍らせることなく、送信端１から信号品質を保ったまま受信端２へ信号伝達させることができる。

そのため、安価なＦＥＴ１２の各端子（ゲート、ドレイン、ソース）間容量や、ドレイン・ソース間のオフ（オン）抵抗を積極的に利用することで、有損失のストリップ配線３について信号を等化することができるとともに、特性をオンオフ切り替え可能な信号等化器を得ることができる。

したがって、イコライザ回路６は、１つのＦＥＴ１２、および１つの抵抗１３から構成されるものなので、安価かつ簡単に構成することができる。また、ゲート電圧制御回路１５により、信号等化の機能を簡単に切り替えることができる。

なお、実施の形態１では、イコライザ回路６がＦＥＴ１２および抵抗１３からなる構成について説明したが、これに限定されず、イコライザ回路６は、ｎチャネルＭＯＳＦＥＴに代えて、ｐチャネルＭＯＳＦＥＴを用いても良い。
この場合には、クランプ電源８および制御電源１６は負の電圧となる。

また、実施の形態１では、ＦＥＴ１２のＲｏｆｆ，Ｃｇｓ，Ｃｄｓ，Ｃｇｄを適当に仮定したが、これに限定されず、異なるパラメータを持つ素子を使用しても良い。
この場合には、抵抗１３の値をＲｏｆｆ，Ｃｇｓ，Ｃｄｓ，Ｃｇｄに応じて変えることにより、イコライザ回路６の周波数特性を調整することができる。

実施の形態２．
図６は本発明の実施の形態２による信号等化器を示す回路図である。
図６において、伝送損失検知回路２１は、送信端１から出力され、ストリップ配線３を介して、パルス幅が相異なる単発パルス信号およびステップ波信号からなるトレーニング信号を入力した場合に、単発パルス信号のピーク電圧とステップ波信号のピーク電圧との差分の絶対値と、予め設定された複数の閾値との比較に応じてストリップ配線３の周波数依存の伝送損失の度合いを検知し、検知された伝送損失の度合いに応じた制御信号を出力する。

ゲート電圧制御回路（ゲート・ソース間電圧調整手段）２２は、伝送損失検知回路２１からの制御信号に従い、伝送損失の度合いに応じてＦＥＴ１２のゲート・ソース間電圧を調整するゲート電圧をゲート端子に供給する。

次に動作について説明する。
図７は、送信端１から出力されるトレーニング信号を示したものである。
トレーニング信号は、データ伝送を開始する前に、イコライザ回路６の特性を調整するために送信される。トレーニング信号は、第一のヘッダ信号３１と、単発パルス信号３２と、第二のヘッダ信号３３と、ステップ波信号３４と、第三のヘッダ信号３５からなる。
図７から分かるとおり、単発パルス信号３２とステップ波信号３４とは、パルス幅が異なる。

伝送損失検知回路２１は、第一のヘッダ信号３１を検知し、その後に伝送される単発パルス信号３２のピーク電圧を保持する。次に、第二のヘッダ信号３３を検知し、その後に伝送されるステップ波信号３４のピーク電圧を保持する。次に、第三のヘッダ信号３５を検知することで、トレーニング信号の送信の終了を検知する。
さらに、単発パルス信号３２のピーク電圧と、ステップ波信号３４のピーク電圧との差分の絶対値を計算する。

図８はストリップ配線３が非常に短いときの単発パルス信号３２のピーク電圧と、ステップ波信号３４のピーク電圧とを比較した図であり、図９はストリップ配線３が長いときの単発パルス信号３２のピーク電圧と、ステップ波信号３４のピーク電圧とを比較した図である。

図８に示すように、ストリップ配線３が非常に短いときは、単発パルス信号３２のピーク電圧と、ステップ波信号３４のピーク電圧とに差分が生じない。
これに対して、図９に示すように、ストリップ配線３が長いとき、単発パルス信号３２のピーク電圧と、ステップ波信号３４のピーク電圧とに差分の絶対値｜ΔＶ｜が生じる。

伝送損失検知回路２１は、この差分の絶対値｜ΔＶ｜と、予め設定された複数の閾値（Ｖｔｈ１，Ｖｔｈ２，Ｖｔｈ３）と比較し、比較結果に応じた制御信号を出力する。
ゲート電圧制御回路２２は、伝送損失検知回路２１からの制御信号に応じてＦＥＴ１２のゲート・ソース間電圧Ｖｇｓを調整するゲート電圧をゲート端子に供給する。

これを具体的に示せば、次のようになる。
｜ΔＶ｜≦Ｖｔｈ１のとき、制御信号０ → Ｖｇｓ＝Ｖｇ
Ｖｔｈ１＜｜ΔＶ｜≦Ｖｔｈ２のとき、制御信号１ → Ｖｇｓ＝Ｖｇ−ａ
Ｖｔｈ２＜｜ΔＶ｜≦Ｖｔｈ３のとき、制御信号２ → Ｖｇｓ＝Ｖｇ−ｂ
Ｖｔｈ３＜｜ΔＶ｜ のとき、制御信号３ → Ｖｇｓ＝０
但し、Ｖｔｈ１＜Ｖｔｈ２＜Ｖｔｈ３、０＜ａ＜ｂ＜Ｖｇである。

図１０はピーク電圧の差分の絶対値｜ΔＶ｜とゲート・ソース間電圧Ｖｇｓとの関係を示したものである。
伝送損失検知回路２１において、｜ΔＶ｜≦Ｖｔｈ１と伝送損失が極めて小さい判定されたときに制御信号０を出力し、ゲート電圧制御回路２２において、ＦＥＴ１２のゲート・ソース間電圧ＶｇｓをＶｇに調整するゲート電圧を供給し、ＦＥＴ１２をオン、すなわち、イコライザ回路６をオフにする。

また、伝送損失検知回路２１において、Ｖｔｈ１＜｜ΔＶ｜≦Ｖｔｈ２と伝送損失が小さく存在すると判定されたときに制御信号１を出力し、ゲート電圧制御回路２２において、ＦＥＴ１２のゲート・ソース間電圧ＶｇｓをＶｇ−ａに調整するゲート電圧を供給し、ＦＥＴ１２をオフ、すなわち、イコライザ回路６をオンにする。

さらに、伝送損失検知回路２１において、Ｖｔｈ２＜｜ΔＶ｜≦Ｖｔｈ３と伝送損失が中ぐらいに存在すると判定されたときに制御信号２を出力し、ゲート電圧制御回路２２において、ＦＥＴ１２のゲート・ソース間電圧ＶｇｓをＶｇ−ｂに調整するゲート電圧を供給し、ＦＥＴ１２をオフ、すなわち、イコライザ回路６をオンにする。

さらに、伝送損失検知回路２１において、Ｖｔｈ３＜｜ΔＶ｜と伝送損失が大きく存在すると判定されたときに制御信号３を出力し、ゲート電圧制御回路２２において、ＦＥＴ１２のゲート・ソース間電圧Ｖｇｓを０に調整するゲート電圧を供給し、ＦＥＴ１２をオフ、すなわち、イコライザ回路６をオンにする。

このように、イコライザ回路６のオン時において、ゲート電圧制御回路２２は、ピーク電圧の差分の絶対値｜ΔＶ｜の大きさによってゲート・ソース間電圧Ｖｇｓを切り替えている。
イコライザ回路６の周波数特性は、ゲート・ソース間容量Ｃｇｓ、ドレイン・ソース間容量Ｃｄｓ、およびゲート・ドレイン間容量Ｃｇｄによって決まり、これはゲート・ソース間電圧Ｖｇｓに対して電圧依存性がある。
このため、伝送損失検知回路２１およびゲート電圧制御回路２２により、ピーク電圧の差分の絶対値｜ΔＶ｜の大きさに応じてゲート・ソース間電圧Ｖｇｓを調整することによって、ストリップ配線３による周波数依存の伝送損失の度合いに応じて、イコライザ回路６の周波数特性を自動的に調整することが可能となる。

以上のように、実施の形態２によれば、伝送損失検知回路２１では、パルス幅が相異なる単発パルス信号およびステップ波信号からなるトレーニング信号を入力した場合に、単発パルス信号のピーク電圧とステップ波信号のピーク電圧との差分の絶対値と、予め設定された閾値との比較に応じてストリップ配線３の周波数依存の伝送損失の有無を検知することができる。

また、伝送損失検知回路２１により、ストリップ配線３の伝送損失の度合いに応じた制御信号を出力し、ゲート電圧制御回路２２により、制御信号による伝送損失の度合いに応じたゲート電圧をＦＥＴ１２のゲート端子に供給するので、イコライザ回路６の周波数特性を調整することができる。

そのため、実施の形態１で示した信号等化器に加えて、ストリップ配線３の伝送損失に対してイコライザ回路６の周波数特性を細かく調整することで、より冗長性の高い信号等化器を得ることができる。

なお、実施の形態１または実施の形態２では、イコライザ回路６のオンオフ制御のため、直流阻止容量４，７および直流バイアス回路５により、ＦＥＴ１２のソース電圧をプルアップし、ゲート電圧制御回路１４，２１により、ゲート電圧を調整する構成としたが、これに限定されず、他の方法を用いても良い。これらの場合も、実施の形態１または実施の形態２と同様の効果を得ることができる。

また、実施の形態１または実施の形態２では、伝送線路の具体例として、プリント基板上に形成されたストリップ配線３を挙げて説明したが、これに限定されず、同軸線路やケーブルを用いても良い。これらの場合も、実施の形態１または実施の形態２と同様の効果を得ることができる。

さらに、実施の形態２では、伝送損失検知回路２１において、３つの閾値（Ｖｔｈ１，Ｖｔｈ２，Ｖｔｈ３）を用いたが、これに限定されず、４つの以上の複数の閾値を用いても良い。

なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。

１ 送信端、２ 受信端、３ ストリップ配線（伝送線路）、４，７ 直流阻止容量、５ 直流バイアス回路、６ イコライザ回路、８ クランプ電源、９，１１ クランプ抵抗、１０，１７ グラウンド、１２ ＦＥＴ、１３ 抵抗、１４，２１ 伝送損失検知回路、１５ ゲート電圧制御回路、１６ 制御電源、２２ ゲート電圧制御回路（ゲート・ソース間電圧調整手段）、３１ 第一のヘッダ信号、３２ 単発パルス信号、３３ 第二のヘッダ信号、３４ ステップ波信号、３５ 第三のヘッダ信号。

Claims (4)

1. 送信端に一端が接続され、信号を伝送する伝送線路と、
   前記伝送線路の他端側にソース端子が接続されるとともに受信端側にドレイン端子が接続された電界効果トランジスタ、および、前記電界効果トランジスタのドレイン・ソース端子間に接続された抵抗からなるイコライザ回路と、
   前記電界効果トランジスタのゲート・ソース間電圧を調整し、該電界効果トランジスタをオンオフ制御するゲート・ソース間電圧調整手段とを備えた信号等化器。
2. 送信端に一端が接続され、信号を伝送する伝送線路と、
   前記伝送線路の他端に一端が接続された第一の直流阻止容量と、
   受信端に一端が接続された第二の直流阻止容量と、
   前記第一の直流阻止容量の他端に接続された直流バイアス回路と、
   前記直流バイアス回路にソース端子が接続されるとともに前記第二の直流阻止容量の他端にドレイン端子が接続された電界効果トランジスタ、および、前記電界効果トランジスタのドレイン・ソース端子間に接続された抵抗からなるイコライザ回路と、
   前記伝送線路の周波数依存の伝送損失を検知し、該検知された伝送損失が所定の大きさよりも大きいか否かに応じた制御信号を出力する伝送損失検知回路と、
   前記伝送損失検知回路からの制御信号に従い、前記電界効果トランジスタをオンオフ制御するゲート電圧を該ゲート端子に供給するゲート電圧制御回路とを備えた信号等化器。
3. 伝送損失検知回路は、
   送信端から伝送線路を介して、パルス幅が相異なる単発パルス信号およびステップ波信号からなるトレーニング信号を入力した場合に、該単発パルス信号のピーク電圧と該ステップ波信号のピーク電圧との差分の絶対値と、予め設定された閾値との比較に応じて該伝送線路の周波数依存の伝送損失を検知し、制御信号を出力することを特徴とする請求項２記載の信号等化器。
4. 送信端に一端が接続され、信号を伝送する伝送線路と、
   前記伝送線路の他端に一端が接続された第一の直流阻止容量と、
   受信端に一端が接続された第二の直流阻止容量と、
   前記第一の直流阻止容量の他端に接続された直流バイアス回路と、
   前記直流バイアス回路にソース端子が接続されるとともに前記第二の直流阻止容量の他端にドレイン端子が接続された電界効果トランジスタ、および、前記電界効果トランジスタのドレイン・ソース端子間に接続された抵抗からなるイコライザ回路と、
   前記送信端から前記伝送線路を介して、パルス幅が相異なる単発パルス信号およびステップ波信号からなるトレーニング信号を入力した場合に、該単発パルス信号のピーク電圧と該ステップ波信号のピーク電圧との差分の絶対値と、予め設定された複数の閾値との比較に応じて該伝送線路の周波数依存の伝送損失の度合いを検知し、該検知された伝送損失の度合いに応じた制御信号を出力する伝送損失検知回路と、
   前記伝送損失検知回路からの制御信号に従い、前記電界効果トランジスタをオン制御するとともに、該制御信号による伝送損失の度合いに応じたゲート電圧を該ゲート端子に供給するゲート電圧制御回路とを備えた信号等化器。

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