JP2006025425A - Ｒｆ受信器ミスマッチ校正システム及び方法 - Google Patents

Abstract

【課題】 送信器又はデジタル基本帯域を必要とせずにＲＦトランシーバーの位相ミスマッチを校正する。
【解決手段】 通常モード及び校正モードで動作することのできるＲＦ受信器を含むＲＦシステムのための校正システム。この校正システムは、ＲＦ受信器のＩチャンネル出力及びＱチャンネル出力の少なくとも一方に設けられた位相遅延ユニットを備えている。更に、システムは、ＲＦ受信器のＩチャンネル出力とＲＦ受信器のＱチャンネル出力との間の位相差を検出するように構成された位相検出器も備えている。更に、システムは、位相検出器により与えられる位相差に基づいてＲＦ受信器へデジタル校正制御信号を与えるように構成された校正制御ユニットも備えている。
【選択図】 図６

Description

本発明は、一般に、ワイヤレス通信の分野に係る。より詳細には、本発明は、ＲＦ受信器のミスマッチ校正に係る。

近年、ワイヤレスローカルエリアネットワーク（ＬＡＮ）や、ホームワイヤレス制御システムや、ワイヤレスマルチメディアセンターのようなワイヤレス通信の需要が著しく増大した。この需要増大に伴い、より広い帯域巾、よりパワフルで且つより安価なチップへの関心が高まっている。例えば、ＩＥＥＥ８０２．１１ｂ規格により提示された最大１１Ｍｂ／ｓ帯域巾では、より広い帯域巾について増大する需要を満足できない。むしろ、８０２．１１ｇ又は１１ａ規格により提示される５４Ｍｂ／ｓレートの方が好ましい。この帯域巾において２０ＭＨｚ巾のチャンネルだけで送信するためには、簡単な２進位相シフトキーイング（ＢＰＳＫ）又は直角位相シフトキーイング（ＱＰＳＫ）以外の、より進歩した変調方法を採用しなければならない。ＩＥＥＥ８０２．１１ａ／ｇワイドローカルエリアネットワーク（ＷＬＡＮ）システムでは、データがＢＰＳＫ、ＱＰＳＫ、１６ＱＡＭ（直角振幅変調）又は６４ＱＡＭで変調され、そして更に、直交周波数分割多重化（ＯＦＤＭ）信号の５２個のサブキャリアへとマップされる。

広い帯域巾の利点を取り入れるために、精巧な変調方法を伴うＯＦＤＭベースのワイヤレスシステム及び他の無線システムは、実施の上で著しい難題を課する。これらの難題は、ＲＦチップ内で帯域内位相ノイズが低く、直線性が高く且つ直角マッチングが正確であることを要求する。これらの中で、直角マッチングが最も複雑な問題である。というのは、デバイスのミスマッチから生じると共に、チップごとに変化するからである。又、ミスマッチに対する要求は、通常、非常に厳密である。例えば、デジタル変調信号のクオリティを指示する３ｄＢの実施余裕をもつＷＬＡＮシステムの５４Ｍｂ／ｓモードに対して受信器エラーベクトル大きさ（ＥＶＭ）仕様を満足するために、システムのシミュレーションでは、Ｉ／Ｑミスマッチを１°／０．２ｄＢ未満にする必要があることが示される。

ワイヤレスシステムに使用されるＲＦ受信器は、ＲＦ信号の復調、信号のダウン変換、隣接干渉除去及び基本帯域信号の増幅を実行する。不変の送信器実施に比して、ＲＦ受信器の実現においては対処すべきパラメータが多数ある。これは、受信器設計の場合、ノイズ、直線性、干渉除去及び帯域選択等、多数の事項が存在するからである。ホモダイン（直接変換）受信器アーキテクチャーが長年にわたって使用されているが、ホモダイン受信器アーキテクチャーは、広く利用される最初のものである。ホモダイン受信器アーキテクチャーは、ミクサを使用して、高い周波数を中心とするフィルタ付きチャンネルを非常に低い中間周波数へと変換し、チャンネル選択フィルタの必要なクオリティを緩和させる。ミクサの局部発振器（ＬＯ）周波数は、入力ＲＦ周波数とは異なるので、受信プロセス中に生じる像の問題を取り扱わねばならない。二重ＩＦアーキテクチャーのような像除去フィルタ及び他のトポロジーを利用して受信が改善される。しかしながら、同相及び直角位相（Ｉ／Ｑ）岐路間にミスマッチがあると、ＲＦチップ内でＩ／Ｑ分離が行なわれる場合に受信器の性能を低下させる。二重ＩＦアーキテクチャーは、ミスマッチを小さくする傾向のある低い周波数の経路でＩ／Ｑ分離を行なうので、この問題を軽減する効果を有する。これは、高い周波数の経路で分離を行なう場合に比して、位相ミスマッチについて特に言えることである。

ＲＦ受信器のダウン変換ミクサが高周波数信号をゼロ中間周波数へ直接変換する場合には、ＲＦ受信器がホモダインワイヤレス受信器と称されるが、これは、「直接変換」又は「ゼロＩＦ」受信器とも称される。これは、ヘテロダイン受信器アーキテクチャーにおける像の問題を回避するが、受信中にＤＣオフセット電圧を導入し、これは、ＬＯ信号間の自己混合や、受信器及び送信器の両方からのＬＯ漏洩により発生される。更に、ホモダイン受信器アーキテクチャーにおけるＩ／Ｑ分離はＲＦ周波数で行なわれるので、大きな位相ミスマッチで悩まされる。

ヘテロダイン受信器アーキテクチャーにおける像除去フィルタの利用を支配する妥協は、ＲＦ設計者が像を抑制するための他の技術を求める動機となった。ハートレーアーキテクチャー及びウェーバーアーキテクチャーは、このような２つの例である。これらのアーキテクチャーは、直角岐路における信号を使用して像の除去を行なうので、ホモダイン及びヘテロダイン受信器アーキテクチャーに比してミスマッチがより生じ易い。又、デジタルドメインにおいてＩ／Ｑ分離を実行するデジタルＩＦ受信器は、ＲＦ受信器のミスマッチを除去するが、デジタル処理回路の複雑さを増大する。

図１から３は、上述した従来のケースを示している。図１は、直角信号の分離が高周波数ドメインで行なわれるＲＦ受信器を示している。この変換方法は、１ステップ直接変換受信器や、ウェーバー又はハートレー形式のような像除去受信器により採用されている。図１に示すアーキテクチャーは、直角ミスマッチに最も敏感である。図１に示すように、入力ＲＦ信号ｆ_LO＋ｆ_S（ここで、ｆ_Sは、図示されないＲＦ送信器によりキャリア周波数ｆ_LOで変調された入力信号である）は、受信アンテナ１１０により受信されて、低ノイズ増幅器（ＬＮＡ）１２０へ供給される。ＬＮＡ１２０の出力はＩ／Ｑミクサ１２５へ供給され、ここで、入力ＲＦ信号は、局部発振器１２７により出力される局部発振信号ＬＯと混合されて、基本帯域Ｉ及びＱ信号を形成し、これらは、フィルタ１３０によりフィルタリングされて、隣接干渉を除去する。従って、入力信号ｆ_Sが得られて、可変利得増幅器ＶＧＡ１４０へ与えられ、従って、ＶＧＡ１４０の出力は、復調されたＲＦ信号に対応する。この復調されたＲＦ信号は、次いで、付加的な処理（例えば、デジタル信号処理）のためにデジタル基本帯域回路に供給される。

図２は、直角信号分離が、図１のＲＦ受信器１００に比して、比較的低い周波数で行なわれるＲＦ受信器２００を示している。図２のＲＦ受信器２００は、図１のＲＦ受信器１００に比して、直角ミスマッチの問題が少なく、従って、図２のＲＦ受信器２００は、二重ＩＦ直接変換受信器システム又はヘテロダイン受信器システムのいずれかにより使用される。図２に示すように、入力ＲＦ信号ｆ_LO1＋ｆ_LO2＋ｆ_S（ここで、ｆ_Sは、図示されないＲＦ送信器によりキャリア周波数ｆ_LO1及びｆ_LO2で変調された入力信号である）が受信アンテナ２１０により受信されて、ＬＮＡ２２０へ供給される。ＬＮＡ２２０の出力は第１ミクサ２２５へ供給され、ここで、入力ＲＦ信号は、第１局部発振器２２７により出力される第１局部発振信号ＬＯ１と混合されて、中間周波数（ＩＦ）信号ｆ_LO2＋ｆ_S（及びその側波帯像）を与える。この側波帯像は、オフチップフィルタ２３０でフィルタされ、次いで、中間周波数信号は、第２ミクサ（Ｉ／Ｑミクサ）２４０へ供給され、これにより、Ｉ／Ｑ分離がＩＦにおいて行なわれる。第２のミクサ２４０は、ＩＦ信号を、第２の局部発振器２４２により出力される第２の局部発振信号ＬＯ２と混合し、基本帯域信号（及びその側波帯像）与える。フィルタ２５０は、隣接干渉をフィルタリングして、入力信号ｆ_SをＶＧＡ２６０に供給し、従って、ＶＧＡ２６０の出力は、復調されたＲＦ信号に対応する。次いで、この復調されたＲＦ信号は、デジタル基本帯域ユニット（図示せず）へ供給され、受信信号の更なる処理（例えば、デジタル信号処理）が行なわれる。

図３は、直角信号分離がＲＦ受信器の後に且つ量子化の後にデジタル基本帯域回路において行なわれるＲＦ受信器３００を示している。図３の解決策は、直角ミスマッチ（単に「ミスマッチ」とも称される）がない。ＲＦ受信器３００と図２のＲＦ受信器２００との間の相違は、図３ではＩ／Ｑ分離がＶＧＡ３６０の出力において行なわれる（デジタルＩ／Ｑ分離）一方、図２ではＩ／Ｑ分離が第２のミクサ２４０の出力において行なわれる（アナログＩ／Ｑ分離）ことである。図３のＲＦ受信器３００では、第２のミクサ３４０がＩ／Ｑミクサではない。

従来のＲＦトランシーバーの校正を実行するために異なる校正方法が利用されている。ある校正方法は、既に校正された局部送信器を使用して、テストベクトルをＲＦ受信器へ送信し、そしてＲＦトランシーバーのデジタル基本帯域回路におけるデジタル信号処理（ＤＳＰ）マシンを介してミスマッチ補償ファクタを計算する。これは、「局部校正」と称され、通常、システムパワーアッププロセス中又はアイドル時間中に（例えば、データがＲＦ送信器からＲＦ受信器へ送信される時間と時間との間に）実行される。補償ファクタは、ＲＦトランシーバーのＲＦチップ内でミスマッチ補償が検出された場合にＲＦトランシーバーに適用することもできるし、又はデジタルドメインにおいてアナログ／デジタル変換（ＡＤＣ）の後に直接適用することもできる。

別の形式の校正方法では、リモート送信器が、ＲＦ受信器における受信器校正を助けるために送信シーケンスに特定の情報（例えば、所定のデータ）を追加する。この形式の校正はリアルタイムで行うことができ、従って、チャンネル効率を低下させる（校正を実行するのに余計なコードが費やされるので）。この校正方法は、通常、「リモート校正」と称される。

ミスマッチ検出及び校正位置については、従来の校正方法は、２つのサブ形式に分類することができる。第１のサブ形式では、ミスマッチ検出及び校正の両方がＲＦトランシーバーのデジタル基本帯域回路により行なわれる。図４に示すように、デジタル基本帯域回路４１０は、ＲＦチップ（ＲＦトランシーバー）４２０にパイロットシーケンスを送信し、従って、パイロットシーケンスは、送信器（デジタル基本帯域回路４１０に含まれた）により高周波数信号へと変調される。ＲＦチップ４２０は、空気中を介してリモートＲＦトランシーバーとの間でＲＦアンテナ４５０を経て信号を送受信する。校正中に、ＲＦチップ４２０は、デジタル基本帯域回路４１０の送信器出力をその受信器入力に結合する（図示されていないチップ上のＲＦスイッチにより）。このように、局部デジタル基本帯域回路は、ＲＦチップ４２０から出力される復調信号を受信する（Ａ／Ｄコンバータ４４０により）のと同時に、ＲＦチップ４２０へ校正データを与える（局部ループにより）ことができる。デジタル基本帯域回路４１０により出力されるエラー信号は、局部ループにおいてＡ／Ｄコンバータ４４０のＡ／Ｄ出力（オリジナル校正信号のデジタル表示に対応する）から減算され、デジタル基本帯域回路４１０へ補正信号（ＲＦチップ４２０を校正するのに使用される）を与える。

ＲＦリンクの位相及び振幅ミスマッチを計算し、そしてＲＦリンクを校正するための「エラー」信号を発生するために、デジタル基本帯域回路４１０内にパワフルなＤＳＰマシンが必要とされる。校正は、デジタルドメインにおいて制御することは容易であるが、多数の欠点を課する。１）ＤＳＰマシンは複雑である上に、希望の精度を得るために計算に長時間を要する。２）ＲＦ送信器なしには機能できない。３）送信器のミスマッチは完全に打ち消せないので、送信器により導入されるミスマッチを考慮しなければならない。４）ハードウェアのミスマッチはそのままにされ、二次相互変調のようなミスマッチにより導入される性能低下が依然存在する。５）ＲＦチップ４２０の送信器と受信器との間の余計な接続が設計を複雑にする。

図５は、校正を実行するための第２のサブ形式を示し、このシステムは、デジタル基本帯域回路を使用して信号のミスマッチを検出するが、ＲＦチップ（ＲＦトランシーバー）５２０内の回路が校正を実行する（デジタル基本帯域回路５１０により与えられる情報に基づいて）。図４のシステムと同様に、Ｄ／Ａコンバータ５３０及びＡ／Ｄコンバータ５４０を含む局部ループは、デジタル基本帯域回路５１０及びＲＦチップ５２０との間で校正データをやり取りするのに使用される。ＲＦチップ５２０は、通常の動作中に、空気中を介してリモートＲＦトランシーバーとの間でＲＦアンテナ５５０を経て信号を送受信する。校正中には、ＲＦチップ５２０は、それ自身によりオンチップＲＦスイッチ（図示せず）を経て送信された信号を受信する。図５のシステムは、デジタル基本帯域回路５１０からＲＦチップ５２０へ直接出力される校正コマンドを使用し、これは、図４のシステムにおいて校正が行われる仕方と相違することに注意されたい。

この第２のサブ形式の校正の欠点は、１）ＤＳＰマシンが複雑で且つ相当の計算パワーが必要とされ、２）ＲＦ送信器に依存し、３）送信器のミスマッチを完全に校正除去できないので送信器のミスマッチが導入され、そして４）ＲＦチップ内の送信器と受信器との間に必要とされる余計な接続が設計を複雑にすることである。

ミスマッチ検出又は校正は、上述した第１及び第２の両方の校正サブ形式に対して基本帯域デジタル回路により行なわれるので、たとえミスマッチが特定のテストベクトルのもとで１つの単一周波数に対して校正除去されたとしても、それらの作用は他の周波数帯域又は異なる入力信号で依然示される。既存の校正方法を改善するために、異なる補償ファクタが種々の入力信号と共に各周波数帯域に適用されるが、これは、補償ルックアップテーブルを記憶するために、ランダムアクセスメモリ（ＲＡＭ）又は電気的に消去可能なプログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）のような余計なメモリを使用する。又、好ましくは、異なる条件のもとでミスマッチを計算しなければならないので、校正時間がそれに応じて長くなる。

上述した全ての校正方法の中で、位相ミスマッチ及び振幅ミスマッチは一緒に校正され、従って、それらの間を区別することが困難である。実際に、ＲＦ受信では、位相ミスマッチの方が振幅ミスマッチより重大である。位相ミスマッチは、局部発振（ＬＯ）信号及びダウン変換ミクサの貢献を受け、最小にすることが困難である。これは、小さなデバイスミスマッチが高い周波数において比較的大きな位相ずれに変換され、ＲＦドメインで機能する回路が著しい寄生容量を許容できず、交差又は交互嵌合のようなレイアウト最適化方法の適用を制限する。モンテカルロシミュレーションは、ＬＯ信号が５ＧＨｚにおいて１．５度の位相ミスマッチを容易に受ける一方、ダウン変換ミクサが１度の貢献をすることを示している。従って、全部で少なくとも２．５度の位相ミスマッチが生じる。

本発明の１つの態様は、送信器又はデジタル基本帯域を必要とせずにＲＦトランシーバーの位相ミスマッチを校正することにある。

本発明の別の態様は、スライド混合技術を使用して、ＲＦ受信器のダウン変換ミクサの自己校正を実行することにある。

本発明の更に別の態様は、ＲＦ受信器チェーンのＬＯ発生器、ミクサ及び／又は２で除算する回路の位相ミスマッチ校正を実行するための独立した校正ループを提供する。

本発明の更に別の形態は、低周波数のタイミングミスマッチに対し高周波数の位相ミスマッチにより高い校正精度を与えることにある。タイミングミスマッチ変換に使用される周波数が低いほど、得られる校正精度が高くなる（が、必要な校正時間は長くなる）。

本発明の更に別の態様は、利得ミスマッチ及び位相ミスマッチの両方が減少されるような局部発振器及び／又はダウン変換ミクサの位相ミスマッチ校正を提供する。

本発明の少なくとも１つの態様によれば、通常モード及び校正モードで動作することのできるＲＦ受信器を含むＲＦシステムのための校正システムが提供される。ＲＦシステムは、ＲＦ受信器のＩチャンネル出力及びＱチャンネル出力の少なくとも一方に設けられた位相遅延ユニットも備えている。更に、ＲＦシステムは、ＲＦ受信器のＩチャンネル出力とＲＦ受信器のＱチャンネル出力との間の位相差を検出するように構成された位相検出器も備えている。更に、ＲＦシステムは、位相検出器により与えられる位相差に基づいてＲＦ受信器へデジタル校正制御信号を与えるように構成された校正制御ユニットも備えている。

本発明の別の態様によれば、ＲＦ受信器を校正する方法であって、校正モード中に、校正入力信号としてＲＦ受信器の入力へ第１の局部発信信号を供給するステップを備えた方法が提供される。又、この方法は、校正入力信号を、第１の局部発信信号と同じ周波数の第２の局部発信信号、及び第１及び第２の局部発信信号より低い周波数の第３の局部発信信号と混合するステップも備えている。更に、この方法は、ＲＦ受信器のＩ及びＱチャンネル出力における信号の少なくとも１つを遅延させるステップを備えている。更に、この方法は、Ｉ及びＱチャンネルにおける信号の遅延された少なくとも１つの間の位相差を検出するステップも備えている。又、この方法は、前記検出された位相差に基づいてＲＦ受信器へ校正信号を供給するステップも備えている。

本発明の他の特徴及び効果は、以下の詳細な説明から当業者に明らかとなろう。しかしながら、この詳細な説明及び特定実施例は、本発明の好ましい実施形態を示すものであるが、本発明を単に例示するものに過ぎず、これに限定するものではないことを理解されたい。本発明の精神から逸脱せずに本発明の範囲内で多数の変更や修正がなされ、本発明は、このような全ての変更を包含する。

本発明の前記効果及び特徴は、以下の詳細な説明及び添付図面から容易に明らかとなろう。
図６は、本発明の第１の実施形態による受信器位相ミスマッチに対する校正システムを示す図である。この第１の実施形態において、ＲＦ受信器６１０におけるダウン変換ミクサは、校正モードにおいて、ＬＯ信号（ｆ_LO）と、別の低周波数信号（ｆ_LO2、図６には示さず）とを一緒に混合するように動作できる。校正中に、ＲＦ受信器６１０内部の周波数合成器からのＬＯ信号は、ＲＦ受信器６１０へのテスト入力トーン（ｆ_LO）として使用される。ダウン変換ミクサ（ＲＦ受信器６１０の内部）は、校正モードにセットされ、従って、入力ＲＦ信号を、第１のＬＯ信号（入力ＲＦ信号と同じ周波数を有する）、及び第２のＬＯ信号として働く別の低周波数信号と混合し、従って、この混合は、「スライド混合」と称される。このように、ダウン変換ミクサは、第２のＬＯの周波数の等しい周波数を有する直角出力を発生する。

ＬＯ信号の位相ミスマッチ及びダウン変換ミクサそれ自体は、第１の実施形態によるシステム及び方法に一緒に追加され、従って、位相ミスマッチが出力直角信号に重畳される。低周波数のＬＯ信号は位相ミスマッチが著しいものではないので、出力直角信号の位相ミスマッチは、主として、高周波数ＬＯ信号及びダウン変換ミクサから到来し、従って、この位相ミスマッチは、スライド混合技術により低周波数ドメインへと変換される。

好ましくは前もって校正された電圧制御遅延回路（ＶＣＤＬ）回路は、ある量の遅延を低周波数直角信号の１つに付加して、ミスマッチがない場合にＩ及びＱ信号が等しい位相をもつようにする。ＶＣＤＬ回路は、図６には、１／４周期位相遅延回路６２０として示されている。この場合に、位相ミスマッチがないと仮定すれば、ＶＣＤＬは、Ｑチャンネルより９０度進んでいるＩチャンネル信号を９０度遅延し、従って、Ｑチャンネルは、その遅延された信号と同相になる。位相ミスマッチが存在するときには、位相検出器（ＰＤ）回路６３０は、遅延された直角信号間の位相差を高い精度で測定し、ＬＯ信号及びダウン変換ミクサにおける位相遅延を調整して、そのミスマッチを減少させる。例えば、０．１８μｍのＣＭＯＳ技術が使用される場合には、ＰＤ回路６３０の精度は、１０ピコ秒以下という精密さである。

図６に示す構造とは別に、ＲＦ受信器６１０のＩ経路出力に設けられた１／４周期位相遅延ユニットを有する図６に示されたシステムに代わって、ＲＦ受信器６１０のＱ経路出力に３／４周期位相遅延ユニットが設けられてもよい。更に別の構造では、Ｉ及びＱ経路に２つの個別の位相遅延線が設けられて、それらの間の差が予め決定されてもよい（例えば、Ｉ経路に半周期の位相遅延及びＱ経路に１／４周期の位相遅延；Ｉ経路に３／４周期の位相遅延及びＱ経路に半周期の位相遅延、等々）。本発明のこの実施形態は、ＱチャンネルがＩチャンネルより１／４周期進む場合に限定されないことに注意されたい。これは、ＩチャンネルがＱチャンネルより１／４周期進む場合にも使用できる。

又、図６には、校正制御ロジックユニット６４０も示され、これは、ＰＤ回路６３０の位相検出出力を受信し、そしてＲＦ受信器６１０に校正制御を与える（校正ビットにより）。この校正制御ロジックユニット６４０は、ハードウェアコンポーネント（例えば、ロジックゲート）及び／又はマイクロプロセッサにより実施されるソフトウェアを含むことができる。

１ＭＨｚの低周波数信号が校正モードにおいて低周波数信号（ｆ_LO2）として使用され、そして校正ＶＣＤＬ回路６２０が１／４周期からずれること０．３ナノ秒のオフセット遅延（これは一般的なＶＣＤＬ回路に比して小さくない）を有すると仮定すれば、校正タイミング制度は、０．３１ナノ秒と推定され、これは、１ＭＨｚ信号の場合に０．１３度に等しい。従って、ＲＦ受信器６１０の校正位相ミスマッチは、理論的に０．１３度と小さい。第１の実施形態による校正システム及び方法は、スライド混合技術を使用して、測定不能の高周波位相ミスマッチを測定可能な低速度タイミングミスマッチへと変換し、校正精度を高める。要求される位相ミスマッチが低い場合には、もっと低い周波数の第２ＬＯ信号（例えば、５００ＫＨｚ）を使用することができる。しかしながら、これは、位相ミスマッチを決定しそして補正するために校正モードにおいて付加的なタイミング動作を必要とする。

先に述べた従来の校正方法に比して、第１の実施形態による校正システム及び方法は、次の効果を有する。１）送信器及び基本帯域ＤＳＰを必要としないスタンドアローン校正回路である。２）校正回路により導入される受信回路への余計なミスマッチが小さい。３）受信器の最小位相ミスマットへと校正するための能力。４）小さなチップエリア。５）校正が高速で且つ安定性の問題がない。６）利得（振幅）ミスマッチ要求が厳密な場合には、スタンドアローン受信器チップとしても機能し且つ位相ミスマッチの問題を伴わずに非常に簡単なものとなる特別な回路をデジタル基本帯域回路に使用できる。

ワイヤレス受信器におけるミスマッチは、主として、非対称的レイアウトと、不完全なプロセスリソグラフィー及びドーピングにより導入されるデバイスミスマッチとから生じる。レイアウトの非対称性は、完全に良好な製造技術により回避できるが、デバイスのミスマッチは、完全に取り去ることができない。これは、交差、交互嵌合のようなレイアウト最適化技術、及び大きな活性エリアをもつデバイスの適用で回路の速度が制限され得るような高周波数ドメインにおいて特に言えることである。

差動回路間及びＩ／Ｑ岐路間には、出力信号を完全に差動にもしないし完全に直角にもしないミスマッチが生じる。ミスマッチ状態の差動信号は、共通信号と、付加的なオフセットＤＣ電圧を伴う完全な差の信号との和に分解することができる。受信器における共通信号のミスマッチは、フィルタ回路内の大きな共通モード除去比（ＣＭＲＲ）をもつ共通モードフィードバック回路と、信号受信能力を低下しない可変利得増幅器（ＶＧＡ）とによって減衰される。又、オフセットＤＣ電圧は、ＤＣオフセット打消し回路により除去することができる。従って、回路差ミスマッチが受信器設計において重大な問題とならず、受信信号を崩壊することはない。しかしながら、回路直角ミスマッチは、ＢＰＳＫより高い変調方法（例えば、８−ａｒｙ ＰＳＫ、１６−ａｒｙ ＰＳＫ、６４ＱＡＭ）が採用された場合には、到来する信号を歪める。

図７Ａ及び７Ｂは、各々、Ｉ岐路とＱ岐路との間に位相ミスマッチ及び振幅ミスマッチがあるときの受信ＱＰＳＫ信号コンステレーションを示している。受信信号のＥＶＭは、それに応じて低下される。

ＬＮＡ出力信号がＡｃｏｓ（ω_LOｔ＋ω_Sｔ）であり、直角ＬＯ信号間の位相ミスマッチがφ_iq1であり、そしてダウン変換ミクサが利得ミスマッチａ_iq2及び位相ミスマッチφ_iq2を有すると仮定する。ダウン変換ミクサからの出力信号は、次のように表わされる。

ここで、ローパスフィルタ及び可変利得増幅器（ＶＧＡ）を含む基本帯域回路が、利得ミスマッチα_iq3及び位相ミスマッチφ_iq3をもつ利得Ｂを有し、そのローパスコーナーが送信ＲＦ周波数より著しく低いと仮定する。この場合に、ＲＦチップからの出力直角信号は、次のように表わすことができる。

最初に述べたように、ワイヤレス受信器におけるミスマッチは、主として、非対称的なレイアウトと、不完全なプロセスリソグラフィー及びドーピングにより導入されるデバイスミスマッチとから生じる。第１の実施形態によれば、位相ミスマッチ及び利得ミスマッチは、一種の自己校正モードにおいて、ＲＦトランシーバーチップ自体の中で補正される。ＬＯ信号及びダウン変換ミクサは、受信器チェーン内のほとんどの位相ミスマッチに貢献するので、ＬＯ発生器は、好ましくは、位相ミスマッチ校正を実行するための最良の候補となる。

図８は、ＬＯ発生器において位相補間を実行するためにＬＯ信号の直角ミスマッチに同調する回路を示す。ＬＯ発生器８００の校正は、各々、Ｉ及びＱチャンネルに印加される電流バイアス信号ＣＡＬ＿Ｉ及びＣＡＬ＿Ｑの制御のもとで、電流バイアスソース８１０、８１５、８２０、８２５により達成される。Ｉ信号入力は、差動対ＩＰ、ＩＮ（「Ｐ」は、正の信号ラインを表わし、「Ｎ」は、負の信号ラインを表わす）として示され、そしてＱ信号入力は、差動対ＱＰ、ＱＮとして示されている。ＬＯ信号は、Ｉチャンネル上の差動ＬＯ信号対としてはＬＯＩＰ、ＬＯＩＮとして示され、そしてＱチャンネル上の差動ＬＯ信号対としてはＬＯＱＰ、ＬＯＱＮとして示されている。Ｉチャンネル入力信号差動対ＩＰ、ＩＮは、第１対のトランジスタ８３０及び第２対のトランジスタ８４０のゲートに各々印加され、これにより、第１対のトランジスタによりＬＯＩＰ、ＬＯＩＮが各々発生されると共に、第３対のトランジスタ８５０によりＬＯＱＰ、ＬＯＱＮが各々発生される。第３対のトランジスタ８５０及び第４対のトランジスタ８６０に対するＱチャンネル入力信号差動対ＱＰ、ＱＮについても、同様の構造が存在する。

図９は、ＬＯ信号発生器が２で除算する回路９００に対応するように、直角ＬＯ信号発生器のＩ又はＱ岐路におけるバイアス電流を増加又は減少することにより位相ミスマッチを別々に補正するのに使用される別の回路を示している。図９において、位相及び振幅同調は、バイアス電流、ＢＩＡＳ信号、並びに電流バイアス信号ＣＡＬ＿Ｉ及びＣＡＬ＿Ｑにより制御される。ダウン変換ミクサにより発生される位相ミスマッチも、同様に除去することができる。

図１０は、本発明の第２の実施形態によるダウン変換ミクサ１０００を示し、このダウン変換ミクサ１０００のバイアス電流を変化させることによりＩ及びＱ岐路の位相遅延が同調される。これは、位相ミスマッチを変化させるだけでなく、Ｉ岐路とＱ岐路との間の振幅ミスマッチも変化させる。ダウン変換ミクサの位相ミスマッチ及び利得ミスマッチは、ダウン変換ミクサ内の同じデバイスのミスマッチから生じるので、それらは互いに追跡する傾向がある。

ＲＦ受信器の利得ミスマッチは、本発明者により行なわれたシミュレーションに基づき０．１ｄＢの精度まで得ることのできる図１１の回路１１００に示されたように、ＶＧＡ内のフィードバック抵抗器をデジタルでトリミングすることにより補正できる。図１１の回路１１００は、図１３、１４及び１５に示すように、基本帯域Ｉユニット又は基本帯域Ｑユニットにおいて実施されてもよく、これらユニットは、周波数フィルタ及びＶＧＡも含む。回路１１００は、ＯＰアンプ１１２０、トリミング抵抗器１１３０、１１４０及び入力抵抗器１１５０、１１６０を備えている。

従来の校正方法の場合、受信器ミスマッチは、送信器及び受信器対間のコラボレーションを介して検出される。又、ミスマッチの検出は、従来の方法ではデジタル基本帯域回路において行なわれ、これは、実質的な計算パワーを必要とすると共に、送信器の基本帯域回路が校正中にテストパイロット信号を送出する必要がある。ここに述べる本発明の各実施形態では、位相ミスマッチが、高い精度でＲＦチップ自体（校正されるべきデバイス）の中で検出され、従って、校正に使用される全てのテスト信号は、ＲＦチップ自体内の周波数合成器から発生される。これらの信号は、ＬＯ信号と、基準発生器からの低周波数信号であり、従って、低周波数信号は、例えば、１ＭＨｚ信号でよい。例えば、５０ＫＨｚから５ＭＨｚの値のような他の低周波数値が低周波数信号として使用されてもよい。

図１２は、本発明の第３の実施形態による校正設定特徴を有するＮＭＯＳダウン変換ミクサ１２００を示す。通常機能モード（例えば、非校正モード）では、イネーブル信号ＥＮが高レベルであり、且つ入力ＳＩＰ、ＳＩＮ、ＳＱＰ及びＳＱＮが低レベルであり、従って、入力ＲＦ信号は、ＬＯで変調されて、イネーブルトランジスタを経て抵抗器負荷へ送信される。校正モードでは、イネーブル信号ＥＮが低レベルであり、従って、入力信号は、イネーブルトランジスタを通過できない。入力ＳＩＰ、ＳＩＮ、ＳＱＰ及びＳＱＮは、校正モードでは低周波数直角信号と共に注入される。校正モードでは、ＲＦ入力信号対ＲＦＰ、ＲＦＮが、高周波数ＬＯ（ＬＯＩＰ、ＬＯＩＮ、ＬＯＱＰ、ＬＯＱＮ）と、低周波数ＬＯ（ＳＱＰ、ＳＱＮ、ＳＩＰ、ＳＩＮ）との両方により変調される。高周波数ＬＯ信号がｓｉｎ（ω_LOｔ）／ｃｏｓ（ω_LOｔ）であり、且つ低周波数ＬＯ信号がｓｉｎ（ω_Lｔ）／ｃｏｓ（ω_Lｔ）であると仮定すれば、校正中のこのミクサにおける等価ＬＯ信号は、次のように表わすことができる。
Ｑ岐路のＬＯ信号＝ｓｉｎ（ω_LOｔ＋ω_Lｔ）
Ｉ岐路のＬＯ信号＝ｃｏｓ（ω_LOｔ＋ω_Lｔ）

入力ＲＦ信号は、等価ＬＯ信号ｓｉｎ（ω_LOｔ＋ω_Lｔ）／ｃｏｓ（ω_LOｔ＋ω_Lｔ）で変調され、これは、ダウン変換ミクサにおいてスライド混合と称される。第２の低周波数ＬＯ信号ＳＱＰ、ＳＱＮ、ＳＩＰ、ＳＩＮは、直角ミスマッチをほとんどもたず、且つこの低周波数混合からのミスマッチ貢献は、非常に僅かであるから、この第２の低周波数ＬＯにより導入されるミスマッチは無視できる程度である。又、この第３の実施形態によるダウン変換ミクサアーキテクチャーは、ＰＭＯＳ、ＢｉＰｏｌａｒ及びＢｉＣＭＯＳ技術のミクサにも使用できる。

校正中に、高周波ＬＯ信号ｓｉｎ（ω_LOｔ）が、受信器入力信号としてＬＮＡ入力へ送信される。図１２に示すような校正設定をもつダウン変換ミクサは、校正モードにある。従って、ミクサの出力信号は、(1/2)[ｓｉｎ（２ω_LOｔ＋ω_Lｔ）−ｓｉｎ（ω_Lｔ）]及び(1/2)[ｃｏｓ（２ω_LOｔ＋ω_Lｔ）＋ｃｏｓ（ω_Lｔ）]となる。高周波数ＬＯ信号の位相ミスマッチφ_iq1及び高周波数混合により導入される位相ミスマッチφ_iq2を考慮し、そしてフィルタ及びＶＧＡの小さな位相ミスマッチを除去すると、基本帯域回路からの出力信号は、(1/2)ｓｉｎ（−ω_Lｔ＋φ_iq1＋φ_iq2）及び(1/2)ｃｏｓ（ω_Lｔ）として表すことができる。ここで、回路利得及び小さな利得ミスマッチは、まだファクタ処理されていない。

スライド混合の使用により、高周波数位相ミスマッチは、余計な位相エラーが導入されることなく、低周波数位相ミスマッチへと変換される。例えば、１ＭＨｚの低周波数ＬＯ信号が使用され、そして高周波数ＬＯ信号及びダウン変換ミクサの全体的な位相ミスマッチが２度である場合には、出力信号が、２度の直角位相ミスマッチを伴う１ＭＨｚ直角信号であり、これは、Ｉ出力信号とＱ出力信号との間の５．５６ｎｓタイミングミスマッチと同等である（１／１ｘ１０⁶＊２／３６０）。より低い第２のＬＯ信号が使用される場合には（例えば、１ＭＨｚより低い）、位相ミスマッチから出力タイミングミスマッチへの変換レートが更に大きくなる。

図１２の回路の中央部に示された要素は、ダウン変換ミクサ１２００の校正を行う。特に、バイアス電流ソース１２２０、１２２５、１２３０、１２４０は、校正制御ロジックユニット（例えば、図６を参照）の制御のもとで、バイアス電流信号ＣＡＬ＿Ｉ、ＣＡＬ＿Ｑを受信する。

図１３は、本発明の第４実施形態による位相ミスマッチ校正回路を伴う受信器アーキテクチャーを示している。校正を行うときには（校正／通常動作信号「Ｓ」は、校正モードを指示する値にセットされる）、ＬＮＡ１３０５への入力が、周波数合成器回路から発生された高周波数ＬＯ信号である。これは、スイッチ１３０２を校正モードにセットすることにより得られ、従って、通常の動作中には、ＲＦアンテナ１３０４の出力がＬＮＡ１３０５に直接与えられ、そして校正モード中には、高周波数ＬＯ発生器１３３０からのＬＯ信号出力がＬＮＡ１３０５に直接与えられる。ダウン変換ミクサ１３５０は、高周波数ＬＯ発生器１３３０からの高周波数ＬＯ信号出力を第１ＬＯとし、そして基準発生器回路（図示せず）からの低周波数信号出力を第２ＬＯとして、校正モードにセットされる。スライド混合の使用により、出力は、ダウン変換ミクサ１３５０及び高周波数ＬＯ信号の位相ミスマッチをもつ直角信号であり、その周波数は、基準発生器回路から出力される低周波数信号に等しい。別の構成では、ＬＯ発生器１３３０が、高周波数ＬＯ信号及び低周波数ＬＯ信号の両方をダウン変換ミクサ１３５０に与えることができ、従って、この場合には、個別の基準発生器回路は必要とされない。

例えば、これに限定されないが、高周波数ＬＯ信号は、ワイヤレスＲＦ信号として通常使用される値、例えば、１００ＭＨｚから１５ＧＨｚまでの周波数値をもつことができる。例えば、２．４から２．５ＧＨｚの値、又は４．９から６．０ＧＨｚの値をワイヤレスＬＡＮシステムに対して使用することができる。

信号のミスマッチは、Ｉ及びＱアナログ基本帯域回路１３６５、１３７０を通過した後に同じに保持される。というのは、低周波数基本帯域回路は、無視できる程度のミスマッチしか導入しないからである。Ｉ岐路の信号は、校正モードにあるときに、校正電圧制御遅延線（ＶＣＤＬ）１３１０により２７０度遅延され、従って、Ｉ信号とＱ信号との間に位相ミスマッチがない場合にはＱ岐路信号と同じ位相をもつことになる。校正モードにあるときには、位相検出回路（ＰＤ）１３２０は、Ｉ信号とＱ信号との間の位相オフセット、実際には、それらの間の位相ミスマッチを感知し、そしてその位相ミスマッチ情報をミスマッチ制御回路１３４０へ通過させる。スイッチ１３７５及び１３７７は、校正／通常動作信号Ｓの制御のもとで、校正モードにあるときには、Ｉ基本帯域ユニット１３６５及びＱ基本帯域ユニット１３７０の各出力をＶＣＤＬ１３１０及びＰＤ１３２０へ各々送信するか、又は通常動作モードにあるときには、基本帯域処理ユニット（例えば、デジタル信号プロセッサ、図示せず）へ送信する。

ミスマッチ制御回路１３４０は、高周波数ＬＯ発生器１３３０及びダウン変換ミクサ１３５０内部のミスマッチ校正設定を、それらのミスマッチを打ち消すように調整する。高周波数ＬＯ発生器１３３０とダウン変換ミクサ１３５０との間の打ち消し比は、１つの考えられる実施形態では、モンテカルロシミュレーションを使用してそれらからのミスマッチ貢献により決定されてもよい。校正ループ制御回路（ミスマッチ制御回路１３４０と共にカウンタ１３６０を含む）が、位相ミスマッチが最小の設定をサーチすると、校正プロセスが停止されると共に、ＶＣＤＬ１３１０のような周辺校正回路がディスエイブルされる。この最適な設定は、デジタルで記憶され、次の校正まで適用される。

高周波数ＬＯ発生器１３３０は、例えば、図８及び９に示す構造のいずれかに対応してもよく、そしてダウン変換ミクサ１３５０は、例えば、図１０及び１２に示す構造のいずれかに対応してもよい。

図１４は、校正中の図１３の受信器アーキテクチャーを示しており、基本帯域ＩユニットとＶＣＤＬ１３１０との間に設けられたスイッチ１３７５が校正設定されている。第１の実施形態によるミスマッチ打消しは、ローカルで行われ、温度及び環境に不感なプロセス変数により導入される物理的ミスマッチを最小にする。従って、システムパワーアップ中に一度行うことができ、再度実行する必要はない。

通常の動作中に、ＬＮＡ１３０５は、アンテナから入力信号を受信し、そしてそれを通常動作モードにセットされたダウン変換ミクサ１３５０へ送信する。ＬＯ発生器１３３０は、ＬＯ信号をダウン変換ミクサ１３５０へ供給し、そして基本帯域Ｉユニット１３６５及び基本帯域Ｑユニット１３７０の基本帯域回路は、ミクサ１３５０からのＩ／Ｑ出力信号を増幅及びフィルタし、そしてそれらをデジタル基本帯域ユニット（図示せず）へ送信する。ＬＯ発生器１３３０及びダウン変換ミクサ１３５０は、校正モード中に校正されたためにミスマッチがなく、従って、通常動作中の信号フローが図１５に示されている。通常動作モード中にＬＯ発生器１３３０及びミクサ１３５０に固定電圧設定が与えられ、この固定電圧設定は、校正モード中に決定される。

本発明の少なくとも１つの実施形態の校正精度は、主として、ＰＤ１３２０及びＶＣＤＬ１３１０により決定される。非常に高い位相検出精度を有するデジタル位相検出器を使用することができる。例えば、０．１８μｍで設計された位相検出器は、１０ｐｓｅｃ未満のタイミングミスマッチを決定することができる。１ＭＨｚの低周波数信号が受信器の校正に採用された場合には、１０ｐｓｅｃタイミングミスマッチは、３．６ｍｄｅｇと等価であり、これは、ＲＦ受信器の１度の位相ミスマッチ要求に比して小さい。従って、本発明の少なくとも１つの実施形態の潜在的な校正精度は、無限小のＬＯ信号及びダウン変換ミクサ校正精度を仮定すれば、ＶＣＤＬの９０度位相遅延の精度により決定される。

図１６は、受信器ミスマッチ校正を行う前にＶＣＤＬ校正を実行するための回路を示し、それ以前の図に示されたものと同じ位相検出器が使用される。校正後に、ＶＣＤＬ１３１０は、実質的にタイミングオフセットのない２７０度の位相遅延を有する。２つの低周波数直角信号がＩ及びＱ信号（図１６にＳで示された）として送信され、その一方はＶＣＤＬにより遅延され、他方はＰＤへ直接供給される。カウンタ１３６０は、Ｉ及びＱチャンネルの信号間の時間差をカウントするのに使用され、これら信号間のタイミングミスマッチを決定する。０．１８μｍＣＭＯＳ技術が使用される場合には、３／４周期から外れるオフセット時間が１００ｐｓｅｃ未満であり、これは、１ＭＨｚの低周波数校正信号が使用されるときには３６ｍｄｅｇと等価である。従って、理論的な校正精度は、１ＭＨｚの低周波数校正トーンが採用された場合には０．１度未満であり、使用する校正トーンが低いほど、潜在的な校正精度が高い。

図１７Ａ及び１７Ｂは、本発明の好ましい実施形態によるＶＣＤＬ校正フロー方法及び受信器校正フロー方法を各々示す。これらのフローは、例えば、図６に示す校正制御ロジックユニットにより実施することができる。図１７Ａに示すＶＣＤＬ校正フローでは、ステップ１７１０においてＶＣＤＬ校正モードがセットされ、そしてステップ１７２０において低周波数テストトーンが送信される。ステップ１７３０において、ＶＣＤＬの位相遅延が測定され、次いで、ステップ１７４０において、９０度の位相遅延が得られたかどうか決定される。もしノーであれば、ステップ１７５０においてＶＣＤＬ設定が更新され、プロセスはステップ１７３０へ復帰する。更新方法は、ＶＣＤＬの遅延が所定の遅延より長いか短いかに基づいてＶＣＤＬの遅延を徹底的にサーチするかそれを増加又は減少することができる。もしイエスであれば、ステップ１７５５において、設定が記憶され、そしてＶＣＤＬ校正がディスエイブルされる。

図１７Ｂに示す受信器校正フローでは、ステップ１７６０において受信器が校正モードにセットされる。ステップ１７７０において、高周波数ＬＯ信号がＬＮＡに送信され、そして低周波数テストトーンがミクサに送信される。ステップ１７８０では、ＩチャンネルとＱチャンネルとの間の位相遅延が測定される。次いで、ステップ１７８５において、ＩチャンネルとＱチャンネルとの間に９０度の位相遅延が得られたかどうか決定される。もしノーであれば、ステップ１７８８においてＬＯ及びミクサ校正設定が更新され、プロセスは、ステップ１７８０へ復帰する。更新方法は、Ｉチャンネル出力とＱチャンネル出力との間の関係に基づいてミスマッチ設定を徹底的にサーチするか或いはそれを増加又は減少することができる。例えば、Ｉチャンネル出力とＱチャンネル出力との間の測定された位相遅延が所定の９０度位相遅延未満である場合には、ＬＯ発生器及びミクサにおけるミスマッチ設定が、直角信号間の位相ミスマッチを増加するように更新される。もしイエスであれば、ステップ１７９０において、設定が記憶されると共に、受信器の校正モードがディスエイブルされ、ここで、受信器は、その通常動作モードで動作することができる。

以上、本発明の実施形態を詳細に説明した。本発明は、ここに開示された正確な形態に限定されるものではなく、上記教示に鑑みその変更及び修正が考えられ、又は本発明の実施から得られることが意図される。前記実施形態は、本発明の原理及びその実際の応用を説明するために選択されたものであり、当業者であれば、本発明を種々の実施形態に利用できると共に、特定の用途に適するように種々の変更をなすことができよう。

従来のＲＦ受信器における高周波数ＩＱ分離を示す図である。 従来のＲＦ受信器における低周波数ＩＱ分離を示す図である。 従来のデジタル基本帯域受信器におけるＩＱ分離を示す図である。 受信器のミスマッチに対する第１の従来形式のデジタル基本帯域校正を示す図である。 受信器のミスマッチに対する第２の従来形式のデジタル基本帯域校正を示す図である。 本発明の第１の実施形態による校正システムを示す図である。 位相ミスマッチにより受信されたＱＰＳＫコンステレーションを示す図である。 振幅ミスマッチにより受信されたＱＰＳＫコンステレーションを示す図である。 本発明の少なくとも１つの実施形態によるＬＯ発生器における位相補間を示す図である。 本発明の少なくとも１つの実施形態に基づきバイアス電流により２で除算する回路における位相及び振幅同調を示す図である。 本発明の少なくとも１つの実施形態に基づきバイアス電流によりミスマッチ校正を実行するダウン変換ミクサを示す図である。 本発明の少なくとも１つの実施形態による利得ミスマッチ校正回路を示す図である。 本発明の少なくとも１つの実施形態による校正設定を伴うＮＭＯＳダウン変換ミクサを示す図である。 本発明の少なくとも１つの実施形態によりミスマッチ校正を実行するための受信器アーキテクチャーを示す図である。 校正モードで動作する図１３の受信器アーキテクチャーを示す図である。 通常動作モードで動作する図１３の受信器アーキテクチャーを示す図である。 図１３の受信器アーキテクチャーのＶＣＤＬ校正設定部分を示す図である。 ＶＣＤＬミスマッチに対する校正フローを示す図である。 受信器ミスマッチに対する校正フローを示す図である。

符号の説明

６１０：ＲＦ受信器
６２０：１／４周期位相遅延回路
６３０：位相検出器（ＰＤ）回路
６４０：校正制御ロジックユニット
８００：ＬＯ発生器
８１０、８１５、８２０、８２５：電流バイアスソース
８３０、８４０、８５０、８６０：トランジスタ
９００：２で除算する回路
１０００：ダウン変換ミクサ
１１２０：ＯＰアンプ
１１３０、１１４０：トリミング抵抗器
１１５０、１１６０：入力抵抗器
１２００：ＮＭＯＳダウン変換ミクサ
１３０２：スイッチ
１３０４：ＲＦアンテナ
１３０５：ＬＮＡ
１３１０：電圧制御遅延線（ＶＣＤＬ）
１３２０：位相検出回路（ＰＤ）
１３３０：ＬＯ発生器
１３４０：ミスマッチ制御回路
１３５０：ダウン変換ミクサ
１３６０：カウンタ
１３６５、１３７０：アナログ基本帯域回路
１３７５、１３７７：スイッチ

Claims (15)

1. 通常モード及び校正モードで動作することのできるＲＦ受信器を含むＲＦシステムのための校正システムにおいて、
   前記ＲＦ受信器のＩチャンネル出力及びＱチャンネル出力の少なくとも一方に設けられた位相遅延ユニットと、
   前記ＲＦ受信器のＩチャンネル出力と前記ＲＦ受信器のＱチャンネル出力との間の位相差を検出するように構成された位相検出器と、
   前記位相検出器により与えられる位相差に基づいて前記ＲＦ受信器へ校正制御信号を与えるように構成された校正制御ユニットと、
   を備えた校正システム。
2. 前記ＲＦ受信器は、
   前記校正モードにあるときに前記ＲＦ受信器の入力へ第１のＬＯ信号を与えると共に、前記第１のＬＯ信号より周波数が低い第２のＬＯ信号を与えるように構成された周波数発生ユニットと、
   前記ＲＦ受信器への入力を入力ポートで受信すると共に、前記校正モードにあるときにその入力信号を前記第１及び第２のＬＯ信号と混合し、その結果として混合出力信号を与えるように構成されたミクサと、
   を備えた請求項１に記載の校正システム。
3. 前記通常モードにあるときにワイヤレス信号を受信するように構成されたＲＦアンテナと、
   前記通常モードにあるときには前記ＲＦアンテナから出力されるワイヤレス信号を受信し、そして前記校正モードにあるときには前記周波数発生ユニットから出力される第１のＬＯ信号を前記ＲＦ受信器への入力として受信するように構成され、更に、低ノイズ増幅の出力を前記ＲＦ受信器へ与えるように構成された低ノイズ増幅器と、
   を更に備えた請求項２に記載の校正システム。
4. 前記位相遅延ユニットは、電圧制御遅延ユニットを備えた、請求項１に記載の校正システム。
5. 前記位相遅延ユニットは、前記ＲＦ受信器のＩチャンネル又はＱチャンネル出力に設けられた１／４位相遅延ユニットを含む、請求項１に記載の校正システム。
6. 前記位相遅延ユニットは、前記ＲＦ受信器のＩチャンネル又はＱチャンネル出力に設けられた３／４位相遅延ユニットを含む、請求項１に記載の校正システム。
7. 前記校正制御ユニットは、前記位相検出器によりカウンタに与えられる位相検出出力に基づいて前記位相遅延ユニットへ時間遅延信号としてカウント値を与えるように構成されたカウンタを備えた、請求項１に記載の校正システム。
8. 前記校正制御ユニットは、前記位相検出器により与えられる位相検出出力に基づいて、前記周波数発生ユニットへ第１校正信号をそして前記ミクサへ第２校正信号を与える、請求項２に記載の校正システム。
9. 前記ＲＦ受信器の前端のＩチャンネル出力と前記位相遅延ユニットとの間に設けられた基本帯域Ｉフィルタと、
   前記ＲＦ受信器の前端のＱチャンネル出力と前記位相遅延ユニットとの間に設けられた基本帯域Ｑフィルタと、
   前記基本帯域Ｉフィルタ及び基本帯域Ｑフィルタの少なくとも一方に設けられた利得ミスマッチ制御ユニットと、
   を更に備えた請求項１に記載の校正システム。
10. 前記利得ミスマッチ制御ユニットは、
    演算増幅器と、
    前記演算増幅器の入力ポートと出力ポートの間に設けられたフィードバック抵抗器と、
    を備えた請求項９に記載の校正システム。
11. 前記校正信号はデジタル校正信号である、請求項１に記載の校正システム。
12. ＲＦ受信器を校正する方法において、
    校正モード中に、校正入力信号として前記ＲＦ受信器の入力へ第１の局部発信信号を供給するステップと、
    前記校正入力信号を、前記第１の局部発信信号と同じ周波数の第２の局部発信信号、及び前記第１及び第２の局部発信信号より低い周波数の第３の局部発信信号と混合するステップと、
    前記ＲＦ受信器のＩ及びＱチャンネル出力における信号の少なくとも１つを遅延させるステップと、
    前記Ｉ及びＱチャンネルにおける信号の遅延された少なくとも１つの間の位相差を検出するステップと、
    前記検出された位相差に基づいて前記ＲＦ受信器へ校正信号を供給するステップと、
    を備えた方法。
13. 前記遅延ステップは、前記第３の局部発信信号の周期の１／４だけ前記Ｉチャンネル出力を遅延することを含む、請求項１２に記載の方法。
14. 前記供給ステップは、デジタル校正ビットを前記校正信号として前記ＲＦ受信器へ供給することを含む、請求項１２に記載の方法。
15. 前記供給ステップは、前記ＲＦ受信器のミクサ及び局部発振器の少なくとも一方に前記デジタル構成ビットを供給することを含む、請求項１２に記載の方法。

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